本發(fā)明涉及直接數(shù)字頻率合成(DDS)技術，是一種DDS頻點去尾處理技術。
背景技術：
直接數(shù)字頻率合成(DDS)技術在信號發(fā)生器的實現(xiàn)中占據(jù)重要地位，在工程領域中應用廣泛。DDS的本質是在數(shù)字域進行相位累加，通過查表得到數(shù)字波形，經DA轉換輸出。DDS輸出信號f0和時鐘fclk之間的頻率關系為
其中FTW是DDS器件的頻率控制字，以32位為例，取值范圍0～231-1。由于現(xiàn)代DDS器件的頻率控制字位數(shù)很多，因此DDS輸出信號可以具有很高的精度。但實際使用中發(fā)現(xiàn)，受限于數(shù)字器件的2的冪次方效應，DDS無法產生所需的任意準確頻率，通常都帶有一些無法消除的小數(shù)位。例如使用1GHz參考時鐘的DDS頻率步進精度在0.233Hz以下，但卻無法產生準確的100MHz信號，更不用說產生fclk/7，fclk/9等分數(shù)頻率信號。DDS的這種缺陷制約了它在某些需要精確定時系統(tǒng)中的應用。
技術實現(xiàn)要素：
本發(fā)明所要解決的技術問題在于提供了一種能夠產生所需的任意準確頻率信號的DDS頻點去尾處理裝置和方法。
本發(fā)明是通過以下技術方案解決上述技術問題的：一種DDS頻點去尾處理裝置，包括功分器、程控分頻器、FPGA、兩路DDS、主路低通濾波器、輔路低通濾波器、混頻器和開關濾波器；
DDS時鐘接功分器的輸入端，功分器的輸出端分別連接主路的DDS和程控分頻器，程控分頻器的輸出端連接輔路的DDS，主路的DDS經過主路低通濾波器連接到混頻器，輔路的DDS經過主路低通濾波器連接到混頻器，混頻器的輸出端連接到開關濾波器，F(xiàn)PGA連接程控分頻器、兩路DDS和開關濾波器，開關濾波器的輸出端作為該DDS頻點去尾處理裝置的信號輸出端。
使用該DDS頻點去尾處理裝置進行DDS頻點去尾處理的方法包括如下步驟：
首先進行參數(shù)設置；
參數(shù)設置完成后，DDS時鐘信號經過功分器功分兩路，其中主路時鐘信號直接送入主路的DDS的輸入端，另一路經過程控分頻器分頻后的輔路時鐘信號送入輔路的DDS的輸入端，主路的DDS的輸出信號經低通濾波器濾波后輸出到混頻器，輔路的DDS的輸出信號經低通濾波器濾波后輸出到混頻器，在混頻器中去除頻率尾數(shù)，混頻結果經開關濾波器輸出。
所述參數(shù)設置包括：
根據(jù)需要確定程控分頻器的分頻比N；確定經過功分器以后的主路時鐘頻率以及經過程控分頻器以后的輔路時鐘；根據(jù)頻率設定確定DDS頻率控制字，首先利用式(5)確定主路DDS頻率控制字A，然后用式(6)確定輔路頻率控制字B；最后選擇合適的開關濾波器通道；
B＝232-A·N (6)
其中fA是主路頻率，A是主路頻率控制字；fs是主路時鐘，B是輔路頻率控制字，A和B都只能取整數(shù)，N是程控分頻器的分頻比。
優(yōu)化的，輔路頻率設定在28-35MHz，主路頻率為目標頻率±30MHz。
假定主路時鐘是fs，分頻比N，則輔路時鐘為fs/N，根據(jù)公式(1)得到兩路DDS的輸出頻率
其中fA是主路頻率，A是主路頻率控制字；fB是輔路頻率，B是輔路頻率控制字，A和B都只能取整數(shù)，兩路DDS信號經過混頻，輸出頻率為
公式(4)中AN±B是連續(xù)的整數(shù)，必然存在合適的A、B，使得AN±B＝232，輸出頻率準確地等于fs/N。
本發(fā)明還公開一種采用上述的一種DDS頻點去尾處理裝置進行DDS頻點去尾處理的方法，包括如下步驟：
首先進行參數(shù)設置；
參數(shù)設置完成后，DDS時鐘信號經過功分器功分兩路，其中主路時鐘信號直接送入主路的DDS的輸入端，另一路經過程控分頻器分頻后的輔路時鐘信號送入輔路的DDS的輸入端，主路的DDS的輸出信號經低通濾波器濾波后輸出到混頻器，輔路的DDS的輸出信號經低通濾波器濾波后輸出到混頻器，在混頻器中去除頻率尾數(shù)，混頻結果經開關濾波器輸出。
所述參數(shù)設置包括：
根據(jù)需要確定程控分頻器的分頻比N；確定經過功分器以后的主路時鐘頻率以及經過程控分頻器以后的輔路時鐘；根據(jù)頻率設定確定DDS頻率控制字，首先利用式(5)確定主路DDS頻率控制字A，然后用式(6)確定輔路頻率控制字B；最后選擇合適的開關濾波器通道；
B＝232-A·N (6)
其中fA是主路頻率，A是主路頻率控制字；fs是主路時鐘，B是輔路頻率控制字，A和B都只能取整數(shù)，N是程控分頻器的分頻比。
輔路頻率設定在28-35MHz，主路頻率為目標頻率±30MHz。
假定主路時鐘是fs，分頻比N，則輔路時鐘為fs/N，根據(jù)公式(1)得到兩路DDS的輸出頻率
其中fA是主路頻率，A是主路頻率控制字；fB是輔路頻率，B是輔路頻率控制字，A和B都只能取整數(shù)，兩路DDS信號經過混頻，輸出頻率為
公式(4)中AN±B是連續(xù)的整數(shù)，必然存在合適的A、B，使得AN±B＝232，輸出頻率準確地等于fs/N。
本發(fā)明相比現(xiàn)有技術具有以下優(yōu)點：通過雙路DDS信號的頻率尾數(shù)抵消，從而得到準確的DDS頻率信號。該DDS頻點去尾處理技術可以控制分頻比N得到fs任意小數(shù)倍，甚至分數(shù)倍的準確頻率，是信號產生中關鍵技術。
該DDS頻點去尾處理技術中分頻器的分頻比可根據(jù)需要調整，3倍分頻比可以得到fs/3的準確頻率、5倍分頻比可以得到fs/10的準確頻率、7倍分頻比可以得到fs/7的準確頻率、9倍分頻比可以得到fs/9的準確頻率、25倍分頻比可以得到fs/100的準確頻率。
附圖說明
圖1是本發(fā)明實施例的DDS頻點去尾處理裝置的原理框圖。
具體實施方式
下面對本發(fā)明的實施例作詳細說明，本實施例在以本發(fā)明技術方案為前提下進行實施，給出了詳細的實施方式和具體的操作過程，但本發(fā)明的保護范圍不限于下述的實施例。
請參閱圖1所示，本發(fā)明實施例的DDS頻點去尾處理裝置包括功分器1、程控分頻器2、FPGA 3、兩路DDS 4、主路低通濾波器5、輔路低通濾波器6、混頻器7和開關濾波器8。
DDS時鐘接功分器1的輸入端，功分器1的輸出端分別連接主路的DDS 4和程控分頻器2，程控分頻器2的輸出端連接輔路的DDS 4，主路的DDS 4經過主路低通濾波器5連接到混頻器7，輔路的DDS 4經過主路低通濾波器6連接到混頻器7，混頻器7的輸出端連接到開關濾波器8，F(xiàn)PGA 3連接程控分頻器2、兩路DDS 4和開關濾波器8，開關濾波器8的輸出端作為該DDS頻點去尾處理裝置的信號輸出端。
使用該DDS頻點去尾處理裝置進行DDS頻點去尾處理的方法包括如下步驟：
首先進行參數(shù)設置：根據(jù)需要確定程控分頻器2的分頻比N；確定經過功分器1以后的主路時鐘頻率以及經過程控分頻器2以后的輔路時鐘，主輔路時鐘頻率應便于混頻及濾波，一般將輔路頻率設定在28-35MHz，主路頻率為目標頻率±30MHz，這樣有利于雜波抑制；根據(jù)頻率設定確定DDS頻率控制字，首先利用式(5)確定主路DDS頻率控制字A，然后用式(6)確定輔路頻率控制字B；最后選擇合適的開關濾波器通道；
B＝232-A·N (6)
其中fA是主路頻率，A是主路頻率控制字；fs是主路時鐘，B是輔路頻率控制字，A和B都只能取整數(shù)，N是程控分頻器2的分頻比；
參數(shù)設置完成后，DDS時鐘信號經過功分器1功分兩路，其中主路時鐘信號直接送入主路的DDS4的輸入端，另一路經過程控分頻器2分頻后的輔路時鐘信號送入輔路的DDS 4的輸入端，信號經過程控分頻器2，降低時鐘頻率，提高頻率精度，主路的DDS4的輸出信號經低通濾波器5濾波后輸出到混頻器7，輔路的DDS 4的輸出信號經低通濾波器6濾波后輸出到混頻器7，在混頻器7中去除頻率尾數(shù)，混頻結果經開關濾波器8輸出。
假定主路時鐘是fs，分頻比N，則輔路時鐘為fs/N。根據(jù)公式(1)可以得到兩路DDS的輸出頻率
其中fA是主路頻率，A是主路頻率控制字；fB是輔路頻率，B是輔路頻率控制字。A和B都只能取整數(shù)。兩路DDS信號經過混頻，輸出頻率為
公式(4)中AN±B是連續(xù)的整數(shù)，必然存在合適的A、B，使得AN±B＝232，輸出頻率可以準確地等于fs/N。
通過雙路DDS信號的頻率尾數(shù)抵消，從而得到準確的頻率。該DDS頻點去尾處理技術可以控制分頻比N得到fs任意小數(shù)倍，甚至分數(shù)倍的準確頻率，是信號產生中關鍵技術。
該DDS頻點去尾處理技術中分頻器的分頻比可根據(jù)需要調整，3倍分頻比可以得到fs/3的準確頻率、5倍分頻比可以得到fs/10的準確頻率、7倍分頻比可以得到fs/7的準確頻率、9倍分頻比可以得到fs/9的準確頻率、25倍分頻比可以得到fs/100的準確頻率。
以主路DDS時鐘1GHz，需要產生準確的1000/7MHz頻率為例，N取7。主路時鐘約113MHz，輔路時鐘約30MHz。根據(jù)公式(5)計算得到主路頻率控制字A＝485331304，根據(jù)公式(6)計算得到輔路頻率控制字B＝897648168，將A、B帶入公式(4)可知：fo＝1000/7MHz，但兩路DDS實際輸出頻率分別為112.99999989569187164306640625MHz和29.857142961450986MHz。由于分母中有因子7，輔路頻率無法用小數(shù)方式準確描述，但混頻后可以得到準確的1000/7MHz頻率。
作為一個具體的例子，功分器(1)的型號LRPS-2-11J，生產廠家MiniCircuits。程控分頻器(2)的型號HMC394LP4E，生產廠家Hittite。FPGA(3)的型號EP3C10E144，生產廠家Altera。DDS(4)的型號AD9858，生產廠家ADI。低通濾波器(5)用LC搭建，主要指標：截止頻率400MHz。低通濾波器(6)用LC搭建，主要指標：截止頻率40MHz。混頻器(7)的型號ADE-1L，廠家Mini Circuits。開關濾波器(8)的指標：濾波器16個，中心頻率60～380MHz，步進20MHz，3dB帶寬20MHz，±30MHz處抑制40dB。當然，本領域的一般技術人員可以根據(jù)本發(fā)明的原理，很容易的選擇合適的器件。
以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發(fā)明的保護范圍之內。