制信號Cntrl。延遲元件556中的第一個(gè)配置為接收基準(zhǔn)時(shí)鐘信號ClkKef。延遲元件556中的第二個(gè)接收延遲元件中的第一個(gè)的輸出，等等。第一延遲元件556以及每個(gè)隨后的延遲元件556配置為在基準(zhǔn)時(shí)鐘信號的上升沿和下降沿之一或兩者處將延遲引入基準(zhǔn)時(shí)鐘信號ClkKrf中。八個(gè)延遲塊556的輸出是延遲的時(shí)鐘信號一一反饋信號ClkFB。在一些實(shí)現(xiàn)方式中，主延遲塊552配置為延遲基準(zhǔn)時(shí)鐘信號Clkltef使得反饋信號Clkp^g對于基準(zhǔn)時(shí)鐘信號Clkltef延遲了一個(gè)基準(zhǔn)時(shí)鐘周期時(shí)段(360度的相移)。更具體地，環(huán)路控制塊560配置為接收該基準(zhǔn)時(shí)鐘信號Clkltef和該反饋信號Clk FB，比較該基準(zhǔn)時(shí)鐘信號Clkltef和該反饋信號ClkFB的相位，并且基于該比較生成控制信號Cntrl。例如，控制塊560可以包括相位檢測器(未示出)，其比較時(shí)鐘信號Clkltef和Clk FB的相位，并且基于相位差輸出比較信號?？刂茐K560還可以包括低通濾波器(未示出)，其接收該比較信號，對該比較信號進(jìn)行低通濾波操作，并且輸出濾波后的信號作為控制信號Cntrl。生成該控制信號Cntrl使得在多個(gè)時(shí)鐘周期重復(fù)的過程中，基準(zhǔn)時(shí)鐘信號Clkltef和反饋信號ClkFB之間的相位差基本是零；即，反饋信號ClkFB相對于基準(zhǔn)時(shí)鐘信號Clk μ被延遲了 360度或者一整個(gè)基準(zhǔn)時(shí)鐘周期時(shí)段。在反饋信號ClkFB相對于基準(zhǔn)時(shí)鐘信號Clkltef被延遲了一整個(gè)基準(zhǔn)時(shí)鐘周期時(shí)段時(shí)，DLL電路550被認(rèn)為是“鎖定”到基準(zhǔn)時(shí)鐘信號ClkKrf。
[0039]在其中所有延遲元件556基本相同的實(shí)現(xiàn)方式中，每個(gè)延遲元件556在基準(zhǔn)時(shí)鐘信號Clkltef的上升時(shí)鐘沿引入與其他延遲元件556基本相同的延遲。類似地，每個(gè)延遲元件556在基準(zhǔn)時(shí)鐘信號ClkKef的下降時(shí)鐘沿引入與其他延遲元件556基本相同的延遲。然而，應(yīng)該注意，由每個(gè)延遲元件556在基準(zhǔn)時(shí)鐘信號Clkltef的上升時(shí)鐘沿引入的延遲可能與在基準(zhǔn)時(shí)鐘信號(:11^#的下降時(shí)鐘沿引入的延遲不同。類似地，在其中從延遲塊554的所有延遲元件558基本相同的實(shí)現(xiàn)方式中，每個(gè)延遲元件558在時(shí)鐘信號Clk(例如Clk2)的上升時(shí)鐘沿引入與其他延遲元件558基本相同的延遲。類似地，每個(gè)延遲元件558在時(shí)鐘信號Clk的下降時(shí)鐘沿引入與其他延遲元件558基本相同的延遲。然而，由從延遲塊554中的每個(gè)延遲元件558在時(shí)鐘信號Clk的上升時(shí)鐘沿引入的延遲可能與在時(shí)鐘信號Clk的下降時(shí)鐘沿引入的延遲不同。
[0040]在上升沿和下降沿引入的延遲的差可以是延遲元件556或者558的物理結(jié)構(gòu)的產(chǎn)物，并且可以依賴于延遲元件556或者558的配置或?qū)崿F(xiàn)方式。在其中每個(gè)延遲元件556將該延遲元件接收的信號反相的實(shí)現(xiàn)方式中，由于反相，當(dāng)一對562相鄰的延遲元件中的一個(gè)延遲元件正在接收上升時(shí)鐘沿時(shí)，該對的相鄰延遲元件正在接收下降時(shí)鐘沿，并且反之亦然。因此，例如，在基準(zhǔn)時(shí)鐘信號Clkltef的任何給定邊沿，盡管一對562的兩個(gè)相鄰延遲元件556的每個(gè)可能不是必然在引入相同的延遲(因?yàn)橐粋€(gè)正在接收上升沿并且一個(gè)正在接收下降沿)，每對562的相鄰延遲元件556引入與其他對562相同的延遲。如上所述，當(dāng)DLL電路550被鎖定到基準(zhǔn)時(shí)鐘信號Clkltef時(shí)，反饋信號Clk FB相對于基準(zhǔn)時(shí)鐘信號Clk Eef延遲了一個(gè)時(shí)鐘周期時(shí)段或者360度。因此，因?yàn)槊總€(gè)延遲元件556基本相同，所以遵循控制信號Cntrl的值為使得四對延遲元件556的每對562將大約90度的相移(延遲)引入基準(zhǔn)時(shí)鐘信號Clkltef中。
[0041]控制信號Cntrl還被傳送到從延遲塊554中的延遲元件558。在其中每個(gè)延遲元件558與每個(gè)延遲元件556基本相同的實(shí)現(xiàn)方式中，當(dāng)DLL電路550被鎖定到基準(zhǔn)時(shí)鐘信號ClkKef時(shí)，遵循控制信號Cntrl的值為使得從延遲塊554中的該對延遲元件558也將大約90度的相移(延遲)引入時(shí)鐘信號Clk中。以此方式，從延遲塊554產(chǎn)生從數(shù)據(jù)信號Dat延遲90度的選通信號Strb。例如，當(dāng)從延遲塊554實(shí)現(xiàn)在主機(jī)102中時(shí)，從延遲塊554可以配置為將時(shí)鐘信號Clk2延遲90度以產(chǎn)生選通信號Strb 2。
[0042]在一些模擬實(shí)現(xiàn)方式中，每個(gè)延遲元件556或者558配置為僅在信號的上升沿而不在下降沿(或者幾乎不在下降沿)延遲相應(yīng)的接收的信號。在其中每個(gè)延遲元件556和558將延遲元件接收的信號反相的一些這樣的實(shí)現(xiàn)方式中，由于反相，當(dāng)一個(gè)延遲元件正在接收上升時(shí)鐘沿時(shí)，相鄰延遲元件正在接收下降時(shí)鐘沿，并且反之亦然。在這樣的模擬實(shí)現(xiàn)方式中，因?yàn)榻o定一對562延遲元件中的僅一個(gè)延遲元件556正在接收上升時(shí)鐘沿(另一個(gè)正在接收下降時(shí)鐘沿)，所以在任意給定時(shí)鐘沿，僅此一個(gè)延遲元件556將延遲(或者不可忽略的延遲)引入基準(zhǔn)時(shí)鐘信號Clkltef中。類似地，因?yàn)閺难舆t塊554的僅一個(gè)延遲元件558正在接收上升時(shí)鐘沿，所以在任意給定時(shí)鐘沿僅此一個(gè)延遲元件558將延遲(或者不可忽略的延遲)引入時(shí)鐘信號Clk中。
[0043]在這樣的模擬實(shí)現(xiàn)方式中，如上所述，當(dāng)基準(zhǔn)時(shí)鐘信號ClkKef和反饋信號Clk fb2間的相位差基本是零時(shí)，反饋信號ClkFB相對于基準(zhǔn)時(shí)鐘信號Clkltef被延遲了一個(gè)時(shí)鐘周期時(shí)段或者360度。因此，因?yàn)槊總€(gè)延遲元件556是一致的，所以再次遵循控制信號Cntrl的值為使得四對延遲元件556的每對562再將大約90度的相移(延遲)引入基準(zhǔn)時(shí)鐘信號ClkKef中(盡管可能是該對562中的僅一個(gè)延遲元件556引入該延遲)。在其中每個(gè)延遲元件556與每個(gè)延遲元件558基本相同的實(shí)現(xiàn)方式中，結(jié)果與上述的相同。因?yàn)槊總€(gè)延遲元件558與每個(gè)延遲元件556 —致，所以遵循控制信號Cntrl的值為使得從延遲塊554中的該對延遲元件558也將大約90度的相移(延遲)引入時(shí)鐘信號Clk中以產(chǎn)生選通信號Strb0
[0044]通常，因?yàn)榛鶞?zhǔn)時(shí)鐘信號在DLL電路550外部生成，所以控制環(huán)路塊560鎖定到基準(zhǔn)時(shí)鐘信號ClkKrf或者更具體地將反饋信號ClkFB鎖定到基準(zhǔn)時(shí)鐘信號Clkltef上使得反饋信號ClkFB相對于基準(zhǔn)時(shí)鐘信號Clk延遲一個(gè)基準(zhǔn)時(shí)鐘周期時(shí)段可能花費(fèi)一些時(shí)間。例如，反饋信號(^^^與基準(zhǔn)時(shí)鐘信號Clk M相位對準(zhǔn)、使得反饋信號Clk FB相對于基準(zhǔn)時(shí)鐘信號Clkltef延遲一個(gè)完整的時(shí)鐘周期時(shí)段可能花費(fèi)數(shù)百個(gè)時(shí)鐘周期或更多。另外，如果基準(zhǔn)時(shí)鐘信號Clkltef改變得太快或者太多，則控制環(huán)路塊560可能失去鎖定。
[0045]圖6示出數(shù)據(jù)恢復(fù)電路670。在一些實(shí)現(xiàn)方式中，數(shù)據(jù)恢復(fù)電路670配置為用在客戶端104中。在一些實(shí)現(xiàn)方式中，數(shù)據(jù)恢復(fù)電路670還配置為用在主機(jī)102中。數(shù)據(jù)恢復(fù)電路670包括時(shí)鐘生成和延遲電路672。不同于以上參考圖4和圖5所述的DLL電路432，時(shí)鐘生成和延遲電路672不接收外部基準(zhǔn)信號Clkltef。具體地，振蕩器和DLL電路的功能被合并或者組合在時(shí)鐘生成和延遲電路672中。
[0046]時(shí)鐘生成和延遲電路672包括振動(dòng)器電路674和從延遲塊676。振動(dòng)器電路674配置為接收使能信號EN并且在被該使能信號EN使能時(shí)生成內(nèi)部基準(zhǔn)時(shí)鐘信號ClkKef。也就是說，振蕩器電路674可以被認(rèn)為是自振蕩的。在一些實(shí)現(xiàn)方式中，主機(jī)102可以將使能信號EN發(fā)送到客戶端104以致使客戶端104準(zhǔn)備好接收數(shù)據(jù)信號Dat1和時(shí)鐘信號Clk 10在一些其他實(shí)現(xiàn)方式中，當(dāng)由數(shù)據(jù)恢復(fù)電路670接收到數(shù)據(jù)信號Dat (例如0&&或Dat 2)或時(shí)鐘信號Clk(例如(:1匕或Clk2)時(shí)，使能信號EN可以改變邏輯狀態(tài)(因此使能振蕩器電路674)。振動(dòng)器電路674還生成控制信號Cntrl，如下所述。
[0047]從延遲塊676配置為分別接收與諸如圖1的數(shù)據(jù)信號0&丨1或Dat2的數(shù)據(jù)信號Dat一起發(fā)送的諸如圖1的時(shí)鐘信號(:1匕或Clk2的時(shí)鐘信號Clk。從延遲塊676配置為基于控制信號Cntrl延遲時(shí)鐘信號Clk以產(chǎn)生具有相對于時(shí)鐘信號Clk的期望的相移(例如對于SDR大約180度或者對于DDR大約90度)的選通信號Strb。該選通信號然后被發(fā)送到采樣器678，該采樣器678基于該選通信號Strb的邊沿采樣該數(shù)據(jù)信號Dat中的數(shù)據(jù)以生成恢復(fù)的數(shù)據(jù)信號Rec。
[0048]圖7示出包括開環(huán)設(shè)計(jì)的時(shí)鐘生成和延遲電路672的一個(gè)示例實(shí)現(xiàn)方式中。類似于圖5的DLL電路550，振動(dòng)器電路674和從延遲塊676的每個(gè)包括多個(gè)延遲元件。具體地，振蕩器電路674的延遲元件780通常布置在弛張振蕩器配置中以生成內(nèi)部基準(zhǔn)時(shí)鐘信號ClkKrf。在所示的實(shí)現(xiàn)方式中，振蕩器電路674包括更具體地布置在延遲線振蕩器配置中、甚至更具體地布置在基于延遲的環(huán)形振蕩器配置中的八個(gè)延遲元件780。在一些實(shí)現(xiàn)方式中，從延遲塊676包括例如如圖5的從延遲塊554的延遲元件558布置的兩個(gè)延遲元件782。在一些實(shí)現(xiàn)方式中，每個(gè)延遲元件780與每個(gè)延遲元件782基本相同。在一些數(shù)字實(shí)現(xiàn)方式中，每個(gè)延遲元件780和782可以是或可以包括一個(gè)或多個(gè)反相器或者配置為引入延遲的NAND、NOR或者其他邏輯門的一些其他適當(dāng)?shù)牟贾谩ｎ愃朴趫D5的電路550，由每個(gè)延遲元件780和782引入的延遲是發(fā)送到每個(gè)延遲元件的控制信號Cntrl的函數(shù)。在一些模擬實(shí)現(xiàn)方式中，每個(gè)延遲元件780和782可以包括比較器，比如配置為基于提供給比較器的控制信號Cntrl中的電流來控制延遲的電流控制比較器。
[0049]振蕩器電路674在被使能信號EN觸發(fā)時(shí)開始自振蕩以產(chǎn)生內(nèi)部基準(zhǔn)時(shí)鐘信號ClkEefo在所示的實(shí)現(xiàn)方式中，振蕩器電路674包括NAND門784，其接收使能信號EN和內(nèi)部基準(zhǔn)時(shí)鐘信號Clkltef (在延遲元件780的輸出處自身產(chǎn)生的)，并對這些輸入進(jìn)行NAND邏輯運(yùn)算。作為結(jié)果，當(dāng)使能信號EN處于恰當(dāng)?shù)倪壿嫚顟B(tài)(例如高)時(shí)，振蕩器電路674生成內(nèi)部基準(zhǔn)時(shí)鐘信號ClkKrf，并且經(jīng)由NAND門784將該基準(zhǔn)時(shí)鐘信號Clkltef傳遞回穿過延遲元件780的線。通常，由反相延遲元件構(gòu)成的環(huán)形振蕩器典型地包括奇數(shù)數(shù)量的反相元件。在所示的實(shí)現(xiàn)方式中，因?yàn)檎袷幤麟娐?74包括偶數(shù)數(shù)量的反相延遲元件780，所以包括反相NAND門784提供了奇數(shù)數(shù)量的反相元件。在其他實(shí)現(xiàn)方式中，代替NAND門784，可以使用不同類型的門或者門陣列來接收使能信號EN并促進(jìn)從最后的延遲元件780的輸出到第一延遲元件780的輸入的反饋環(huán)路。例如，除了 NAND門，可以使用NOR門。在這樣的實(shí)現(xiàn)方式中，使能信號EN在輸入到NOR門之前可以被反相。
[0050]值得注意，因?yàn)閺淖詈蟮难舆t元件780輸出的基準(zhǔn)時(shí)