專利名稱：鎖相環(huán)、采用該鎖相環(huán)的顯示器以及生成時鐘的方法
技術領域：
這里所描述的技術主要涉及顯示器中的定時控制器和鎖相環(huán)(PLL)，更具體地說， 涉及一種接收輸入時鐘并生成時鐘的鎖相環(huán)、一種采用該鎖相環(huán)的顯示器和一種定時控制器采用該鎖相環(huán)來生成時鐘的方法。
背景技術：
在顯示器中，輸入/輸出信號具有寬帶頻率。特別地，根據所采用的驅動器集成電路(IC)的數量和該驅動器IC的信道數量，定時控制器與數據驅動器IC之間的內部接口需要支持多種運行速率。由于近來采用了一種具有千兆比特每秒tebps)或者更高運行速率的點對點高速率接口，比如微型低壓差分信號(LVDQ接口，除多分支接口外，內部面板接口的信號的抖動特性逐漸變得重要起來。為了獲取低抖動特性，所采用的時鐘生成或恢復電路應該具有低抖動特性，并且壓控振蕩器(VCO)和采用VCO的PLL也應該具有低抖動特性。在環(huán)形振蕩器的情況下，通過改變電流或電壓搖擺的幅度來改變每個延遲單元(delay cell)的延遲，從而改變所述環(huán)形振蕩器的頻率。采用這種延遲單元的PLL對于低抖動鎖相環(huán)是不合適的，因為該PLL對于電源電壓非常敏感并且其VCO有很高的噪聲。通過調節(jié)固定電容器或變容二極管的值可以調整電感器/電容器(LC)VCO的輸出頻率，頻率調整范圍由可控電容器與寄生電容的比值來決定。這里，為了獲取低抖動特性， 和電容相連的開關等元件在向LC VCO提供大量電流時應該具有低電阻。在此過程中，寄生電容會增加，故而可控電容器與寄生電容的比值會變?yōu)橥ǔＵ{整范圍的10%到40%。因此，為了獲得一個具有所需的最高與最低頻率比值為2或者更高的運行范圍，也就是說，可控電容器與寄生電容的比值為100%或者更高，必須要有兩個或者兩個以上的LC VCO0

發(fā)明內容
本發(fā)明的實施方式提供了一種顯示器的定時控制器采用鎖相環(huán)(PLL)來生成時鐘的方法和裝置，所述PLL包括電感器/電容器(LC)壓控振蕩器(VCO)。在一個實施方式中，提供了一種顯示器。所述顯示器包括定時控制器，其被設置為采用PLL來生成第一時鐘，將第一時鐘插入數據中，并發(fā)送插入了第一時鐘的數據；傳輸線，其被設置為傳輸插入了第一時鐘的數據；和數據驅動器集成電路(IC)，其被設置為接收插入了第一時鐘的數據，將第一時鐘分從該數據中分離出來，并基于第一時鐘和該數據來驅動液晶面板的數據線。這里，所述PLL包括相位檢測器，其被設置為生成與輸入時鐘和第一時鐘的相位差相對應的DC誤差；多個VCO ；VCO選擇器，其被設置為參考所述DC誤差從所述多個VCO中選擇頻率運行范圍包含第一時鐘的頻率的VC0，所述頻率運行范圍是指從所述VCO的最高諧振頻率到最低諧振頻率的范圍；和與所選擇的VCO相連的LC諧振電路，其包括多個固定電容器并且被設置為對所選擇的VCO進行粗頻率調諧。在另外一個實施方式中，提供了一種接收輸入時鐘并生成第一時鐘的PLL。所述 PLL包括多個VCO ；VCO選擇器，其被設置為從所述多個VCO中選擇頻率運行范圍包括第一時鐘的頻率的VCO ；LC諧振電路，其包括與所選擇的VCO相連的多個固定電容器和變容二極管，被設置為對所選擇的VCO進行粗頻率調諧和微頻率調諧并生成輸出時鐘。這里，所述 VCO選擇器將所述多個VCO中的第一 VCO連接至所述LC諧振電路，并根據所述輸出時鐘的頻率是否介于第一 VCO的最高諧振頻率與最低諧振頻率之間來選擇第一 VCO作為頻率運行范圍包含第一時鐘的頻率的VC0。在另外一個實施方式中，還提供了一種定時控制器采用PLL來生成時鐘的方法。 所述方法包括以下步驟從多個VCO中選擇頻率運行范圍包括所述時鐘的頻率的VCO ；和將所選擇的VCO連接至包括變容二極管和多個固定電容器的LC諧振電路310，并執(zhí)行粗頻率調諧和微頻率調諧以生成所述時鐘。這里，選擇VCO的步驟包括將所述多個VCO中的第一 VCO連接至所述LC諧振電路；并且當所述時鐘的頻率介于第一 VCO的最高諧振頻率與最低諧振頻率之間時，選擇所述第一 VC0。提供該發(fā)明內容部分是為了以簡化形式介紹選擇的概念，該概念將在下面具體實施方式
中進行進一步描述。發(fā)明內容部分不是旨在說明所要求保護主題的關鍵特征或必要特征，也不是旨在用來幫助限定所要求保護主題的范圍。


通過結合附圖詳細描述本發(fā)明的實施方式，本發(fā)明的上述與其他特征和優(yōu)點相對本領域的技術人員就變得顯而易見，其中圖1是根據本發(fā)明實施方式的顯示器的定時控制器與各個數據驅動器集成電路 (IC)之間的接口的示意圖；圖2是在圖1中所示的定時控制器的框圖；圖3是在圖2中所示的鎖相環(huán)(PLL)的示意圖；圖4是在圖1中所示的數據驅動器IC的框圖；圖5是根據本發(fā)明實施方式的定時控制器中的PLL生成時鐘的方法的流程圖；圖6是示意圖5中的步驟510的流程圖。
具體實施例方式很容易理解此處附圖中大致描述和例示的本發(fā)明的部件可以按多種不同結構來布置和設計。因而，以下附圖中所代表的根據本發(fā)明的設備及方法的實施方式的更詳細描述并不旨在限定本發(fā)明的范圍，而是僅僅代表了根據本發(fā)明的實施方式的特定示例。參照附圖將最佳理解當前所描述的實施方式，在附圖中始終使用相同數字來指代相同部件。同時，這里所采用的措辭應如下理解。應該理解，雖然這里采用如第一、第二等等措辭來描述不同元件，但是這些元件不應受到這些措辭的限制。采用這些措辭僅僅是為了將一個元件同另外一個區(qū)分開。例如， 在不脫離本發(fā)明范圍的情況下，第一元件可以稱為第二元件，同樣地，第二元件也可以稱為
第二元件。應該理解，如果提到一個元件“連接”或“耦接”到另外一個元件，這里可以是直接連接或耦接到該另外元件或者是在元件中間設置其他元件。相反地，如果提到一個元件“直接連接”或“直接耦接”到另外一個元件，則不存在介于其中的元件。其他用以描述元件間關系的詞語應該以類似的形式加以理解(例如，“介于”相對“直接介于”，“相鄰”相對“直接相鄰”，“在上面”相對“直接在上面”，等等)。這里所采用的術語僅僅是為了描述特殊實施方式，并不意圖限制本發(fā)明。如這里所采用的，單數形式也意圖包括復數形式，除非上下文明確表明其他形式。還應該理解的是，當在這里使用措辭“包括”時，其只是具體化所陳述的特征、要件、步驟、操作、元件和/ 或組件的存在，并不排除本發(fā)明的一個或者多個其他特征、要件、步驟、操作、元件、組件和/ 或組的存在或者添加。同時還應該注意，在一些可選擇的實施方式中，框中的功能/行為可以以不同于在流程圖中所示的順序發(fā)生。例如，所示為連續(xù)的兩個框在實際上可以完全同時被執(zhí)行，或者有時候以相反的順序被執(zhí)行，這取決于所涉及的功能/行為。除非另外加以定義，否則這里所采用的所有詞語(包括技術和科學術語)具有如本發(fā)明所屬領域的技術人員通常所理解的相同含義。還應該理解的是，那些例如在通常使用的詞典中所定義的詞語應該解釋為具有和相關技術文獻中的含義相一致的意思，二不應以理想化的或過度形式化的認知方式加以理解，除非這里明確地如此定義。圖1是根據本發(fā)明實施方式的顯示器的定時控制器與各個數據驅動器集成電路 (IC)之間的接口的示意圖。定時控制器110和各個數據驅動器IC 120通過傳輸線130相連接。定時控制器 110將第一時鐘插入數據中，并通過各個傳輸線130將插入了第一時鐘的數據傳輸到各個數據驅動器IC 120。因此，定時控制器110不需要用于傳輸時鐘的連接線。定時控制器110 可以將插入了第一時鐘的數據轉換為差分信號，并順序地發(fā)送該差分信號。定時控制器110 包括鎖相環(huán)(PLL)，該PLL包括電感器/電容器諧振電路和多個壓控振蕩器(VCO)。定時控制器110從這多個VCO中選擇與第一時鐘的頻率相應的VC0，并對所選的VCO進行粗調和微調，從而鎖定該PLL。各個數據驅動器IC 120通過各自的傳輸線130單獨地接收差分信號，從該差分信號中恢復出插入了第一時鐘的數據，并從數據中分離出第一時鐘。每個數據驅動器IC都生成頻率是第一時鐘的頻率的倍數的第二時鐘，采用第二時鐘來抽樣并接著閂鎖(latch)該數據，并依據閂鎖的數據來驅動液晶面板的數據線。圖2是在圖1中所示的定時控制器的框圖。參照圖2，定時控制器110包括接收器 210、重置信號發(fā)生器220、緩沖存儲器230、數據對齊單元、PLL 250、并串轉換器260和發(fā)送器 270。接收器210接收低壓差分信號(LVDQ數據。這里，LVDS數據包含8比特紅綠藍 (RGB)數據、8比特同步信號和8比特輸入時鐘CLK_in。當有初始電力從外界提供或者輸入時鐘CLK_in的頻率發(fā)生改變時，重置信號發(fā)生器220生成重置信號RS并將其發(fā)送到鎖相環(huán)250。這里，重置信號RS使得能夠選擇包含在鎖相環(huán)250中的多個VCO中的一個，并開始對所選擇的VCO進行粗調和微調。緩沖存儲器230從接收器210處接收RGB數據，暫時存儲該RGB數據，并將該RGB 數據輸出到數據對齊單元M0。數據對齊單元240從緩沖存儲器230處接收RGB數據，依據各個數據驅動器IC120 來分離RGB數據，并將所分離的RGB數據提供給并串轉換器沈0，從而發(fā)送器270可以基于點對點將該RGB數據發(fā)送到各個數據驅動器IC 120。在初始化過程中，數據對齊單元MO 并不向并串轉換器260提供RGB數據而是提供時鐘形狀的模式。PLL 250包括這多個VCO和LC諧振電路，并通過拆分輸入時鐘CLK_in的頻率來生成第一時鐘。如果從重置信號發(fā)生器220接收到重置信號RS，PLL 250就從這多個VCO中選擇與第一時鐘的頻率相應的VC0，并對所選的VCO和LC諧振電路進行粗調和微調，從而生成與輸入時鐘CLK_in的相位同步并且頻率是輸入時鐘CLK_in的頻率的倍數的第一時鐘。并串轉換器260從數據對齊單元240接收根據各個數據驅動器IC 120分離出的 RGB數據，并對該RGB數據進行串行化。并串轉換器260從PLL 250接收第一時鐘，并將第一時鐘插入串行化的RGB數據中，從而生成發(fā)送數據。發(fā)送器270將發(fā)送數據轉換為差分信號，并通過各自的傳輸線130將該差分信號發(fā)送到各個數據驅動器IC 120。圖3是在圖2中所示的PLL的示意圖。參照圖3，PLL 250包括LC諧振電路310、 多個VCO 320、VCO選擇器330、開關；340、分頻器350、相位檢測器360、電荷泵365、環(huán)路濾波器370、粗調控制器/鎖定檢測器375、變容二極管380以及或運算單元385。VCO 320通過開關340與LC諧振電路310并聯(lián)。這里，VCO 320具有不同的特定頻帶。VCO選擇器330從這些VCO 320中選擇頻率運行范圍包括第一時鐘的頻率的VCO 320η，并控制開關340將所選擇的VCO 320η連接至LC諧振電路310。為此，VCO選擇器330 連續(xù)地一個接一個地將多個VCO 320連接至LC諧振電路310，并判斷所連接的VCO 320η 的頻率運行范圍是否包括第一時鐘的頻率，直到找出頻率運行范圍包括第一時鐘的頻率的 VCO為止。例如，VCO選擇器330控制開關340將具有最低頻率運行范圍的第一 VCO 320a連接至LC諧振電路310。當所有固定電容器312都和第一 VCO 320a相連時，如果相位檢測器 360的DC誤差輸出為高，則VCO選擇器330可以判斷出第一時鐘的頻率高于第一 VCO 320a 的最低振蕩頻率。另一方面，如果相位檢測器360的DC誤差輸出為低，則VCO選擇器330 可以判斷出第一時鐘的頻率低于第一 VCO 320a的最低振蕩頻率。另外，當固定電容器312 和第一 VCO 320a不相連時，如果相位檢測器360的DC誤差輸出為高，則VCO選擇器330可以判斷出第一時鐘的頻率高于第一 VC0320a的最高振蕩頻率；另一方面，如果相位檢測器 360的DC誤差輸出為低，則VCO選擇器330可以判斷出第一時鐘的頻率低于第一 VCO 320a 的最高振蕩頻率。如果當所有固定電容器312都和第一 VCO 320a相連時相位檢測器360 的DC誤差輸出為高，并且當固定電容器312和第一 VCO 320a不相連時相位檢測器360的 DC誤差輸出為高，則第一時鐘的頻率包含在從第一 VCO 320a的最高頻率到最低頻率的頻率運行范圍內。因此，VCO選擇器330可以選擇第一 VCO 320a并將其連接至LC諧振電路 310。如果固定電容器312與第一 VCO 320a相連時相位檢測器360的DC誤差輸出和固定電容器312與第一 VCO 320a不相連時相位檢測器360的DC誤差輸出均為高，則VCO選擇器330將第二 VCO 320b連接至LC諧振電路310，該第二 VCO 320b的頻率運行范圍比第一 VCO 320a高一個級別(one-level)，并且判斷第一時鐘的頻率是否包含在第二 VCO 320b的頻率運行范圍內。LC諧振電路310包括多個固定電容器312、開關314和電感器318，并且與所選擇的VCO 320η并聯(lián)。LC諧振電路310具有由多個固定電容器312和電感器318決定的諧振頻率。與LC諧振電路310并聯(lián)的VCO 320η生成頻率與LC諧振電路310的諧振頻率相對應的信號。這里，對VCO 320η的粗頻率調諧是通過切換多個電容器312中的至少一個來完成的。LC諧振電路310的諧振頻率隨該切換操作而改變，從VCO 320η輸出的信號頻率也隨改變后的諧振頻率而改變。同時，對VCO 320η的微頻率調諧是通過調整施加在變容二極管 380上的電壓來完成的。變容二極管380的電容隨著施加在其上的電壓的改變而改變。從VCO 320η輸出的第一時鐘經由分頻器350反饋到相位檢測器360。分頻器350 根據預先設定的比值來拆分從VCO 320η輸出的信號頻率，用以生成經過分頻的第一時鐘 CLK_div,并將經過分頻的第一時鐘CLK_div發(fā)送到相位檢測器360。相位檢測器360接收該經過分頻的第一時鐘CLK_div和輸入時鐘CLK_in，將經過分頻的第一時鐘CLK_div的相位與輸入時鐘CLK_in的相位進行比較，并生成與相位差相對應的DC誤差。這里，如果輸入時鐘CLK_in的相位領先于經過分頻的第一時鐘CLK_div，則DC誤差為高，而如果輸入時鐘 CLK_in的相位落后于經過分頻的第一時鐘CLK_div，則DC誤差為低。電荷泵365接收該DC 誤差并輸出對應于該DC誤差的電流。環(huán)路濾波器370從電荷泵365接收電流，并根據所接收的電流來生成控制電壓。該控制電壓可以通過粗調機制和微調機制來調整VCO 320η輸出信號的頻率。具體而言，當從或運算單元385接收到頻率調諧開始信號時，粗調控制器/鎖定檢測器375開始進行操作， 可以通過基于從環(huán)路濾波器370接收到的控制電壓來控制開關314而向LC諧振電路310 添加或從LC諧振電路310去除固定電容器312中的至少一個。另外，從環(huán)路濾波器370輸出的控制電壓可以調整施加在變容二極管380上的電壓。通過這樣兩種頻率調諧機制，可以調整VCO 320η的振蕩頻率。這里，與變容二極管380相一致的振蕩頻率的調整范圍可以稍微大于與一個固定電容器相一致的調整范圍?；蜻\算單元385對重置信號RS和內部非鎖定信號進行或運算，從而生成用于指示開始粗頻率調諧的頻率調諧開始信號。如果在從外界提供了初始電力或者輸入時鐘CLK_in 的頻率發(fā)生改變或者輸入了由PLL 250的非常規(guī)內部操作而導致的內部非鎖定信號時，生成了重置信號RS，則或運算單元385生成頻率調諧開始信號。當從或運算單元385接收到頻率調諧開始信號時，粗調控制器/鎖定檢測器375 將輸入時鐘CLK_in的頻率與經過分頻的第一時鐘CLK_div的頻率進行比較，并根據比較結果對LC諧振電路310的電容進行調整。舉個例子，粗調控制器/鎖定檢測器375可以基于從環(huán)路濾波器370輸入端控制電壓來將輸入時鐘CLK_in的頻率與經過分頻的第一時鐘CLK_div的頻率進行比較。再舉個例子，粗調控制器/鎖定檢測器375可以接收輸入時鐘CLK_in和經過分頻的第一時鐘CLK_div，并直接將其頻率加以比較。粗調控制器/鎖定檢測器375可以通過接通或斷開與電容312相連的開關314來進行粗調。例如，如果經過分頻的第一時鐘CLK_div的頻率低于輸入時鐘CLK_in的頻率，則粗調控制器/鎖定檢測器 375可以通過減小電容來提高第一時鐘的頻率，第一時鐘為VCO 320η的輸出。粗調控制器 /鎖定檢測器375檢測到PLL 250非鎖定，從而生成內部非鎖定信號。圖4是在圖1中所示的數據驅動器IC的框圖。參照圖4，數據驅動器IC 120包括接收器410、時鐘數據檢測器420、時鐘發(fā)生器430、串并轉換器440和數據驅動器電路450。接收器410通過傳輸線130接收LVDS差分信號，并從該差分信號中恢復出發(fā)送數據。時鐘數據檢測器420從發(fā)送數據中檢測出第一時鐘和串行數據。時鐘發(fā)生器430接收第一時鐘并生成第二時鐘，第二時鐘與第一時鐘同步，頻率是第一時鐘的頻率的倍數。例如，時鐘發(fā)生器430可以包括延遲鎖定環(huán)(DLL)或者PLL。如果時鐘發(fā)生器430是PLL，則該PLL可以包括與如圖3所示的PLL相同的構造。串并轉換器440采用第二時鐘將串行數據轉換成并行數據。數據驅動器電路450根據第二時鐘來抽樣和閂鎖該并行數據，接著對該并行數據進行數模轉換，從而生成驅動電壓。數據驅動器電路450將該驅動電壓施加到液晶面板的各條信號線上。圖5是示意根據本發(fā)明實施方式的定時控制器中的鎖相環(huán)來生成時鐘的方法的流程圖。由于在圖2和3中所實現的PLL 250的情況在時間順序上也和本實施方式對應， 因此對于PLL 250的描述同樣適用于本實施方式。參照圖5，在步驟510中，PLL 250從多個VCO 320中選擇頻率運行范圍包括第一時鐘的頻率的VCO 320η。在步驟520中，PLL 250將所選擇的VCO 320η連接至LC諧振電路310，并執(zhí)行粗頻率調諧和微頻率調諧。這里，粗頻率調諧可以通過采用開關314向LC諧振電路310添加或從LC諧振電路310去除包括在LC諧振電路310中的至少一個固定電容器312來完成。 另外，微頻率調諧可以通過調整施加在變容二極管380上的電壓來完成。通過粗頻率調諧和微頻率調諧，所選擇的VCO 320η可以生成第一時鐘。圖6是示意圖5中的步驟510的流程圖。在步驟610中，PLL 250控制開關；340以將多個VCO 320中的一個VCO 320η連接至LC諧振電路310。這里，該VCO具有不同的特定頻帶。另外，最初與LC諧振電路310相連的VCO 320η可以是多個VCO 320中頻率運行范圍最低的VCO 320a。在步驟620中，PLL 250將與LC諧振電路310相連的VCO 320η的最低諧振頻率與第一時鐘的頻率進行比較。這里，最低諧振頻率可以是當所有包含在LC諧振電路310中的固定電容器312都和VCO 320η相連時VCO 320η的諧振頻率。PLL 250可以參考從相位檢測器360輸出的DC誤差對VCO 320η的最低諧振頻率和第一時鐘的頻率進行比較。如果該DC誤差為高，則VCO 320η的最低諧振頻率低于第一時鐘的頻率，而如果該DC誤差為低， 則VCO 320η的最低諧振頻率高于第一時鐘的頻率。在步驟630中，PLL 250將與LC諧振電路310相連的VCO 320η的最高諧振頻率和第一時鐘的頻率進行比較。這里，最高諧振頻率可以是當包含在LC諧振電路310中的固定電容器312都不和VCO 320η相連時VCO 320η的諧振頻率。PLL 250可以參考從相位檢測器360輸出的DC誤差對VCO 320η的最高諧振頻率與第一時鐘的頻率進行比較。如果該 DC誤差為高，則VCO 320η的最高諧振頻率低于第一時鐘的頻率，而如果該DC誤差為低，則 VCO 320η的最高諧振頻率高于第一時鐘的頻率。在步驟640中，PLL 250判斷第一時鐘的頻率是否包含在從與LC諧振電路310相連的VCO 320η的最低諧振頻率到最高諧振頻率的范圍內。在步驟650中，如果第一時鐘的頻率包含在從與LC諧振電路310相連的VC0320n 的最低諧振頻率到最高諧振頻率的范圍內，則PLL 250選擇VCO 320η。
在步驟660中，如果第一時鐘的頻率未包含在從與LC諧振電路310相連的 VC0320n的最低諧振頻率到最高諧振頻率的范圍內，則PLL 250控制開關340以切斷 VC0320n與LC諧振電路310之間的連接，并將頻率運行范圍比VCO 320η高一個級別的VCO 與LC諧振電路310相連接，并且，該處理進行到步驟620。本發(fā)明會有以下效果。但是，這并不意味著某一具體實施方式
應該具有全部或者僅僅以下效果。因此，本發(fā)明的范圍不應該被理解為局限于這些效果。根據一個實施方式的定時控制器包括具有良好相位噪聲或抖動特性的LC VC0,因此可以實現定時控制器與數據驅動器IC之間的高速接口。根據一個實施方式的PLL從具有不同頻帶的多個LC VCO中選擇某一個來生成時鐘，這樣就可以支持很寬的頻帶范圍。以上是本發(fā)明的示意性說明，而不應視為對本發(fā)明的限制。盡管已描述了本發(fā)明的多個實施方式，但是在本質上不脫離本發(fā)明的新穎性教導和優(yōu)點的情況下，本領域技術人員很容易理解的是，能夠對這些實施方式進行多種修改。因而，旨在將所有此類修改均包括在權利要求書中所限定的本發(fā)明的范圍內。因此，可以理解的是，以上是對本發(fā)明的示意性說明，而不應被看作是對所公開的具體實施方式
的限定，并且對所公開的實施方式的修改及其他實施方式均旨在包含于所附權利要求書的范圍內。本發(fā)明由所附權利要求書限定，并包含權利要求書的等同物。
權利要求
1.一種顯示器，該顯示器包括定時控制器，其被設置為采用鎖相環(huán)PLL來生成第一時鐘，將第一時鐘插入數據中，并發(fā)送插入了第一時鐘的數據；傳輸線，其被設置為傳送插入了第一時鐘的數據；數據驅動器集成電路IC，其被設置為接收插入了第一時鐘的數據，從該數據中分離出第一時鐘，并基于第一時鐘和該數據來驅動液晶面板的數據線；其中，所述PLL包括相位檢測器，其被設置為生成與輸入時鐘和第一時鐘之間的相位差相對應的DC誤差；多個壓控振蕩器VC0;VCO選擇器，其被設置為參考所述DC誤差從所述多個VCO中選擇頻率運行范圍包含第一時鐘的頻率的VC0，所述頻率運行范圍是從所述VCO的最高諧振頻率到所述VCO的最低諧振頻率的范圍；和與所選擇的VCO相連的電感器/電容器LC諧振電路，其包括多個固定電容器并且被設置為對所選擇的VCO進行粗頻率調諧。
2.根據權利要求1所述的顯示器，其中，所述VCO選擇器從頻率運行范圍最低的VCO開始，順序地將所述多個VCO連接至所述LC諧振電路，并且判斷每個與所述LC諧振電路相連接的VCO的頻率運行范圍是否包含第一時鐘的頻率。
3.根據權利要求2所述的顯示器，其中，所述最高諧振頻率是VCO沒有與所述固定電容器相連時該VCO的諧振頻率；并且所述最低諧振頻率是VCO與所述固定電容器相連時該VCO的諧振頻率。
4.根據權利要求3所述的顯示器，其中，如果當在與所述LC諧振電路相連的VCO被連接到所述固定電容器的情況下所述DC誤差為高，并且當在與所述LC諧振電路相連的VCO 未被連接到所述固定電容器的情況下所述DC誤差為低，則所述VCO選擇器選擇與所述LC 諧振電路相連的VC0。
5.根據權利要求2所述的顯示器，其中，所述LC諧振電路通過改變所選擇的VCO與所述多個固定電容器之間的連接來進行粗頻率調諧，從而生成第一時鐘。
6.一種接收輸入時鐘并生成第一時鐘的鎖相環(huán)PLL，該PLL包括多個壓控振蕩器VCO ；VCO選擇器，其被設置為從所述多個VCO中選擇頻率運行范圍包括第一時鐘的頻率的VCO ；電感器/電容器LC諧振電路，其包括與所選擇的VCO相連的多個固定電容器，并被設置為對所選擇的VCO進行粗頻率調諧并生成第一時鐘，其中，所述VCO選擇器將所述多個VCO中的第一 VCO與所述LC諧振電路相連，并根據第一時鐘的頻率是否介于第一 VCO的最高諧振頻率與最低諧振頻率之間來選擇第一 VCO作為頻率運行范圍包含第一時鐘的頻率的VC0。
7.根據權利要求6所述的鎖相環(huán)，其中，第一VCO的最高諧振頻率是所述固定電容器沒有與第一 VCO相連時第一 VCO的諧振頻率；并且第一 VCO的最低諧振頻率是所述固定電容器與第一 VCO相連時第一 VCO的諧振頻率。
8.根據權利要求7所述的鎖相環(huán)，該鎖相環(huán)還包括相位檢測器，其被設置為生成與所述輸入時鐘和第一時鐘之間的相位差相對應的DC誤差，其中，所述VCO選擇器參考所述DC誤差將第一時鐘的頻率與第一 VCO的最高振蕩頻率及最低振蕩頻率進行比較。
9.一種定時控制器采用鎖相環(huán)PLL來生成時鐘的方法，該方法包括以下步驟 從多個壓控振蕩器VCO中選擇頻率運行范圍包括所述時鐘的頻率的VCO ；以及 將所選擇的VCO與包括多個固定電容器的電感器/電容器LC諧振電路相連，并執(zhí)行粗頻率調諧和精頻率調諧以生成所述時鐘， 其中，選擇VCO的步驟包括將所述多個VCO中的第一 VCO與所述LC諧振電路相連；以及當所述時鐘的頻率介于第一 VCO的最高諧振頻率與最低諧振頻率之間時，選擇第一VCO。
10.根據權利要求9所述的方法，其中，第一VCO的所述最高諧振頻率是所述固定電容器沒有與第一 VCO相連時第一 VCO的諧振頻率；并且第一 VCO的所述最低諧振頻率是所述固定電容器與第一 VCO相連時第一 VCO的諧振頻率。
全文摘要
本發(fā)明提供了鎖相環(huán)、采用該鎖相環(huán)的顯示器以及生成時鐘的方法。該顯示器包括定時控制器，其被設置為采用PLL來生成第一時鐘，將第一時鐘插入數據中，并發(fā)送插入了第一時鐘的數據；傳輸線，其被設置傳送插入了第一時鐘的數據；數據驅動器IC，其被設置為接收插入了第一時鐘的數據，從該數據中分離出第一時鐘，并基于第一時鐘和該數據來驅動液晶面板的數據線。該PLL包括相位檢測器，其被設置為生成與輸入時鐘和第一時鐘之間的相位差相對應的DC誤差；多個VCO；VCO選擇器，其被設置為參考DC誤差從多個VCO中選擇頻率運行范圍包含第一時鐘的頻率的VCO，頻率運行范圍是指從VCO的最高諧振頻率到VCO的最低諧振頻率的范圍；和與所選擇的VCO相連的LC諧振電路，其包括多個固定電容器并且被設置為對所選擇的VCO進行粗頻率調諧。
文檔編號H03L7/099GK102412835SQ201110142470
公開日2012年4月11日 申請日期2011年5月30日 優(yōu)先權日2010年5月31日
發(fā)明者李龍宰 申請人:安納帕斯股份有限公司