專利名稱：一種基于fpga的多功能時(shí)鐘發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及數(shù)字電子技術(shù)，特別涉及基于FPGA的時(shí)鐘信號(hào)發(fā)生器。
背景技術(shù)：
FPGA (Field Programmable Gate Array,現(xiàn)場(chǎng)可編程門陣列)是一種新型高性能可編程邏輯器件，其集成度很高，可以完成極其復(fù)雜的時(shí)序與組合邏輯電路功能，適用于高速、高密度的數(shù)字電路邏輯設(shè)計(jì)領(lǐng)域。FPGA已經(jīng)在通訊、網(wǎng)絡(luò)、軍事、家電等領(lǐng)域迅速發(fā)展，成為最流行的硬件設(shè)計(jì)基礎(chǔ)，同時(shí)成為專用ASIC芯片流片前的最佳驗(yàn)證設(shè)計(jì)樣品，能夠大大減小昂貴的ASIC流片風(fēng)險(xiǎn)。在FPGA的很多應(yīng)用中，都需要提供全局統(tǒng)一的時(shí)鐘基準(zhǔn)，高精度的時(shí)鐘信號(hào)以最小時(shí)間單位為步進(jìn)，提供系統(tǒng)運(yùn)行所需的時(shí)間基準(zhǔn)，并且可以被外圍的微控制器所控制，完成復(fù)位、時(shí)間讀寫、時(shí)間校正等功能。目前，在FPGA實(shí)現(xiàn)的數(shù)字電路中都是采用一塊單獨(dú)的時(shí)鐘芯片提供數(shù)字電路工作必須的時(shí)鐘基準(zhǔn)，這不僅增加了電路的的復(fù)雜程度也增加了生產(chǎn)成本。

實(shí)用新型內(nèi)容本實(shí)用新型的發(fā)明目的在于針對(duì)上述存在的問(wèn)題，提供一種能夠方便移植到任何一款FPGA數(shù)字電路上的時(shí)鐘發(fā)生器，而避免了增加額外的時(shí)鐘基準(zhǔn)電路。本實(shí)用新型采用的技術(shù)方案是這樣的一種基于FPGA的多功能時(shí)鐘發(fā)生器，包括基準(zhǔn)時(shí)鐘發(fā)生器、基于FPGA的時(shí)鐘單位計(jì)數(shù)器、基于FPGA的讀寫控制器；所述時(shí)鐘單位計(jì)數(shù)器上具有計(jì)數(shù)脈沖輸入端與進(jìn)位使能輸出端；所述基準(zhǔn)時(shí)鐘發(fā)生器與時(shí)鐘單位計(jì)數(shù)器的計(jì)數(shù)脈沖輸入端連接；讀寫控制器為時(shí)鐘單位計(jì)數(shù)器的讀寫接口 ；所述時(shí)鐘單位計(jì)數(shù)器的進(jìn)位使能輸出端作為時(shí)鐘脈沖輸出端。優(yōu)選地，還包括基于FPGA的每月天數(shù)判斷器與基于FPGA的閏年判斷器；所述基準(zhǔn)時(shí)鐘發(fā)生器輸出的脈沖信號(hào)頻率為80MHz，時(shí)鐘單位計(jì)時(shí)器包括最小時(shí)間計(jì)數(shù)器、微秒計(jì)數(shù)器、10微秒計(jì)數(shù)器、0.1毫秒計(jì)數(shù)器、1毫秒計(jì)數(shù)器、10毫秒計(jì)數(shù)器、100毫秒計(jì)數(shù)器、秒計(jì)數(shù)器、分計(jì)數(shù)器、時(shí)計(jì)數(shù)器、天計(jì)數(shù)器、月計(jì)數(shù)器、年計(jì)數(shù)器；所述基準(zhǔn)時(shí)鐘發(fā)生器與最小時(shí)間計(jì)數(shù)器的計(jì)數(shù)脈沖輸入端連接，最小時(shí)間計(jì)數(shù)器的進(jìn)位使能輸出端輸出周期為1微秒的脈沖信號(hào)；最小時(shí)間計(jì)數(shù)器、微秒計(jì)數(shù)器、10微秒計(jì)數(shù)器、0.1毫秒計(jì)數(shù)器、1毫秒計(jì)數(shù)器、10毫秒計(jì)數(shù)器、100毫秒計(jì)數(shù)器、秒計(jì)數(shù)器、分計(jì)數(shù)器、時(shí)計(jì)數(shù)器、天計(jì)數(shù)器、月計(jì)數(shù)器、年計(jì)數(shù)器順序連接，且低位計(jì)數(shù)器的進(jìn)位使能輸出端與高其一位的計(jì)數(shù)器的計(jì)數(shù)脈沖輸入端連接；所述每月天數(shù)判斷器同時(shí)與天計(jì)數(shù)器、月計(jì)數(shù)器連接，用于讀月計(jì)數(shù)器的當(dāng)前計(jì)數(shù)，寫天計(jì)數(shù)器的計(jì)數(shù)上限；每月天數(shù)判斷器具有閏年判斷信號(hào)輸入端，所述閏年判斷器的輸出端與閏年判斷信號(hào)輸入端連接；[0013]閏年判斷器還與年計(jì)數(shù)器連接，用于讀年計(jì)數(shù)器的當(dāng)前計(jì)數(shù)。優(yōu)選地，所述各個(gè)單位時(shí)鐘計(jì)數(shù)器中任意一個(gè)的進(jìn)位使能輸出端作為時(shí)鐘脈沖輸出端。優(yōu)選地，所述各個(gè)單位時(shí)鐘計(jì)數(shù)器中任意一個(gè)的進(jìn)位使能輸出端作為脈沖中斷信號(hào)輸出端。綜上所述，由于采用了上述技術(shù)方案，本實(shí)用新型的有益效果是1、能夠完成計(jì)時(shí)、時(shí)間擦除、時(shí)間修改等多種功能；2、自動(dòng)適應(yīng)閏年、平年，閏月、平月計(jì)時(shí)；3、以1微秒為最小時(shí)間步進(jìn)自動(dòng)計(jì)時(shí)，同時(shí)可以按照需求給出當(dāng)前時(shí)間值供FPGA的數(shù)字電路使用；4、對(duì)外提供秒、分等多種脈沖中斷信號(hào)；5、對(duì)外提供數(shù)據(jù)總線、讀寫接口，可以方便的兼容各種外圍微處理器、單片機(jī)；6、可以兼容所有FPGA器件，直接在現(xiàn)有的FPGA數(shù)字電路上實(shí)現(xiàn)，向數(shù)字電路提供性能可靠、可控制的時(shí)鐘，無(wú)需額外采用時(shí)鐘基準(zhǔn)電路。

圖1是本實(shí)用新型的內(nèi)部結(jié)構(gòu)原理圖。圖2顯示的是本實(shí)用新型的時(shí)鐘發(fā)生器的信號(hào)接口。圖中1基準(zhǔn)時(shí)鐘輸入端口，2時(shí)鐘使能信號(hào)輸入端口，3讀端口，4寫端口，5地址端口，6數(shù)據(jù)輸入端口，7工作指示信號(hào)端口，8脈沖中斷信號(hào)輸出端/時(shí)鐘脈沖輸出端，9數(shù)據(jù)輸出端口，10微秒與10微秒計(jì)數(shù)器，11 0. 1毫秒與1毫秒計(jì)數(shù)器，12 10毫秒與100毫秒計(jì)數(shù)器，13秒計(jì)數(shù)器，14分計(jì)數(shù)器，15小時(shí)計(jì)數(shù)器，16日計(jì)數(shù)器，17月計(jì)數(shù)器，18年低位計(jì)數(shù)器，19年份高位計(jì)數(shù)器，20自然月天數(shù)判斷器，21閏年判斷器，22讀寫控制器。
具體實(shí)施方式
以下結(jié)合附圖，對(duì)本實(shí)用新型作詳細(xì)的說(shuō)明。為了使本實(shí)用新型的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，
以下結(jié)合附圖及實(shí)施例，對(duì)本實(shí)用新型進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本實(shí)用新型，并不用于限定本實(shí)用新型。本實(shí)用新型利用Verilog HDL硬件語(yǔ)言完成基于FPGA的時(shí)鐘信號(hào)發(fā)生器的設(shè)計(jì)。本實(shí)用新型公開的時(shí)鐘信號(hào)發(fā)生器是利用FPGA實(shí)現(xiàn)，結(jié)構(gòu)簡(jiǎn)單，只要包括基準(zhǔn)時(shí)鐘發(fā)生器、時(shí)鐘單位計(jì)數(shù)器、讀寫控制器便可實(shí)現(xiàn)計(jì)時(shí)、時(shí)間擦除、時(shí)間修改功能；所述時(shí)鐘單位計(jì)數(shù)器上具有計(jì)數(shù)脈沖輸入端與進(jìn)位使能輸出端；所述基準(zhǔn)時(shí)鐘發(fā)生器與時(shí)鐘單位計(jì)數(shù)器的計(jì)數(shù)脈沖輸入端連接；讀寫控制器為時(shí)鐘單位計(jì)數(shù)器的讀寫接口 ；所述時(shí)鐘單位計(jì)數(shù)器的進(jìn)位使能輸出端還作為時(shí)鐘脈沖輸出端。如圖1所示，圖中標(biāo)記10到19都是核心的時(shí)鐘單位計(jì)數(shù)器，都由Sbit的寄存器實(shí)現(xiàn)。其中微秒計(jì)數(shù)器、10微秒計(jì)數(shù)器、0. 1毫秒計(jì)數(shù)器、1毫秒計(jì)數(shù)器、10毫秒計(jì)數(shù)器、100毫秒計(jì)數(shù)器為4bit，一一對(duì)應(yīng)寄存器10的低4bit、高4bit，寄存器11的低4bit、高4bit，寄存器12的低4bit、高4bit。秒計(jì)數(shù)器、分計(jì)數(shù)器、小時(shí)計(jì)數(shù)器、天計(jì)數(shù)器、月計(jì)數(shù)器為8bit，一一對(duì)應(yīng)寄存器13 17。年計(jì)數(shù)器為16bit，占用寄存器18、19。另外，當(dāng)時(shí)鐘基準(zhǔn)發(fā)生器產(chǎn)生的脈沖信號(hào)周期不為1微秒時(shí)，時(shí)鐘單位計(jì)數(shù)器還需要包括最小時(shí)間計(jì)數(shù)器，最小時(shí)間計(jì)數(shù)器的位數(shù)由時(shí)鐘基準(zhǔn)發(fā)生器輸出的脈沖信號(hào)周期決定。所述各個(gè)單位時(shí)鐘計(jì)數(shù)器具有計(jì)數(shù)脈沖輸入端、進(jìn)位使能輸出端。此處以80MHz的恒溫晶振為例，來(lái)說(shuō)明本實(shí)用新型的一個(gè)具體實(shí)施例。時(shí)鐘基準(zhǔn)發(fā)生器輸出的周期為0. 0125微秒的脈沖信號(hào)接至最小時(shí)間計(jì)數(shù)器，最小時(shí)間計(jì)數(shù)器至少為7bit，其計(jì)數(shù)脈沖輸入端與恒溫晶振的輸出端連接，其進(jìn)位使能輸出端與微秒計(jì)數(shù)器連接，最小時(shí)間計(jì)數(shù)器計(jì)數(shù)到80個(gè)脈沖周期(1微秒)時(shí)，向微秒計(jì)數(shù)器輸出一個(gè)脈沖，微秒計(jì)數(shù)器計(jì)數(shù)滿10后使能10微秒計(jì)數(shù)器，依次類推，各個(gè)時(shí)鐘單位計(jì)數(shù)器按照各自的進(jìn)制(計(jì)數(shù)上限)進(jìn)行累加計(jì)數(shù)，計(jì)數(shù)滿后低級(jí)的寄存器通過(guò)進(jìn)位使能輸出端向高其一級(jí)的時(shí)鐘單位計(jì)數(shù)器輸出一個(gè)計(jì)數(shù)脈沖。本實(shí)用新型還包括每月天數(shù)判斷器20與閏年判斷器21。閏年判斷器21與年計(jì)數(shù)器18、19連接，用于讀取年計(jì)數(shù)器18、19的當(dāng)前計(jì)數(shù)，并判斷當(dāng)前年是否為閏年，若為閏年則輸向出每月天數(shù)判斷器20輸出有效信號(hào)，每月天數(shù)判斷器20同時(shí)與天計(jì)數(shù)器16、月計(jì)數(shù)器17連接，用于讀取月計(jì)數(shù)器17當(dāng)前計(jì)數(shù)，并根據(jù)每月固有的天數(shù)設(shè)置當(dāng)前天計(jì)數(shù)器16的計(jì)數(shù)上限，特別的，當(dāng)每月天數(shù)判斷器20讀取到月計(jì)數(shù)器17當(dāng)前計(jì)數(shù)為2月的時(shí)候，且閏年判斷器21輸出有效信號(hào)時(shí)將天計(jì)數(shù)器16的計(jì)數(shù)上限設(shè)為四，若閏年判斷器21未輸出有效信號(hào)時(shí)則將天計(jì)數(shù)器16的計(jì)數(shù)上限設(shè)為觀。本實(shí)用新型還包括讀寫控制器22，讀寫控制器22對(duì)外提供讀端口 3、寫端口 4、地址端口 5、數(shù)據(jù)輸入端口 9與數(shù)據(jù)輸出端口 6。讀端口 3用來(lái)連接外圍的各種微處理器、單片機(jī)、DSP、CPLD等控制芯片，實(shí)現(xiàn)控制芯片對(duì)各種時(shí)鐘單位計(jì)數(shù)器的讀操作。寫端口 4用來(lái)連接外圍的各種微處理器、單片機(jī)、DSP、CPLD等控制芯片，實(shí)現(xiàn)控制芯片對(duì)各種時(shí)鐘單位計(jì)數(shù)器的寫操作，從而更改從微秒計(jì)數(shù)器到年計(jì)數(shù)器的數(shù)值更改。地址端口 5提供外接的地址總線，分配各種時(shí)鐘單位計(jì)數(shù)器地址。數(shù)據(jù)輸入端口 9提供外部的16位數(shù)據(jù)入通道。數(shù)據(jù)輸出端口 6提供外部的16位數(shù)據(jù)出通道。如圖2，本實(shí)用新型還對(duì)外提供基準(zhǔn)時(shí)鐘輸入端口 1、時(shí)鐘使能信號(hào)輸入端口 2、工作指示信號(hào)端口 7?；鶞?zhǔn)時(shí)鐘信號(hào)輸入端口 1便于所述時(shí)鐘基準(zhǔn)發(fā)生器的接入。時(shí)鐘使能信號(hào)輸入端口 2接收低有效的電平信號(hào)，當(dāng)其輸入信號(hào)為低電平時(shí)使能整個(gè)時(shí)鐘發(fā)生器，否則時(shí)鐘發(fā)生器不工作，其一般為配合讀寫信號(hào)來(lái)對(duì)時(shí)鐘單位計(jì)數(shù)器進(jìn)行操作。工作指示信號(hào)端口 7可以和LED連接，提供時(shí)鐘發(fā)生器的工作指示。對(duì)于某些外部設(shè)備需要提供脈沖中斷信號(hào)，這里提供一個(gè)脈沖中斷信號(hào)輸出端8，脈沖中斷信號(hào)輸出端8可以根據(jù)需要方便設(shè)計(jì)為與秒、分、時(shí)等各種時(shí)鐘單位計(jì)數(shù)器的進(jìn)位使能輸出端連接，輸出秒、分或時(shí)等時(shí)間脈沖中斷信號(hào)。同時(shí)，脈沖中斷信號(hào)輸出端還可以作為時(shí)鐘脈沖輸出端，輸出周期為1微秒、10微秒等時(shí)鐘脈沖信號(hào)。以上所述僅為本實(shí)用新型的較佳實(shí)施例而已，并不用以限制本實(shí)用新型，凡在本實(shí)用新型的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。
權(quán)利要求1.一種基于FPGA的多功能時(shí)鐘發(fā)生器，其特征在于，包括基準(zhǔn)時(shí)鐘發(fā)生器、基于FPGA的時(shí)鐘單位計(jì)數(shù)器、基于FPGA的讀寫控制器；所述時(shí)鐘單位計(jì)數(shù)器上具有計(jì)數(shù)脈沖輸入端與進(jìn)位使能輸出端；所述基準(zhǔn)時(shí)鐘發(fā)生器與時(shí)鐘單位計(jì)數(shù)器的計(jì)數(shù)脈沖輸入端連接；讀寫控制器為時(shí)鐘單位計(jì)數(shù)器的讀寫接口 ；所述時(shí)鐘單位計(jì)數(shù)器的進(jìn)位使能輸出端作為時(shí)鐘脈沖輸出端。
2.根據(jù)權(quán)利要求1所述的一種基于FPGA的多功能時(shí)鐘發(fā)生器，其特征在于，還包括基于FPGA的每月天數(shù)判斷器與基于FPGA的閏年判斷器；所述基準(zhǔn)時(shí)鐘發(fā)生器輸出的脈沖信號(hào)頻率為80MHz，時(shí)鐘單位計(jì)時(shí)器包括最小時(shí)間計(jì)數(shù)器、微秒計(jì)數(shù)器、10微秒計(jì)數(shù)器、0. 1毫秒計(jì)數(shù)器、1毫秒計(jì)數(shù)器、10毫秒計(jì)數(shù)器、100毫秒計(jì)數(shù)器、秒計(jì)數(shù)器、分計(jì)數(shù)器、時(shí)計(jì)數(shù)器、天計(jì)數(shù)器、月計(jì)數(shù)器、年計(jì)數(shù)器；所述基準(zhǔn)時(shí)鐘發(fā)生器與最小時(shí)間計(jì)數(shù)器的計(jì)數(shù)脈沖輸入端連接，最小時(shí)間計(jì)數(shù)器的進(jìn)位使能輸出端輸出周期為1微秒的脈沖信號(hào)；最小時(shí)間計(jì)數(shù)器、微秒計(jì)數(shù)器、10微秒計(jì)數(shù)器、0. 1毫秒計(jì)數(shù)器、1毫秒計(jì)數(shù)器、10毫秒計(jì)數(shù)器、100毫秒計(jì)數(shù)器、秒計(jì)數(shù)器、分計(jì)數(shù)器、時(shí)計(jì)數(shù)器、天計(jì)數(shù)器、月計(jì)數(shù)器、年計(jì)數(shù)器順序連接，且低位計(jì)數(shù)器的進(jìn)位使能輸出端與高其一位的計(jì)數(shù)器的計(jì)數(shù)脈沖輸入端連接；所述每月天數(shù)判斷器同時(shí)與天計(jì)數(shù)器、月計(jì)數(shù)器連接，用于讀月計(jì)數(shù)器的當(dāng)前計(jì)數(shù)，寫天計(jì)數(shù)器的計(jì)數(shù)上限；每月天數(shù)判斷器具有閏年判斷信號(hào)輸入端，所述閏年判斷器的輸出端與閏年判斷信號(hào)輸入端連接；閏年判斷器還與年計(jì)數(shù)器連接，用于讀年計(jì)數(shù)器的當(dāng)前計(jì)數(shù)。
3.根據(jù)權(quán)利要求2所述的一種基于FPGA的多功能時(shí)鐘發(fā)生器，其特征在于，所述各個(gè)單位時(shí)鐘計(jì)數(shù)器中任意一個(gè)的進(jìn)位使能輸出端作為時(shí)鐘脈沖輸出端。
4.根據(jù)權(quán)利要求2所述的一種基于FPGA的多功能時(shí)鐘發(fā)生器，其特征在于，所述各個(gè)單位時(shí)鐘計(jì)數(shù)器中任意一個(gè)的進(jìn)位使能輸出端作為脈沖中斷信號(hào)輸出端。
專利摘要本實(shí)用新型公開了一種基于FPGA的多功能時(shí)鐘發(fā)生器，涉及數(shù)字電路技術(shù)。旨在提供能夠方便移植到FPGA數(shù)字電路上的時(shí)鐘發(fā)生器，其技術(shù)要點(diǎn)為包括基準(zhǔn)時(shí)鐘發(fā)生器、基于FPGA的時(shí)鐘單位計(jì)數(shù)器、基于FPGA的讀寫控制器；時(shí)鐘單位計(jì)數(shù)器上具有計(jì)數(shù)脈沖輸入端與進(jìn)位使能輸出端；基準(zhǔn)時(shí)鐘發(fā)生器與時(shí)鐘單位計(jì)數(shù)器的計(jì)數(shù)脈沖輸入端連接；讀寫控制器為時(shí)鐘單位計(jì)數(shù)器的讀寫接口；時(shí)鐘單位計(jì)數(shù)器的進(jìn)位使能輸出端作為時(shí)鐘脈沖輸出端。本實(shí)用新型具有計(jì)時(shí)、時(shí)間擦除、時(shí)間修改等多種功能；自動(dòng)適應(yīng)閏年、平年，閏月、平月計(jì)時(shí)；可以方便移植到任何FPGA芯片當(dāng)中，兼容性好，主要用于向基于FPGA的數(shù)字電路提供性能可靠、可控的時(shí)鐘。
文檔編號(hào)H03K21/00GK202160161SQ20112029095
公開日2012年3月7日 申請(qǐng)日期2011年8月11日 優(yōu)先權(quán)日2011年8月11日
發(fā)明者朱磊 申請(qǐng)人:四川九洲電器集團(tuán)有限責(zé)任公司