專利名稱：四分之一周期延遲時(shí)鐘發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明主要涉及一種時(shí)鐘發(fā)生器，更具體地，涉及一種四分之 一周期延遲時(shí)4中發(fā)生器(quarter cycle delay clock generator ),該四 分之一周期延遲時(shí)鐘發(fā)生器產(chǎn)生延遲了四分之一周期的時(shí)鐘信號， 而沒有使用復(fù)位信號。
背景技術(shù)：
已經(jīng)改進(jìn)了半導(dǎo)體存儲(chǔ)器件以提高集成度以及操作速度。為了 高操作速度，已經(jīng)開發(fā)了同步存儲(chǔ)器件，該同步存儲(chǔ)器件可以和時(shí) 鐘同步工作?？梢詮拇鎯?chǔ)芯片的外面來提供該時(shí)鐘。在這些存儲(chǔ)器 件的類型之中，可以4吏用單倍數(shù)據(jù)率(single data rate) (SDR)同 步存儲(chǔ)器件。SDR
數(shù)據(jù)或輸出數(shù)據(jù)。然而，SDR同步存儲(chǔ)器件可能不足以滿足高速工 作所需求的系統(tǒng)速度。為了處理這個(gè)問題，可以Y吏用雙倍凄t才居率 (double data rate ) ( DDR )同步存儲(chǔ)器件。DDR同步存儲(chǔ)器件在一 個(gè)時(shí)鐘周期上可以能夠處理兩個(gè)數(shù)據(jù)。根據(jù)DDR同步存儲(chǔ)器件， 可以經(jīng)由每個(gè)輸入/輸出引腳與外部時(shí)鐘的上升沿和下降沿同步的 相繼輸入和輸出兩個(gè)翁:據(jù)。因此，不用增加時(shí)鐘頻率可以實(shí)現(xiàn)至少 比SDR同步存儲(chǔ)器件的帶寬大兩倍的帶寬。這樣可以實(shí)現(xiàn)更高的工作速度。為了在時(shí)鐘的上升沿和下降沿輸入或輸出數(shù)據(jù)，需要時(shí) 鐘信號發(fā)生器，該時(shí)鐘信號發(fā)生器可以產(chǎn)生被延遲了四分之一周期 的時(shí)鐘信號以在數(shù)據(jù)輸入或輸出的中間具有上升沿和下降沿。
實(shí)例圖1示出了時(shí)鐘信號發(fā)生器的電路圖。參考實(shí)例圖1，時(shí)
鐘信號發(fā)生器可以包括參考時(shí)鐘發(fā)生器100、第一邏輯電路110、 第二邏輯電路120、復(fù)位信號發(fā)生器130和反相器132。每個(gè)第一 邏輯電路110和第二邏輯電路120可以在上升時(shí)鐘沿的時(shí)刻輸出其 D輸入(^t據(jù))的值并直到下一個(gè)上升時(shí)鐘沿才可以改變輸出值。 第一邏輯電路110和第二邏輯電路120的實(shí)例可以是D觸發(fā)器 (flip-flop )。第一邏輯電3各110可以將信號FOUTB作為D輸入， 其中該信號FOUTB可以被輸出作為第一邏輯電路110的輸出QB。 第一邏輯電路110可以接收從參考時(shí)鐘發(fā)生器100中產(chǎn)生的參考時(shí) 鐘信號CLK來作為輸入CK。在參考時(shí)鐘信號CLK的上升沿，第 一邏輯電路110可以輸出信號FOUTB作為輸出Q,其中該信號 FOUTB被輸入作為數(shù)據(jù)輸入D，該輸出Q可以是信號FOUTi。第 二邏輯電^各120可以將信號FOUT90B作為其凝:據(jù)豐lr入D ，其中該 信號FOUT90B可以被輸出作為第二邏輯電3各120的輸出QB。第 二邏輯電路120可以接收參考時(shí)鐘信號CLK作為其輸入CK,其中 該參考時(shí)鐘信號CLK可以產(chǎn)生自參考時(shí)鐘發(fā)生器100并然后可以 通過反相器132被反相。然后，在反相的參考時(shí)鐘信號CLK的下 降沿，第二邏輯電3各120可以輸出信號FOUT90B作為其輸出Q, 其中該信號FOUT90B被輸入作為數(shù)據(jù)輸入D，該輸出Q可以是 FOUT90i。復(fù)位信號發(fā)生器130可以提供復(fù)位信號給每個(gè)第一邏輯 電路110和第二邏輯電路120，其中該復(fù)位信號可以初始化作為第 一邏輯電路110和第二邏輯電路120的輸出Q輸出的信號。復(fù)位信 號可以將輸出信號FOUTi和FOUT90i初始化為"0"。因此，作為第 一邏輯電路1 10和第二邏輯電路120的輸出QB輸出的信號可以被初始化成"r，，并因此，被輸入作為它們的數(shù)據(jù)輸入d的初始信號
可以變成'T，。
參考實(shí)例圖2,將描述一個(gè)過程，在該過程中具有上述結(jié)構(gòu)的 時(shí)鐘信號發(fā)生器可以將參考時(shí)鐘信號CLK轉(zhuǎn)換成被延遲四分之一 周期的時(shí)鐘信號。如圖2中所示，可以乂人參考時(shí)鐘發(fā)生器100中產(chǎn) 生參考時(shí)鐘信號CLK,并且可以從復(fù)位信號發(fā)生器130中產(chǎn)生復(fù)位 信號。然后可以初始化作為第一邏輯電^各110和第二邏輯電3各120 的輸出Q輸出的信號FOUTi和FOUT90i，即，變?yōu)橹?0"。此時(shí)， 被反相器132反相的參考時(shí)鐘信號CLK可以輸入作為第二邏輯電 3各120的輸入CK。在這種方式中，當(dāng)可以響應(yīng)復(fù)位信號來初始化 作為第一邏輯電路110和第二邏輯電路120的輸出Q輸出的信號 FOUTi和FOUT90i時(shí)，作為數(shù)據(jù)輸入D輸入的信號可以變?yōu)橹?T，。 然后，在參考時(shí)鐘信號CLK的第一個(gè)上升沿R1處，第一邏輯電路 110可以輸出值"1"作為其輸出Q，而輸出"0"作為其輸出QB，其中 該值'T，被輸入作為第一邏輯電路110的數(shù)據(jù)輸入D。然后，在參考 時(shí)鐘信號CLK的第二個(gè)上升沿R2處，可以捕沖足到作為輸出QB輸 出的值"0",并且該值"0" ^皮輸出作為輸出Q。通過與參考時(shí)鐘信號 CLK同步地捕捉和輸出正作為l丈據(jù)輸入D輸入的信號，第一邏輯 電^各110可以產(chǎn)生時(shí)鐘信號，其中該時(shí)鐘信號的周期可以兩倍于參 考時(shí)鐘信號CLK的周期，并且因此第一邏輯電^各110可以輸出作 為輸出Q產(chǎn)生的時(shí)鐘信號，其中該時(shí)鐘信號可以是信號FOUTi。
因?yàn)榈诙壿嬰娐?20可以使用反相的參考時(shí)鐘信號CLK作 為其輸入CK,所以在參考時(shí)鐘信號CLK的下降沿，可以捕^^到作 為其輸出QB輸出的信號，并且該信號可以被輸出作為第二邏輯電 路120的輸出Q。在參考時(shí)鐘信號CLK的第一個(gè)下降沿F1處，第 二邏輯電^各120可以輸出值'T，作為其輸出Q,并輸出"0，，作為其輸 出QB,其中該值"1"—皮輸入作為第二邏輯電i 各120的數(shù)據(jù)輸入D。
9然后，在參考時(shí)鐘信號CLK的第二個(gè)下降沿F2處，可以捕捉到作 為輸出QB輸出的值"O",并且該值"O"凈皮輸出作為輸出Q。通過與 參考時(shí)鐘信號CLK的下降沿同步地捕捉和^"出正作為^t據(jù)llr入D 輸入的信號，第二邏輯電路120可以產(chǎn)生時(shí)鐘信號，其中該時(shí)鐘信 號的周期可以兩倍于參考時(shí)鐘信號CLK的周期，并且從而第二邏 輯電路120可以輸出作為輸出Q產(chǎn)生的時(shí)鐘信號，其中該時(shí)鐘信號 可以是信號FOUT90i。此處，第二邏輯電^各120的信號FOUT90i 可以是第一邏輯電路110的被四分之一周期延遲的信號FOUTi。
如上文所述，通過使用一個(gè)參考時(shí)鐘信號，時(shí)鐘信號發(fā)生器可 以產(chǎn)生兩個(gè)時(shí)鐘信號，其中每個(gè)時(shí)鐘信號的頻率可以是參考時(shí)鐘信 號頻率的一半，并且因而產(chǎn)生的兩個(gè)時(shí)鐘信號的相位差可以是時(shí)鐘 信號的四分之一周期。然而，由于這種時(shí)鐘信號發(fā)生器可能必須需 要復(fù)位信號，所以其可能需要能產(chǎn)生這種復(fù)位信號的單獨(dú)電路。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例涉及一種時(shí)鐘發(fā)生器，并進(jìn)一步涉及一種四分之 一周期延遲時(shí)鐘發(fā)生器，該四分之一周期延遲時(shí)鐘發(fā)生器不需要使 用復(fù)位信號就可以產(chǎn)生延遲了四分之一周期的時(shí)鐘信號。
本發(fā)明實(shí)施例涉及一種四分之一周期延遲時(shí)鐘發(fā)生器，該四分 之一周期延遲時(shí)鐘發(fā)生器可以不需要使用單獨(dú)的復(fù)位信號和/或特 別的初始 <直:就能夠正常工作。
根據(jù)本發(fā)明實(shí)施例， 一種四分之一周期延遲時(shí)鐘發(fā)生器可以包 括下述中的至少一個(gè)用來產(chǎn)生參考時(shí)鐘信號的參考時(shí)鐘發(fā)生器； 第一邏輯電路，該第 一邏輯電路在參考時(shí)鐘信號的上升沿捕捉輸入 到其中的第 一輸入信號并且輸出該第 一輸入信號來作為第 一輸出 信號直到參考時(shí)鐘信號的下一個(gè)上升沿，這里可將該第一輸出信號
10反相并且輸入至第 一邏輯電路作為第 一輸入信號；第二邏輯電路， 該第二邏輯電路用來捕捉輸入到其中的第二輸入信號并輸出該第 二輸入信號來作為第二輸出信號，這里第二邏輯電路接收來自第一 邏輯電路的第 一輸出信號來作為第二輸入信號。
才艮據(jù)本發(fā)明實(shí)施例， 一種四分之一周期延遲時(shí)鐘發(fā)生器可以包 括下述中的至少一個(gè)用來產(chǎn)生參考時(shí)鐘信號的參考時(shí)鐘發(fā)生器； 第 一邏輯電路，該第 一邏輯電路在參考時(shí)鐘信號的上升沿捕捉輸入 到其中的第 一輸入信號并且輸出該第 一輸入信號來作為第 一輸出 信號直到參考時(shí)鐘信號的下一個(gè)上升沿；第二邏輯電路，該第二邏 輯電路捕捉輸入到其中的第二輸入信號并且輸出該第二輸入信號 來作為第二輸出信號，這里可以將第二輸入信號反相然后輸入給第
一邏輯電路作為第 一輸入信號。
才艮據(jù)本發(fā)明實(shí)施例， 一種四分之一周期延遲時(shí)鐘發(fā)生器可以包 括下述中的至少一個(gè)用來產(chǎn)生參考時(shí)鐘信號的參考時(shí)鐘發(fā)生器； 第一邏輯電路，該第一邏輯電路在參考時(shí)鐘信號的上升沿捕捉輸入 到其中的第 一輸入信號并且輸出該第 一輸入信號來作為第 一輸出 信號直到參考時(shí)鐘信號的下一個(gè)上升沿；第二邏輯電路，該第二邏 輯電路用來接收來自第 一邏輯電路的第 一輸出信號作為第二輸入 信號，該第二邏輯電路捕捉輸入到其中的該第二輸入信號并且輸出 該第二輸入信號作為第二輸出信號，這里可以將第二輸出信號反相 然后輸入給第 一邏輯電路作為第 一輸入信號。
本發(fā)明實(shí)施例可以通過使用從兩個(gè)邏輯電路中產(chǎn)生的信號而 不使用復(fù)位信號來實(shí)現(xiàn)四分之一周期延遲時(shí)鐘發(fā)生器。據(jù)此，本發(fā) 明實(shí)施例可以除去復(fù)^H言號產(chǎn)生電^各，這可以筒^b電^各結(jié)構(gòu)。此外， 本發(fā)明實(shí)施例可以 <吏用4氐時(shí)鐘頻率，因而電^各受p桑聲影響可以更 小。
ii


實(shí)例圖1和圖2示出了時(shí)鐘信號發(fā)生器的電路圖和描述時(shí)鐘發(fā) 生器工作的時(shí)序圖。
實(shí)例圖3示出了才艮據(jù)本發(fā)明實(shí)施例的四分之一周期延遲時(shí)鐘發(fā) 生器的電^^圖。
實(shí)例圖4A到4B分別示出了描述實(shí)例圖3的四分之一周期延 遲時(shí)鐘發(fā)生器的工作的時(shí)序圖。
實(shí)例圖5示出了才艮據(jù)本發(fā)明實(shí)施例的四分之一周期延遲時(shí)鐘發(fā) 生器的電路圖。
實(shí)例圖6A到6B分別示出了描述實(shí)例圖5的四分之一周期延 遲時(shí)鐘發(fā)生器的工作的時(shí)序圖。
實(shí)例圖7示出了才艮據(jù)本發(fā)明實(shí)施例的四分之一周期延遲時(shí)鐘發(fā) 生器的電路圖。
實(shí)例圖8A到8B分別示出了描述實(shí)例圖7的四分之一周期延 遲時(shí)鐘發(fā)生器的工作的時(shí)序圖。
具體實(shí)施例方式
實(shí)例圖3示出了4艮據(jù)本發(fā)明實(shí)施例的四分之一周期延遲時(shí)鐘發(fā) 生器的電路圖。參考實(shí)例圖3，根據(jù)本發(fā)明實(shí)施例的四分之一周期 延遲時(shí)鐘發(fā)生器可以包括參考時(shí)鐘發(fā)生器300、第一邏輯電路310、 第二邏輯電^各320和反相器312。每個(gè)第一邏輯電i 各310和第二邏 輯電路320可以在上升時(shí)鐘沿的時(shí)刻輸出其D輸入(數(shù)據(jù))的值并 且直到下一個(gè)上升時(shí)4中沿才可以改變llr出4直。第一邏輯電路310和第二邏輯電路320的實(shí)例可以是D觸發(fā)器。根據(jù)本發(fā)明實(shí)施例，第 一邏輯電路310可以將被輸出作為其輸出QB的信號FOUTiB作為 數(shù)據(jù)輸入D，其中信號FOUTiB可以是作為第一邏輯電路310的輸 出Q輸出的信號的反相信號，并且第一邏輯電路310可以接收從參 考時(shí)鐘發(fā)生器300中產(chǎn)生的參考時(shí)鐘信號CLK來作為輸入CK。在 參考時(shí)鐘信號CLK的上升沿，第一邏輯電i 各310可以輸出信號 FOUTiB作為其IIT出Q，其中該信號FOUTiB ^皮輸入作為第一邏輯 電路310的數(shù)據(jù)輸入D,輸出Q可以是信號FOUTi。然后，作為第 一邏輯電3各310的輸出Q輸出的信號FOUTi可以^皮輸入作為第二 邏輯電路320的數(shù)據(jù)輸入D。
才艮據(jù)本發(fā)明實(shí)施例，第二邏輯電路320可以將信號FOUTi作為 其數(shù)據(jù)輸入D,其中該信號FOUT作為第一邏輯電路310的輸出Q 被輸出，并且第二邏輯電路320可以接收參考時(shí)鐘信號CLK作為 輸入CK,其中該參考時(shí)鐘信號CLK可以從參考時(shí)鐘發(fā)生器300中 產(chǎn)生并^皮反相器312反相。才艮據(jù)本發(fā)明實(shí)施例，通過使用參考時(shí)鐘 信號CLK,第二邏輯電路320可以輸出作為數(shù)據(jù)輸入D輸入的信 號FOUTi。在反相參考時(shí)鐘信號CLK的下降沿，可以捕捉到作為 第 一邏輯電路310的輸出Q輸出的信號并將該信號作為第 一邏輯電 路310的輸出Q輸出，其中該信號可以是信號FOUT90i。 4艮據(jù)本發(fā) 明實(shí)施例，將參考實(shí)例圖4A到圖4B描述一個(gè)過程，在該過程中具 有上述結(jié)構(gòu)的四分之一周期延遲時(shí)鐘發(fā)生器不使用復(fù)位信號就可 以工作。參考實(shí)例圖4A到圖4B，作為每個(gè)第一邏輯電^各310和第 二邏輯電路320的輸出Q輸出的信號可以是"0"或'T，。然而，不管 這點(diǎn)，第一邏輯電^各310和第二邏輯電路320可以產(chǎn)生如下具有他 們四分之一周期的相位差的信號。
根據(jù)本發(fā)明實(shí)施例，將描述如實(shí)例圖4A中所述的實(shí)例，在該 實(shí)例中作為第 一 邏輯電路310的輸出Q輸出的信號F OUTi是"1，，。參考時(shí)鐘信號CLK可以從參考時(shí)鐘發(fā)生器300中產(chǎn)生。反相器312 可以將參考時(shí)鐘信號CLK反相以作為第二邏輯電路320的輸入CK 輸入。作為第二邏輯電i 各320的輸入CK輸入的參考時(shí)鐘信號CLK 可以是反相的參考時(shí)鐘信號?？梢暂斎?0，，作為第一邏輯電3各310 的數(shù)據(jù)輸入D,其中"0"可以是作為第一邏輯電^各310的輸出Q輸 出的信號的反相值。根據(jù)本發(fā)明實(shí)施例，在參考時(shí)鐘信號CLK的 第一個(gè)上升沿R1處，第一邏輯電^各310可以輸出值"0"作為l俞出Q， 并輸出"l"作為輸出QB,其中該值"O"被輸入作為數(shù)據(jù)輸入D。在參 考時(shí)鐘信號CLK的第二個(gè)上升沿R2處，可以捕捉到作為第一邏輯 電路310的輸出QB輸出的值'T，，并且將該值'T，作為輸出Q輸出， 以及然后該值"l"被輸入作為第二邏輯電路320的數(shù)據(jù)輸入D。通過 與參考時(shí)鐘信號CLK同步地捕捉和輸出正作為數(shù)據(jù)輸入D輸入的 信號，第一邏輯電^各310可以產(chǎn)生時(shí)鐘信號，該時(shí)鐘信號的周期可 以兩倍于參考時(shí)鐘信號CLK的周期，并且因此可以輸出作為輸出Q 產(chǎn)生的時(shí)鐘信號，其中該時(shí)鐘信號可以是信號FOUTi。
才艮據(jù)本發(fā)明實(shí)施例，由于第二邏輯電^各320將反相的參考時(shí)鐘 信號作為其輸入CK，所以在參考時(shí)鐘信號CLK的下降沿，可以捕 捉到作為數(shù)據(jù)輸入D輸入的信號并將該信號輸出。第二邏輯電路 320可以^吏用信號FOUTi "0"，其中信號FOUTi "O，，作為第一邏輯電 路310的輸出Q被輸出，并且第二邏輯電路320可以在參考時(shí)鐘信 號CLK的第一個(gè)下降沿Fl處4乾才足到該4言號FOUTi并將該4言號 FOUTi作為第二邏輯電路320的輸出Q輸出。根據(jù)本發(fā)明實(shí)施例， 在參考時(shí)鐘信號CLK的第二個(gè)下降沿F2處，可以捕捉到并輸出作 為第一邏輯電路310的輸出Q輸出的信號"l"。通過與參考時(shí)鐘信 號CLK的下降沿同步地捕捉和輸出信號FOUTi，其中該信號FOUTi 作為第一邏輯電路310的輸出Q被輸出，第二邏輯電路320可以產(chǎn) 生時(shí)鐘信號，其中該時(shí)鐘信號的周期可以兩倍于參考時(shí)鐘信號CLK 的周期，并且第二邏輯電^各320可以輸出作為其輸出Q產(chǎn)生的該時(shí)鐘信號，其中該時(shí)鐘信號可以是信號FOUT90i。才艮據(jù)本發(fā)明實(shí)施例， 第二邏輯電路320的信號FOUT90i可以是第 一邏輯電路310的四分 之一周期延遲的信號FOUTi。
才艮據(jù)本發(fā)明實(shí)施例，將描述如實(shí)例圖4B中所示的實(shí)例，在該 實(shí)例中作為第一邏輯電^各310的輸出Q輸出的信號FOUTi是"0"。 參考時(shí)鐘信號CLK可以從參考時(shí)鐘發(fā)生器300中產(chǎn)生。反相器312 可以將參考時(shí)鐘信號CLK反相并可以將其作為第二邏輯電路320 的輸入CK輸入。作為第二邏輯電路320的輸入CK輸入的參考時(shí) 鐘信號可以是反相的參考時(shí)鐘信號CLK?？梢暂斎?T，作為第一邏 輯電^各310的數(shù)據(jù)輸入D，其中該"l"可以是作為第一邏輯電if各310 的輸出Q輸出的信號的反相值。根據(jù)本發(fā)明實(shí)施例，在參考時(shí)鐘信 號CLK的第一個(gè)上升沿Rl,第一邏輯電路310可以輸出值"l"作為 輸出Q，并可以輸出"0"作為輸出QB，其中該值"l"被輸入作為數(shù)據(jù) 輸入D。在參考時(shí)鐘信號CLK的第二個(gè)上升沿R2處，可以捕捉到 作為第一邏輯電路310的輸出QB輸出的值"0",并將該值"0"作為 輸出Q輸出，并且可以將該值"0"作為第二邏輯電路320的數(shù)據(jù)輸 入D輸入。通過與參考時(shí)鐘信號CLK同步地捕捉和輸出正作為數(shù) 據(jù)輸入D輸入的信號，第一邏輯電^各310可以產(chǎn)生時(shí)鐘信號，其中 該時(shí)鐘信號的周期可以兩倍于參考時(shí)鐘信號CLK的周期，并且第 一邏輯電^各310因此可以輸出作為輸出Q產(chǎn)生的時(shí)鐘信號，其中該 時(shí)^M言號可以是FOUTi，。
根據(jù)本發(fā)明實(shí)施例，由于第二邏輯電路320可以將反相的參 考時(shí)鐘信號作為其輸入CK，所以在參考時(shí)鐘信號CLK的下降沿， 可以捕捉到和輸出作為數(shù)據(jù)輸入D輸入的信號。第二邏輯電路320 可以4吏用作為第 一邏輯電3各310的#T出Q #T出的4言號FOUTi " 1"， 并且在參考時(shí)鐘信號CLK的第一個(gè)下降沿Fl捕捉到和輸出該信號 FOUTi。 4艮據(jù)本發(fā)明實(shí)施例，在參考時(shí)鐘信號CLK的第二個(gè)下降沿F2處，可以捕捉到和輸出作為第一邏輯電路310的輸出Q輸出的 信號"O"。通過與參考時(shí)鐘信號CLK的下降沿同步地捕^^和^"出作 為第一邏輯電i 各310的^T出Q輸出的信號FOUTi,第二邏輯電^各 320可以產(chǎn)生時(shí)鐘信號，其中該時(shí)鐘信號的周期可以兩倍于參考時(shí) 鐘信號CLK的周期，并第二邏輯電^各320因此輸出作為其輸出Q 產(chǎn)生的該時(shí)鐘信號，其中該時(shí)鐘信號可以是FOUT90i。才艮據(jù)本發(fā)明 實(shí)施例，第二邏輯電路320的信號FOUT90i可以是第一邏輯電路 310的四分之一周期延遲的信號FOUTi。
實(shí)例圖5示出了才艮據(jù)本發(fā)明實(shí)施例的四分之一周期延遲時(shí)鐘發(fā) 生器的電路圖。參考實(shí)例圖5，根據(jù)本發(fā)明實(shí)施例的四分之一周期
據(jù)本發(fā)明實(shí)施例的四分之 一 周期延遲時(shí)鐘發(fā)生器可以包括參考時(shí) 鐘發(fā)生器400、第一邏輯電路410、第二邏輯電路420以及反相器 412。第一邏輯電路410可以將被輸出作為第二邏輯電路420的輸 出QB的信號FOUT90iB作為第一邏輯電路410的數(shù)據(jù)輸入D,其 中該信號FOUT90iB可以是第二邏輯電路420的輸出Q的反相信 號，并且第一邏輯電路410可以接收從參考時(shí)鐘發(fā)生器400中產(chǎn)生 的參考時(shí)鐘信號CLK作為其輸入CK。在參考時(shí)鐘信號CLK的上 升沿，第一邏輯電路410可以輸出信號FOUT90iB作為輸出Q，其 中該信號FOUT90iB作為數(shù)據(jù)輸入D被輸入，輸出Q可以是信號 FOUTi。 4艮據(jù)本發(fā)明實(shí)施例，第二邏輯電^各420可以將^皮輸出作為 其輸出QB的信號FOUT90iB作為凄t據(jù)輸入D,其中該信號 FOUT90iB可以是其輸出Q的反相信號，并且第二邏輯電路420可 以接收參考時(shí)鐘信號CLK作為其輸入CK,其中該時(shí)鐘信號CLK 可以從參考時(shí)鐘發(fā)生器400中產(chǎn)生并被反相器412反相。通過使用 反相的參考時(shí)鐘信號CLK,第二邏輯電i 各420可以輸出作為數(shù)據(jù)輸 入D輸入的信號FOUT90iB。在反相的參考時(shí)鐘信號CLK的下降沿，第二邏輯電3各420可以輸出信號作為輸出Q，其中該信號作為 數(shù)據(jù)輸入D被輸入，該信號可以是信號FOUT90iB。
根據(jù)本發(fā)明實(shí)施例，將參考實(shí)例圖6A到圖6B來描述一個(gè)過程， 在該過程中具有上述結(jié)構(gòu)的四分之一周期延遲時(shí)鐘發(fā)生器不使用 復(fù)位信號就可以工作。參考實(shí)例圖6A和圖6B,作為第二邏輯電^各 420的^T出Q ^"出的^f言號可以是"0"或"l"。然而，不管這點(diǎn)，第二 邏輯電路420可以產(chǎn)生如下相比于第一邏輯電路410的輸出信號被 延遲四分之一周期的時(shí)鐘信號。根據(jù)本發(fā)明實(shí)施例，如實(shí)例圖6A 中所述，將描述一個(gè)實(shí)例，在該實(shí)例中作為第二邏輯電路420的輸 出Q輸出的信號FOUT90i可以是"O"，即，作為第二邏輯電^各420 的輸出QB輸出的信號FOUT90舊可以是"1"?？梢詮膮⒖紩r(shí)鐘發(fā)生 器400中產(chǎn)生參考時(shí)鐘信號CLK?？梢暂斎胫?l"來作為第一邏輯 電路410的數(shù)據(jù)輸入D，其中該值"1"可以是作為第二邏輯電路420 的輸出QB輸出的信號FOUT90iB。在參考時(shí)鐘信號CLK的第一個(gè) 上升沿Rl處，第一邏輯電路410可以捕捉和輸出信號FOUT90iB 的"l"作為信號FOUTi,其中該信號FOUT90iB作為數(shù)據(jù)輸入D被 輸入。
才艮據(jù)本發(fā)明實(shí)施例，在參考時(shí)鐘信號CLK的第一個(gè)下降沿Fl 處，第二邏輯電路420可以捕捉和輸出信號作為信號FOUT90i，其 中該^皮捕捉的信號，即作為其輸出QB被輸出的信號FOUT90iB ， 作為其凄丈據(jù)輸入D祐:輸入。才艮據(jù)本發(fā)明實(shí)施例，可以重復(fù)實(shí)施上述 過牙呈。第一邏輯電路410和第二邏輯電^各420可以分別在上升沿和 下降沿處捕捉和輸出信號。通過這樣做，第二邏輯電路420可以產(chǎn) 生時(shí)鐘信號，其中該時(shí)鐘信號的周期可以兩倍于參考時(shí)鐘信號CLK 的周期，并且因此第二邏輯電路420可以輸出作為其輸出Q產(chǎn)生的 時(shí)鐘信號，其中該時(shí)鐘信號可以是信號FOUT90i。根據(jù)本發(fā)明實(shí)施
17例，第二邏輯電路420的信號FOUT90i可以是第一邏輯電路410 的四分之一周期延遲的信號FOUTi。
才艮據(jù)本發(fā)明實(shí)施例，如實(shí)例圖6B中所示，將會(huì)描述一個(gè)實(shí)例， 在該實(shí)例中作為第二邏輯電路420的輸出Q輸出的信號FOUT90i 可以是"1"，即，作為第二邏輯電^各420的輸出QB輸出的信號 FOUT90iB可以是"0"?？梢詮膮⒖紩r(shí)鐘發(fā)生器400中產(chǎn)生參考時(shí)鐘 信號CLK?？梢暂斎胫?0"作為第一邏輯電路410的數(shù)據(jù)輸入D， 其中值"0"可以是作為第二邏輯電路420的輸出QB輸出的信號 FOUT90iB。在參考時(shí)鐘信號CLK的第一個(gè)上升沿Rl處，第一邏 輯電路410可以捕捉和輸出信號FOUT90iB的"0"作為信號FOUTi ， 其中該信號FOUT90iB作為數(shù)據(jù)輸入D被輸入。根據(jù)本發(fā)明實(shí)施例， 在參考時(shí)鐘信號CLK的第一個(gè)下降沿Fl處，第二邏輯電路420可 以捕捉和輸出信號作為信號FOUT90i,其中該被捕捉的信號，即被 輸出作為其輸出QB的信號FOUT90iB,作為其數(shù)據(jù)輸入D被輸入。 根據(jù)本發(fā)明實(shí)施例，可以重復(fù)實(shí)施上述過程。第一邏輯電路410和 第二邏輯電3各420可以分別在上升沿和下降沿處捕捉和輸出信號。 通過這樣估文，第二邏輯電^各420可以產(chǎn)生時(shí)鐘信號，其中該時(shí)鐘信 號的周期可以兩倍于參考時(shí)鐘信號CLK的周期，并且因此第二邏 輯電路420可以輸出作為其輸出Q產(chǎn)生的信號，其中該信號可以是 信號FOUT90i。根據(jù)本發(fā)明實(shí)施例，第二邏輯電^各420的信號 FOUT90i可以是第一邏輯電路410的四分之一周期延遲的信號 FOUTi。如本文所述，才艮據(jù)本發(fā)明實(shí)施例，不管可以輸入"0"或'T， 作為每個(gè)第一邏輯電路410和第二邏輯電路420的數(shù)據(jù)輸入D,可 以產(chǎn)生了具有其四分之一周期的相位差的兩個(gè)時(shí)鐘信號，而不需要 復(fù)位信號，即初始化過程。
實(shí)例圖7示出了根據(jù)本發(fā)明實(shí)施例的四分之一周期延遲時(shí)鐘發(fā) 生器的電3各圖。參考實(shí)例圖7,才艮據(jù)本發(fā)明實(shí)施例的四分之一周期
18發(fā)明實(shí)施例的四分之一周期延遲時(shí)鐘發(fā)生器可以包括參考時(shí)鐘發(fā)
生器500、第一邏輯電路510、第二邏輯電路520以及反相器512。 根據(jù)本發(fā)明實(shí)施例，第 一邏輯電路510可以將被輸出作為第二邏輯 電路520的輸出QB的信號FOUT90iB作為其數(shù)據(jù)輸入D，其中該 信號FOUT90iB可以是第二邏輯電路520的輸出Q的反相信號，并 且第 一邏輯電路510可以接收從參考時(shí)鐘發(fā)生器500中產(chǎn)生的參考 時(shí)鐘信號CLK作為輸入CK。作為第一邏輯電路510的輸出Q輸出 的信號FOUTi可以被輸入作為第二邏輯電路520的數(shù)據(jù)輸入D。在 參考時(shí)鐘信號CLK的上升沿處，第一邏輯電路510可以輸出信號 FOUT90iB作為其IIT出Q，其中該4言號FOUT90iB作為翁:才居llr入D 被輸入，該輸出Q可以是信號FOUTi。根據(jù)本發(fā)明實(shí)施例，第二邏 輯電路520可以將信號FOUTi作為其數(shù)據(jù)輸入D，其中信號FOUTi 凈皮輸出作為第一邏輯電^各510的輸出Q,并且第二邏輯電^各520可 以接收參考時(shí)鐘信號CLK作為其輸入CK，其中該參考時(shí)鐘信號 CLK可以從參考時(shí)鐘發(fā)生器500中產(chǎn)生并被反相器512反相。根據(jù) 本發(fā)明實(shí)施例，通過使用反相的參考時(shí)鐘信號CLK,第二邏輯電路 520可以輸出作為數(shù)據(jù)輸入D輸入的信號FOUT90i。在反相參考時(shí) 鐘信號CLK的下降沿處，第二邏輯電路520可以輸出信號作為其 輸出Q,其中該信號作為數(shù)據(jù)輸入D^皮輸入，該輸出信號可以是信 號FOUT90i。
才艮據(jù)本發(fā)明實(shí)施例，將參考實(shí)施圖8A和圖8B描述一個(gè)過程， 在該過程中具有上迷結(jié)構(gòu)的四分之一周期延遲時(shí)鐘發(fā)生器不使用 復(fù)位信號就可以工作。參考實(shí)施圖8A和8B，作為第二邏輯電路520 的輸出Q輸出的信號可以是"0"或"1"。然而，不管這點(diǎn)，第二邏輯 電路520可以產(chǎn)生如下相比于第 一邏輯電路510的輸出信號被延遲 四分之一周期的時(shí)鐘信號。根據(jù)本發(fā)明實(shí)施例，如實(shí)施圖8A中所示，將描述一個(gè)實(shí)例， 在該實(shí)例中作為第二邏輯電路520的輸出Q輸出的信號FOUT90i 可以是'T，，即，作為第二邏輯電路520的輸出QB輸出的信號 FOUT90iB可以是"0"?？梢詮膮⒖紩r(shí)鐘發(fā)生器500中產(chǎn)生參考時(shí)鐘 信號CLK?？梢暂斎胫?0，，作為第一邏輯電路510的數(shù)據(jù)輸入D, 其中該值"0，，可以是作為第二邏輯電路520的輸出QB輸出的信號 FOUT90iB。在參考時(shí)鐘信號CLK的第一個(gè)上升沿Rl處，第一邏 輯電路510可以捕捉和輸出信號FOUT90iB的"0"作為信號 FOUTi,其中信號FOUT90iB作為數(shù)據(jù)輸入D被輸入。作為第一邏 輯電路510的輸出Q輸出的信號可以被輸入作為第二邏輯電路520 的數(shù)據(jù)輸入D。才艮據(jù)本發(fā)明實(shí)施例，在參考時(shí)鐘信號CLK的第一 個(gè)下降沿Fl處，第二邏輯電^各520可以捕沖足和輸出信號作為信號 FOUT90i，其中該被捕捉的信號，即作為第一邏輯電路510的輸出 Q輸出的信號FOUTi，作為第二邏輯電路520的數(shù)據(jù)輸入D被輸入。
根據(jù)本發(fā)明實(shí)施例，可以重復(fù)實(shí)施上述過程。第一邏輯電3各
510和第二邏輯電3各520可以分別在上升沿和下降沿處捕才足和ilr出
信號。通過這樣做，第二邏輯電路520可以產(chǎn)生時(shí)鐘信號，其中該 時(shí)鐘信號的周期可以兩倍于參考時(shí)鐘信號CLK的周期，并且第二 邏輯電路520可以因此輸出作為其輸出Q產(chǎn)生的時(shí)鐘信號，其中該 時(shí)鐘信號可以是信號FOUT90i。根據(jù)本發(fā)明實(shí)施例，第二邏輯電路 520的信號FOUT90i可以是第一邏輯電^各510的四分之一周期延遲 的信號FOUTi。才艮據(jù)本發(fā)明實(shí)施例，如實(shí)例圖8B中所示，將描述 一個(gè)實(shí)例，在該實(shí)例中作為第二邏輯電路520的輸出Q輸出的信號 FOUT90i可以是"0"，即，作為第二邏輯電路520的輸出QB輸出 的信號FOUT90iB可以是"1"。參考時(shí)鐘信號CLK可以從參考時(shí)鐘 發(fā)生器500中產(chǎn)生，并且可以輸入值"1 ，，作為第 一邏輯電路510的數(shù) 據(jù)輸入D,其中該值"1"可以是作為第二邏輯電路520的輸出QB輸 出的信號FOUT90iB。在參考時(shí)鐘信號CLK的第一個(gè)上升沿Rl處，第一邏輯電路510可以捕捉和輸出信號FOUT90iB的'T，作為信號 FOUTi，其中信號FOUT90iB作為數(shù)據(jù)輸入D被輸入。作為第一邏 輯電路510的輸出Q輸出的信號可以被輸入作為第二邏輯電路520 的數(shù)據(jù)輸入D。
才艮據(jù)本發(fā)明實(shí)施例，在參考時(shí)鐘信號CLK的第一個(gè)下降沿Fl 處，第二邏輯電路520可以捕捉和輸出信號作為信號FOUT90i，其 中該被捕捉的信號，即被輸出作為第一邏輯電路510的輸出Q的信 號FOUTi，作為第二邏輯電i 各520的凄t據(jù)輸入D 一皮輸入。沖艮據(jù)本發(fā) 明實(shí)施例，可以重復(fù)實(shí)施上述的過程。才艮據(jù)本發(fā)明實(shí)施例，第一邏 輯電路510和第二邏輯電路520可以分別在上升沿和下降沿處捕捉 和輸出信號。通過這樣做，第二邏輯電路520可以產(chǎn)生時(shí)鐘信號， 其中該時(shí)鐘信號的周期可以兩倍于參考時(shí)鐘信號CLK的周期，并 且第二邏輯電路520可以因此輸出作為其輸出Q產(chǎn)生的時(shí)鐘信號， 其中該時(shí)鐘信號可以是信號FOUT90i。根據(jù)本發(fā)明實(shí)施例，第二邏 輯電路520的信號FOUT90i可以是第 一邏輯電路510的四分之一周 期延遲的信號FOUTi。如上文，根據(jù)本發(fā)明實(shí)施例，不管"0"或"1" 可以被輸入作為每個(gè)第 一邏輯電路510和第二邏輯電路520的數(shù)據(jù) 輸入D,可以產(chǎn)生具有其四分之一周期的相位差的兩個(gè)時(shí)鐘信號， 而不需要復(fù)位信號，即，初始化過程。意味著，不采用用以產(chǎn)生復(fù) 位信號的電3各就可以實(shí)現(xiàn)四分之一周期延遲時(shí)鐘信號發(fā)生器。
盡管本文中描述了多個(gè)實(shí)施例，但是應(yīng)該理解，本領(lǐng)域技術(shù)人 員可以想到多種其他修改和實(shí)施例，他們都將落入本公開的原則的 精神和范圍內(nèi)。更特別地，在本/>開、附圖、以及所附外又利要求的
種^f務(wù)改和改變。除了纟且成部分和/或4非列方面的〗務(wù)改和改變以外，可 選的使用對本領(lǐng)域技術(shù)人員來說也是顯而易見的選擇。
權(quán)利要求
1. 一種器件，包括參考時(shí)鐘發(fā)生器，用以產(chǎn)生參考時(shí)鐘信號；第一邏輯電路，所述第一邏輯電路用來在所述參考時(shí)鐘信號的上升沿捕捉輸入到所述第一邏輯電路中的第一輸入信號，并輸出所述第一輸入信號作為第一輸出信號直到所述參考時(shí)鐘信號的下一個(gè)上升沿，其中，所述第一輸出信號被反相然后被輸入給所述第一邏輯電路作為所述第一輸入信號；以及第二邏輯電路，所述第二邏輯電路用來捕捉輸入到所述第二邏輯電路中的第二輸入信號，并且輸出所述第二輸入信號作為第二輸出信號，其中，所述第二邏輯電路被構(gòu)造用來接收來自所述第一邏輯電路的所述第一輸出信號作為所述第二輸入信號。
2. 根據(jù)權(quán)利要求1所述的器件，其中，所述第二邏輯電路被構(gòu)造 用來在所述參考時(shí)鐘信號的下降沿捕捉所述第二輸入信號，并 輸出所述第二輸入信號作為所述第二輸出信號直到所述參考 時(shí)鐘信號的下 一 個(gè)下降沿。
3. 根據(jù)權(quán)利要求2所述的器件，其中，所述第一邏輯電路和所述考時(shí)鐘信號的周期的兩倍的輸出時(shí)鐘信號，并且其中，所述第 二邏輯電路的所述第二輸出信號是所述第一邏輯電路的所述 第 一輸出信號的四分之一周期延遲的輸出信號。
4. 根據(jù)權(quán)利要求1所述的器件，進(jìn)一步包括反相器，用以接收來自所述參考時(shí)鐘發(fā)生器的所述參考 時(shí)鐘信號并將所述參考時(shí)鐘信號反相，其中，所述第二邏輯電路被構(gòu)造用來在所述反相的參考 時(shí)鐘信號的上升沿捕捉所述第二輸入信號，并且輸出所述第二 輸入信號作為所述第二輸出信號直到所述反相的參考時(shí)鐘信 號的下一個(gè)上升沿。
5. 才艮據(jù)4又利要求4所述的器件，其中，所述第一邏輯電^各和所述 第二邏輯電路中的至少一個(gè)被構(gòu)造用來產(chǎn)生具有周期基本上 為所述參考時(shí)鐘信號的周期的兩倍的輸出時(shí)鐘信號。
6. 根據(jù)權(quán)利要求5所述的器件，其中，所述第二邏輯電路的所述 第二輸出信號包括所述第 一邏輯電路的所述第 一輸出信號的 四分之一周期延遲的輸出信號。
7. 根據(jù)權(quán)利要求1所述的器件，其中，所述第一邏輯電路和所述 第二邏輯電路各自包括D觸發(fā)器。
8. —種器件，包括參考時(shí)鐘發(fā)生器，用以產(chǎn)生參考時(shí)鐘信號；第一邏輯電路，所述第一邏輯電路用來在所述參考時(shí)鐘 信號的上升沿捕捉輸入到所述第 一邏輯電路中的第 一輸入信 號，并輸出所述第 一輸入信號作為第 一輸出信號直到所述參考 時(shí)鐘信號的下一個(gè)上升沿；以及第二邏輯電路，所述第二邏輯電路用來捕捉輸入到所述 第二邏輯電路中的第二輸入信號并輸出所述第二輸入信號作 為第二輸出信號，其中，所述第二輸出信號被反相然后被輸入 給所述第 一邏輯電路作為所述第 一輸入信號。
9. 根據(jù)權(quán)利要求8所述的器件，其中，所述第二邏輯電路被構(gòu)造 用來在所述參考時(shí)鐘信號的下降沿捕捉輸入到所述第二邏輯 電路中的所述第二輸入信號，并輸出所述第二輸入信號作為所 述第二輸出信號直到所述參考時(shí)鐘信號的下一個(gè)下降沿。
10. 根據(jù)權(quán)利要求9所述的器件，其中，所述第一邏輯電路和所述考時(shí)鐘信號的周期的兩倍的輸出時(shí)鐘信號，并且其中，所述第 二邏輯電路的所述第二輸出信號是所述第一邏輯電路的所述 第 一輸出信號的四分之一周期延遲的輸出信號。
11. 根據(jù)權(quán)利要求8所述的器件，進(jìn)一步包括反相器，所述反相器被構(gòu)造用來接收來自所述參考時(shí)鐘 發(fā)生器的所述參考時(shí)鐘信號并將所述參考時(shí)鐘信號反相，其中，所述第二邏輯電路被構(gòu)造用來在所述反相的參考 時(shí)鐘信號的上升沿捕捉輸入到所述第二邏輯電路中的所述第 二輸入信號，并輸出所述第二輸入信號作為所述第二輸出信號 直到所述反相的參考時(shí)鐘信號的下 一個(gè)上升沿。
12. 根據(jù)權(quán)利要求11所述的器件，其中，所述第一邏輯電路和所 述第二邏輯電路中的至少 一個(gè)被構(gòu)造用來產(chǎn)生具有周期基本 上為所述參考時(shí)鐘信號的周期的兩倍的輸出時(shí)鐘信號。
13. 根據(jù)權(quán)利要求12所述的器件，其中，所述第二邏輯電路的所 述第二輸出信號包括所述第一邏輯電路的所述第一輸出信號的四分之一周期延遲的輸出信號。
14. 根據(jù)權(quán)利要求8所述的器件，其中，所述第一邏輯電路和所述 第二邏輯電路各自包括D觸發(fā)器。
15. —種器件，包括參考時(shí)鐘發(fā)生器，用以產(chǎn)生參考時(shí)鐘信號；第一邏輯電路，所述第一邏輯電路用來在所述參考時(shí)鐘 信號的上升沿捕捉輸入到所述第 一邏輯電路中的第 一輸入信 號，并輸出所述第一輸入信號作為第一輸出信號直到所述參考 時(shí)鐘信號的下一個(gè)上升沿；以及第二邏輯電路，所述第二邏輯電路用來接收來自所述第 一邏輯電路的所述第 一輸出信號作為第二輸入信號，捕捉輸入 到所述第二邏輯電路中的所述第二輸入信號，并輸出所述第二 輸入信號作為第二輸出信號，其中，所述第二輸出信號被反相 然后被輸入給所述第 一邏輯電路作為所述第 一輸入信號。
16. 根據(jù)權(quán)利要求15所述的器件，其中，所述第二邏輯電路被構(gòu) 造用來在所述參考時(shí)鐘信號的下降沿捕捉輸入到所述第二邏 輯電路中的所述第二輸入信號，并輸出所述第二輸入信號作為 所述第二輸出信號直到所述參考時(shí)鐘信號的下一個(gè)下降沿。
17. 根據(jù)權(quán)利要求15所述的器件，進(jìn)一步包括反相器，所述反相器被構(gòu)造用來接收來自所述參考時(shí)鐘 發(fā)生器的所述參考時(shí)鐘信號并將所述參考時(shí)鐘信號反相，其中，所述第二邏輯電路被構(gòu)造用來在所述反相的參考 時(shí)鐘信號的上升沿捕捉輸入到所述第二邏輯電路中的所述第 二輸入信號，并可以輸出所述第二輸入信號作為所述第二輸出 信號直到所述反相的參考時(shí)鐘信號的下 一個(gè)上升沿。
18. 根據(jù)權(quán)利要求17所述的器件，其中，所述第一邏輯電路和所 述第二邏輯電路中的至少 一個(gè)被構(gòu)造用來產(chǎn)生具有周期基本 上為所述參考時(shí)鐘信號的周期的兩倍的輸出時(shí)鐘信號。
19. 根據(jù)權(quán)利要求18所述的器件，其中，所述第二邏輯電路的所 述第二輸出信號包括所述第一邏輯電路的所述第一輸出信號 的四分之一周期延遲的輸出信號。
20. 根據(jù)權(quán)利要求15所述的器件，其中，所述第一邏輯電路和所 述第二邏輯電^各各自包括D觸發(fā)器。
全文摘要
本發(fā)明實(shí)施例涉及一種四分之一周期延遲時(shí)鐘發(fā)生器。根據(jù)本發(fā)明實(shí)施例，四分之一周期延遲時(shí)鐘發(fā)生器可以包括用以產(chǎn)生參考時(shí)鐘信號的參考時(shí)鐘發(fā)生器；第一邏輯電路，該第一邏輯電路用來在參考時(shí)鐘信號的上升沿捕捉輸入到其中的第一輸入信號并且輸出第一輸入信號作為第一輸出信號直到參考時(shí)鐘信號的下一個(gè)上升沿；第二邏輯電路，該第二邏輯電路用來捕捉輸入到其中的第二輸入信號并且輸出第二輸入信號作為第二輸出信號。第一輸出信號可以被反相并作為第一輸入信號被輸入給第一邏輯電路，并且第二邏輯電路可以接收來自第一邏輯電路的第一輸出信號作為第二輸入信號。
文檔編號H03K5/13GK101471645SQ20081017760
公開日2009年7月1日 申請日期2008年11月17日 優(yōu)先權(quán)日2007年12月26日
發(fā)明者張炳琸, 李德孝 申請人:東部高科股份有限公司