專利名稱：可承載高電壓的輸出緩沖器的制作方法
技術領域：
本發(fā)明是有關于一種半導體元件的輸出緩沖器，且特別是有關于一種可承載高電 壓的半導體元件的輸出緩沖器。
背景技術：
圖1顯示傳統(tǒng)串行閃存的SIO端的輸出緩沖器100的線路圖。當致能信號Z = KZB = 0)時，輸出緩沖體100處于主動(active)模式。N型金屬氧化物半導體(N_type metal oxide semiconductor ;NM0S)晶體管MN5 以及P型金屬氧化物半導體(P_type metal oxide semiconductor ；PM0S)晶體管MP5皆導通，而PMOS晶體管MP3以及匪OS晶體管MN3 皆關閉。假如輸入數(shù)據(jù)DATA = 0，PMOS晶體管MP3A導通以輸出電壓VDD至節(jié)點PU0，而 NMOS晶體管麗3A則關閉。由于晶體管麗5導通的關系，使得節(jié)點PDO具有與節(jié)點PUO相同 的電壓VDD。結果，PMOS電晶MPO被其柵極電壓VDD關閉，而NMOS晶體管MNO則被其柵極 電壓VDD所導通以輸出電壓VSS (例如接地電壓)作為數(shù)據(jù)信號DQ ( = DATA = 0)。假如輸入數(shù)據(jù)DATA = 1，晶體管MP3A關閉，而晶體管麗3A導通以輸出電壓VSS至 節(jié)點PD0。由于晶體管MP5導通的關系使得節(jié)點PUO具有與節(jié)點PDO相同的電壓VSS。結 果，晶體管MNO被其柵極電壓VSS關閉，而晶體管MPO被其柵極電壓VSS所導通而輸出電壓 VDD作為數(shù)據(jù)信號(=DATA = 1)。當致能信號Z = 0( = 1)時，輸出緩沖器100處于第三態(tài)(tri-state)模式，晶 體管麗5以及MP5皆關閉使得節(jié)點PUO及PDO皆浮接且晶體管MPO及MNO也關閉。此時， 數(shù)據(jù)信號DQ為浮接且輸出緩沖器100為非致能。由于晶體管MPO的基極(bulk)電壓固定 為VDD，如圖1所示，當大于VDD的外界高電壓HV輸入至晶體管MPO的輸出端時，受限于晶 體管MPO中導通的PN結(junction)(由漏極的P+區(qū)連接至N型阱)，此輸出端電壓(即 MPO的漏極電壓)并無法如期地提升至高電壓HV。因此，傳統(tǒng)的串行閃存的輸出緩沖器100并無法作為一個提供大于操作電壓VDD 的高電壓輸入的第三態(tài)輸出緩沖器。如何設計出一個新穎的輸出緩沖器可承載高電壓便顯
得非常重要。

發(fā)明內容
有鑒于此，本發(fā)明是有關于一種半導體元件的輸出緩沖器。輸出緩沖器包括一個 開關電路連接于其輸出晶體管的基極上。當操作于主動模式時，開關電路導通以提供相等 于此輸出晶體管的操作電壓的一電壓至此輸出晶體管的基極。當處于第三態(tài)模式且外界高 電壓輸入至輸出晶體管的輸出端時，開關電路關閉且輸出晶體管的控制端電壓與基極電壓 皆提高以完全導通此輸出晶體管。因此，輸出緩沖器可以在第三態(tài)模式承載高電壓且在主 動模式下進行正常操作。根據(jù)本發(fā)明的第一方面，提出一種輸出緩沖器。輸出緩沖器應用于一半導體元件 用以根據(jù)一致能信號以及一輸入數(shù)據(jù)來輸出一數(shù)據(jù)信號。輸出緩沖器包括第一輸出晶體管、第一開關、第二開關以及第三開關。第一輸出晶體管包括一第一端用以連接一第一操作 電壓以及一第二端用以輸出第一操作電壓作為數(shù)據(jù)信號。第一開關包括第一端連接第一輸 出晶體管的一基極以及一控制端用以接收致能信號。第二開關包括第一端連接第一開關的 第二端、一控制端用以接收致能信號以及一第二端連接一第二操作電壓。第三開關包括一 第一端連接第一輸出晶體管的基極、一控制端連接第一開關的第二端以及一第二端連接第 一操作電壓。根據(jù)本發(fā)明的第二方面，提出一種輸出緩沖器。輸出緩沖器應用于一半導體元件 用以根據(jù)一致能信號以及一輸入數(shù)據(jù)來輸出一數(shù)據(jù)信號。輸出緩沖器包括第一輸出晶體 管、開關電路以及第一晶體管。第一輸出晶體管包括一第一端用以連接一第一操作電壓以 及一第二端用以輸出第一操作電壓作為數(shù)據(jù)信號。開關電路連接第一操作電壓以及第一 輸出晶體管的一基極(bulk)。第一晶體管包括一第一端連接第一輸出晶體管的基極；一 控制端連接致能信號；以及一第二端連接第一輸出晶體管的控制端。其中當于一第三態(tài) (tri-state)模式下大于第一操作電壓的一高電壓加于第一輸出晶體管的第二端時，第一 輸出晶體管的一基極電壓被提高至此高電壓，開關電路關閉，且第一晶體管被致能信號導 通以將基極電壓輸出至第一輸出晶體管的控制端。為讓本發(fā)明的上述內容能更明顯易懂，下文特舉兩較佳實施例，并配合所附圖式， 作詳細說明如下


圖1顯示傳統(tǒng)串行閃存的SIO端的輸出緩沖器的線路圖。圖2繪示依照本發(fā)明第一較佳實施例的輸出緩沖器的線路圖。圖3繪示依照本發(fā)明第二較佳實施例的輸出緩沖器的線路圖。主要元件符號說明100、200、300 輸出緩沖器210:開關電路310:升壓電路311:或非門312:反相器M2 M8、MPD、MP0、MN0、MP3、MN3、MP3A、MN3A、MP5、MN5、MN5A :晶體管C 電容Z 致能信號ZB 致能信號Z的反相信號DATA 輸入數(shù)據(jù)DQ 數(shù)據(jù)信號VDD、VSS:操作電壓PWRIN 基極電壓PUO、PD0:節(jié)點
具體實施例方式本發(fā)明提供一種半導體元件的輸出緩沖器，包括一個開關電路連接于其輸出晶體 管的基極上，使得主動模式下輸出晶體管的基極電壓等于輸出晶體管的操作電壓，而于第 三態(tài)模式下輸出晶體管的基極電壓等于施加于輸出晶體管輸出端的外界高電壓。因此，輸 出緩沖器可以在第三態(tài)模式承載高電壓且在主動模式下進行正常操作。第一實施例請參照圖2，其繪示依照本發(fā)明第一較佳實施例的輸出緩沖器的線路圖。如圖2所 示，輸出緩沖器200應用于一半導體元件，例如是一非易失性串行閃存，用以根據(jù)致能信號 Z以及輸入數(shù)據(jù)DATA來輸出一數(shù)據(jù)信號DQ。輸出緩沖器200包括第一輸出晶體管MPO以 及開關電路210。第一輸出晶體管MPO例如是一種PM0S。第一輸出晶體管MPO包括第一端 (即源極)連接于一第一操作電壓VDD，一第二端(即漏極)用以輸出第一操作電壓VDD作 為數(shù)據(jù)信號DQ。本實施例的特點在于第一輸出晶體管MPO的基極連接至開關電路210而不是第一 操作電壓VDD。當輸出緩沖器200處于主動模式時，開關電路210導通以輸出第一操作電 壓VDD至第一輸出晶體管MPO的基極。而當輸出緩沖器200位于第三態(tài)模式以供高電壓輸 入時，亦即供大于VDD的高電壓HV輸入第一輸出晶體管的第二端(輸出端)，開關電路210 關閉且第一輸出晶體管的基極電壓提高至高電壓HV使得第一輸出晶體管MPO的第二端可 以順利地提高至高電壓HV并且關閉第一輸出晶體管ΜΡ0。開關電路210包括第一至第五開關。第一開關例如是PMOS晶體管M3，第二開關例 如是NMOS晶體管M5，第三開關例如是PMOS晶體管M2，第四開關例如是NMOS晶體管M4，且 第五開關例如是PMOS晶體管MPD。第一開關(M3)包括一第一端(即源極)連接第一輸出 晶體管MPO的基極以及一控制端(即柵極)用以接收致能信號Z。第四開關(M4)包括一 第一端(即漏極)連接第一開關(Μ； )的第二端以及一控制端(即柵極)用以接收第一操 作電壓VDD。第二開關(M5)包括一第一端(即漏極)連接第四開關(M4)的第二端(即源 極)、一控制端(即柵極)用以接收致能信號Z以及一第二端(即源極)連接第二操作電壓 VSS，其中第二操作電壓VSS (例如是接地電壓)低于第一操作電壓VDD (例如是3V)。第三開關(M2)包括一第一端(即源極)連接第一輸出晶體管MPO的基極、一控制 端(即柵極)連接第一開關(M3)的第二端以及一第二端連接第一操作電壓VDD。第五開關 (MPD)包括一第一端(即源極)連接第一輸出晶體管MPO的基極、一控制端(即柵極)用以 接收第一操作電壓VDD以及一第二端(即漏極)連接第一輸出晶體管MPO的第二端。當輸出緩沖器200處于主動模式時，致能信號Z具有第一電位VDD，即Z = 1，第一 開關(M3)關閉且第二開關(M5)以及第四開關(M4)皆導通以輸出第二操作電壓VSS導通 第三開關(M2)使得第一輸出晶體管MPO的基極電壓PWRIN相等于第一操作電壓VDD。也就 是說，第一輸出晶體管MPO的源極及基極皆連接至VDD，相當于圖1的現(xiàn)有輸出緩沖器100 中晶體管MPO的情況。當于第三態(tài)模式下致能信號Z具有第二電位VSS，即Z = 0，且大于第一操作電壓 VDD(例如3V)的高電壓(例如10V)輸入至第一輸出晶體管的第二端以提高基極電壓PWRIN 至高電壓HV時，第五開關(MPD)完全被導通使得基極電壓PWRIN等于高電壓HV。此時，第 二開關(M5)以及第四開關(M4)皆關閉且第一開關(M3)導通以輸出基極電壓PWRIN(=HV)來關閉第三開關(M2)。不同于現(xiàn)有輸出緩沖器100的輸出晶體管MPO的基極電壓固定為VDD，輸出緩沖器 200的輸出晶體管MPO的基極電壓可以隨著輸出晶體管MPO的輸出電壓提高至高電壓HV而 跟著增加至此高電壓。因此，本實施例的輸出緩沖器在第三態(tài)模式下可用以承載高電壓。雖然本實施例是以開關電路210包括第四開關(M4)連接于第一開關(M3)以及第 二開關(M5)并為電壓VDD所控制為例作說明，然開關電路210亦可以使用第一開關(M3) 直接連接至第二開關(M5)而不需使用第四開關(M4)。而且，開關電路210也可以設計為不 使用第五開關(MPD)。在此情況下，當高電壓HV輸入至第一輸出晶體管MPO的第二端時，第 一輸出晶體管MPO的基極電壓PWRIN會被提高至(HV-Vd)，其中Vd為MPO中反向二極管的 電壓降。只要第一輸出晶體管可以隨著第二端電壓升高為高電壓的同時其基極電壓也跟著 上升至接近此高電壓并且第一輸出晶體管的閾值電壓大于其內部反向二極管的電壓降以 切斷第一輸出晶體管的漏電流，皆不脫離本發(fā)明的技術范圍。如圖2所示，輸出緩沖器200更包括第一晶體管MP3、第二晶體管MP3A、第三晶體 管MP5、第四晶體管麗5A、第五晶體管麗5以及第二輸出晶體管ΜΝ0。例如，晶體管MP3、MP3A 以及MP5皆為PMOS晶體管，而晶體管麗5A、麗5以及MNO皆為NMOS晶體管。第一晶體管 MP3包括第一端(即源極)連接第一輸出晶體管MPO的基極、一控制端(即柵極)用以接收 致能信號Z以及一第二端(即漏極)連接第一輸出晶體管MPO的控制端(即柵極)。第二晶體管MP3A包括一第一端(即源極)連接第一輸出晶體管MPO的基極、一控 制端(即柵極)用以接收輸入數(shù)據(jù)DATA以及一第二端(即漏極)連接第一輸出晶體管MPO 的控制端。第一晶體管MP3以及第二晶體管MP3A的基極皆連接至第一輸出晶體管MPO的 基極。當致能信號Z具有第二電位VSS，即Z = 0，且高電壓HV輸入至第一輸出晶體管MPO 的第二端時，第一晶體管MP3導通并將第一輸出晶體管MPO的基極電壓PWRIN( HV)輸出 至第一輸出晶體管MPO的控制端以關閉第一輸出晶體管ΜΡ0。第三晶體管MP5包括一第一端(即源極)連接第一輸出晶體管MPO的控制端(PUO) 以及一控制端(即柵極)用以接收致能信號Z的反相信號觀。第四晶體管麗5A包括一第 一端連接第三晶體管MP5的第二端以及一控制端(即柵極)用以接收致能信號Z。第二輸出晶體管MNO包括一第一端(即漏極)連接第一輸出晶體管MPO的第二端、 一控制端(即柵極)(PDO)連接第四晶體管MN5A的第二端以及一第二端(即源極)連接第 二操作電壓VSS。第三晶體管MP5的基極連接至第一輸山晶體管MPO的基極。第四晶體管 MN5A的基極則連接至第二輸出晶體管MNO的控制端(PDO)。此外，輸出緩沖器200更包括第六晶體管麗3以及第七晶體管麗3A。例如，晶體管 麗3以及麗3A皆為NMOS晶體管。第六晶體管麗3的漏極連接第二輸出晶體管MNO的控制 端PD0，第六晶體管MN3的柵極連接反相信號觀，且第六晶體管MN3的源極連接第二操作電 壓VSS。第七晶體管麗3A的漏極連接第二輸出晶體管MNO的控制端PD0，第七晶體管麗3A 的柵極連接輸入數(shù)據(jù)DATA，且第七晶體管MN3A的源極連接第二操作電壓VSS。當于主動模式下致能信號具有第一電位VDD，即Z = 1時，如上所述，基極電壓 PWRIN等于操作電壓VDD。此時，第一晶體管MP3以及第六晶體管麗3關閉，而第三晶體管 MP5、第四晶體管麗5A以及第五晶體管麗5皆導通。假如輸入數(shù)據(jù)DATA = 1，第二晶體管 MP3A關閉而第七晶體管麗3A被導通以輸出操作電壓VSS至節(jié)點PDO使得第二輸出晶體管MNO被關閉。同時，操作電壓VSS則透過導通的晶體管MP5及麗5A輸出至節(jié)點PUO使得第 一輸出晶體管MPO導通以輸出操作電壓VDD作為數(shù)據(jù)信號DQ( = DATA= 1)。假如輸入數(shù) 據(jù)DATA = 0，第七晶體管麗3A關閉而第二晶體管MP3A導通以輸出基極電壓PWRIN( = VDD) 至節(jié)點PUO使得第一輸出晶體管MPO被關閉。同時，基極電壓PWRIN( = VDD)透過導通的 晶體管MP5及麗5A輸出至節(jié)點PDO使得第二輸出晶體管MNO導通以輸出操作電壓VSS作 為數(shù)據(jù)信號DQ( = DATA = 0)。另外，當于第三態(tài)模式下致能信號Z具有第二電位VSS，即Z = 0且高電壓HV輸入 至第一輸出晶體管MPO的第二端時，如上所述，基極電壓PWRIN等于高電壓HV，第一晶體管 MP3被導通以輸出基極電壓PWRIN( = HV)至節(jié)點PUO使得第一輸出晶體管MPO被關閉。此 時，第五晶體管MN5也被關閉，但是由于第三晶體管MP5的柵極電壓(VDD)遠小于其漏極電 壓(HV)，導致第三晶體管MP5并無法完全被關閉。然而，本實施例使用第四晶體管MN5A連 接于第一輸出晶體管MPO的控制端(PUO)以及第二輸出晶體管MNO的控制端(PDO)之間， 使得第四晶體管MN5A可以完全被關閉來阻隔基極PWRIN由節(jié)點PUO輸入至第二輸出晶體 管MNO的控制端(PDO)以導通第二輸出晶體管ΜΝ0。在本實施例中，第四晶體管MN5A為具有閾值電壓實質上等于零的一原生(native) 晶體管，以便能確保在主動模式下當DATA = 0時，節(jié)點PDO的電壓為VDD，即PDO = 1。輸出晶體管200包括開關電路210連接于第一輸出晶體管MPO的基極使得在主動 模式下第一輸出晶體管MPO的基極電壓等于第一輸出晶體管的操作電壓VDD，而在第三態(tài) 模式下第一輸出晶體管的基極電壓則等于輸入至第一輸出晶體管MPO的輸出端的高電壓 HV。如此一來，輸出緩沖器200在第三態(tài)模式下可以承載高電壓，而在主動模式下可以正常 操作。第二實施例請參照圖3，其繪示依照本發(fā)明第二較佳實施例的輸出緩沖器的線路圖。第二實施 例的輸出緩沖器300具有與輸出緩沖器200相似的電路結構。輸出緩沖器300與輸出緩沖 器200不同之處在于輸出緩沖器300更包括一升壓電路310連接至第四晶體管MN5A的控 制端，而第四晶體管MN5A的閾值電壓不等于零，例如IV。例如，升壓電路310包括或非門(NOR gate) 311、PMOS晶體管M6、匪OS晶體管M7 及M8以及反相器312。或非門311具有兩個輸入端分別連接輸入數(shù)據(jù)DATA以及反相信號 觀。晶體管M6的柵極連接反相信號ZB，晶體管M6的漏極透過電容C連接至或非門311的 輸出端，晶體管M6的源極連接至第四晶體管MN5A的控制端。反相器312具有一輸入端連 接或非門311的輸出端。晶體管M7的柵極連接反相器312的輸出端，晶體管M7的漏極連 接操作電壓VDD，且晶體管M7的源極連接晶體管M6的漏極。晶體管M8的柵極連接反相信 號觀，晶體管M8的漏極連接晶體管M6的源極，且晶體管M8的源極連接操作電壓VSS，例如 OV。當于第三態(tài)模式下致能信號Z具有第二電位VSS，即Z = 0且觀=1時，不論輸入 數(shù)據(jù)DATA為1或0，晶體管M6皆被關閉，且晶體管M8被導通以輸出操作電壓VSS作為升壓 電壓BST至第四晶體管的控制端來關閉第四晶體管麗5A。當于主動模式下致能信號Z具有第一電位VDD，即Z = 1且觀=0時，晶體管M8 被關閉，而晶體管M6則被導通。假如輸入數(shù)據(jù)DATA具有高電位，即DATA= 1，或非門311的輸出電壓為VSS，且晶體管M7的柵極電壓為VDD。因此，晶體管M7會導通而透過導通的 晶體管M6輸出操作電壓VDD至第四晶體管麗5A的控制端以導通第四晶體管麗5A。假如 輸入數(shù)據(jù)DATA改為具有低電位，即DATA = 0時，或非門311的輸出電壓為VDD，且晶體管 M7的柵極電壓為VSS。因此，晶體管M7被關閉，而由于在前一階段DATA = 1時在電容C 中儲存了電壓(VDD-Vt-VSS)，因此晶體管M6的漏極電壓會被提升至VDD+(VDD-Vt-VSS)= 2VDD-Vt-VSSο導通的晶體管M6輸出電壓(2VDD_Vt_VSS)(例如是2*3V_1V_0V = 5V)可以 完全導通第四晶體管MN5A使得第四晶體管MN5A可以輸出等于第一操作電壓VDD大小的電 壓而不會有一個閾值電壓的電壓降。因此，可以確保在主動模式下當DATA = 0時，第二輸 出晶體管可完全導通以輸出操作電壓VSS作為數(shù)據(jù)信號DQ。雖然本實施例是以升壓電路310包括或非門311、反相器312以及晶體管M6 M8 為例作說明，本發(fā)明亦可以使用其它任何形式的升壓電路。只要升壓電路可以在第三態(tài)模 式(Z = 0)下輸出電壓來關閉第四晶體管，而在主動模式(Z = 1)下輸出比第一操作電壓 還要高的電壓以完全導通第四晶體管來輸出第一操作電壓而沒有一個閾值電壓的電壓降， 皆不脫離本發(fā)明的技術范圍。相似于輸出緩沖器200，輸出緩沖器300包括開關電路210連接于第一輸出晶體管 MPO的基極，因此在第三態(tài)模式下可用以承載高電壓，而在主動模式仍可以正常操作。本發(fā)明上述較佳實施例揭露的輸出緩沖器使用開關電路連接于第一輸出晶體管 的基極，使得第一輸出電得體在主動模式下具有基極電壓等于第一操作電壓，而于第三態(tài) 模式下具有基極電壓等于輸入第一輸出晶體管的輸出端的一外界高電壓。因此輸出緩沖器 在第三態(tài)模式下可用以承載高電壓并且在主動模式下仍可以正常操作。此外，輸出緩沖器使用一個原生晶體管或一般晶體管連接一升壓電路來連接于第 一輸出晶體管及第二輸出晶體管的控制端之間。在第三態(tài)模式下，此晶體管可以完全被關 閉以阻隔外界高電壓輸入至第二輸出晶體管的控制端，而在主動模式下當DATA = 0時，晶 體管會被導通以輸出第一操作電壓至第二輸出晶體管的控制端。綜上所述，雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明。本領 域技術人員，在不脫離本發(fā)明的精神和范圍內，當可作各種的更動與潤飾。因此，本發(fā)明的 保護范圍當視權利要求所界定的范圍為準。
權利要求
1.一種輸出緩沖器，應用于一半導體元件，用以根據(jù)一致能信號以及一輸入數(shù)據(jù)來輸 出一數(shù)據(jù)信號，其特征在于，該輸出緩沖器包括一第一輸出晶體管，包括一第一端用以連接一第一操作電壓以及一第二端用以輸出該 第一操作電壓作為該數(shù)據(jù)信號； 一第一開關，包括一第一端，連接該第一輸出晶體管的一基極；以及 一控制端，用以接收該致能信號； 一第二開關，包括一第一端，連接該第一開關的一第二端； 一控制端，用以接收該致能信號；以及 一第二端，連接一第二操作電壓；以及 一第三開關，包括一第一端，連接該第一輸出晶體管的該基極； 一控制端，連接該第一開關的該第二端；以及 一第二端，連接該第一操作電壓。
2.根據(jù)權利要求1所述的輸出緩沖器，其特征在于，當該致能信號具有一第一電位時， 該第一開關不導通，且該第二開關導通以輸出該第二操作電壓以導通該第三開關，使得該 第一輸出晶體管的該基極具有一基極電壓等于該第一操作電壓；
3.根據(jù)權利要求2所述的輸出緩沖器，其特征在于，當該致能信號具有一第二電位，且 大于該第一操作電壓的一高電壓輸入該第一輸出晶體管的該第二端以提高該基極電壓至 該高電壓，該第二開關不導通且該第一開關導通以輸出該基極電壓來關閉該第三開關。
4.根據(jù)權利要求3所述的輸出緩沖器，更包括一第四開關連接于該第一開關與該第二 開關之間并受該第一操作電壓的控制，其特征在于，當該致能信號具有該第一電位時，該第 四開關導通且當該致能信號具有該第二電位時，該第四開關關閉。
5.根據(jù)權利要求4所述的輸出緩沖器，更包括一第五開關，其特征在于，該第五開關包括一第一端，連接該第一輸出晶體管的該基極； 一控制端，連接該第一操作電壓；以及一第二端，連接該第一輸出晶體管的該第二端，其中當該致能信號具有該第一電位時， 該第五開關關閉，且當該致能信號具有該第二電位時，該第五開關導通以輸出該高電壓至 該第一輸出晶體管的該基極。
6.根據(jù)權利要求3所述的輸出緩沖器，其特征在于，更包括 一第一晶體管，包括一第一端，連接該第一輸出晶體管的該基極； 一控制端，用以接收該致能信號；以及 一第二端，連接該第一輸出晶體管的一控制端；以及 一第二晶體管，包括一第一端，連接該第一輸出晶體管的該基極； 一控制端，用以接收該輸入數(shù)據(jù)；以及一第二端，連接該第一輸出晶體管的該控制端；其中，該第一晶體管的一基極以及該第二晶體管的一基極連接至該第一輸出晶體管的 該基極；
7.根據(jù)權利要求6所述的輸出緩沖器，其特征在于，更包括 一第三晶體管，包括一第一端，連接該第一輸出晶體管的該控制端；以及 一控制端，用以接收該致能信號的一反相信號； 一第四晶體管，包括一第一端，連接該第三晶體管的一第二端；以及 一控制端，用以接收該致能信號；以及 一第二輸出晶體管，包括 一第一端，連接該第一輸出晶體管的該第二端； 一控制端，連接該第四晶體管的一第二端；以及 一第二端，連接該第二操作電壓；其中，該第三晶體管的一基極連接至該第一輸出晶體管的該基極。
8.根據(jù)權利要求7所述的輸出緩沖器，其特征在于，當該致能信號具有該第一電位時， 該第三晶體管以及該第四晶體管導通，而當該致能信號具有該第二電位且該高電壓輸入至 該第一輸出晶體管的該第二端時，該第四晶體管關閉以阻隔該基極電壓輸入至該第二輸出 晶體管的該控制端來導通該第二輸出晶體管。
9.根據(jù)權利要求7所述的輸出緩沖器，其特征在于，該第四晶體管是閾值電壓為零的 一原生(native)晶體管。
10.根據(jù)權利要求7所述的輸出緩沖器，更包括一升壓電路(boostcircuit)，連接該 第四晶體管的該控制端，其特征在于，當該致能信號具有該第二電位時，該升壓電路輸出該 第二操作電壓至該第四晶體管的該控制端以關閉該第四晶體管，而當該致能信號具有該第 一電位且該輸入數(shù)據(jù)具有一低電位時，該升壓電路輸出一電壓以完全導通該第四晶體管使 得該第四晶體管輸出該第一操作電壓。
11.根據(jù)權利要求7所述的輸出緩沖器，其特征在于，該第四晶體管的一基極連接至該 第二輸出晶體管的該控制端。
12.—種輸出緩沖器，應用于一半導體元件，用以根據(jù)一致能信號以及一輸入數(shù)據(jù)來輸 出一數(shù)據(jù)信號，其特征在于，該輸出緩沖器包括一第一輸出晶體管，包括一第一端用以連接一第一操作電壓以及一第二端用以輸出該 第一操作電壓作為該數(shù)據(jù)信號；一開關電路，連接該第一操作電壓以及該第一輸出晶體管的一基極；以及 一第一晶體管，包括一第一端，連接該第一輸出晶體管的該基極；一控制端，連接該致能信號；以及一第二端，連接該第一輸出晶體管的一控制端；其中，當于一第三態(tài)(tri-state)模式下大于該第一操作電壓的一高電壓加于該第一 輸出晶體管的該第二端時，該第一輸出晶體管的一基極電壓被提高至該高電壓，該開關電路關閉，且該第一晶體管被該致能信號導通以將該基極電壓輸出至該第一輸出晶體管的該 控制端。
13.根據(jù)權利要求12所述的輸出緩沖器，其特征在于，該開關電路更包括 一第一開關，包括一第一端，連接該第一輸出晶體管的該基極；以及 一控制端，用以接收該致能信號； 一第二開關，包括一第一端，連接該第一開關的一第二端； 一控制端，用以接收該致能信號；以及 一第二端，連接一第二操作電壓；以及 一第三開關，包括一第一端，連接該第一輸出晶體管的該基極； 一控制端，連接該第一開關的該第二端；以及 一第二端，連接該第一操作電壓。
14.根據(jù)權利要求13所述的輸出緩沖器，其特征在于，當于一主動模式下該致能信號 具有一第一電位時，該第一開關不導通，且該第二開關導通以輸出該第二操作電壓以導通 該第三開關使得該第一輸出晶體管的該基極具有該基極電壓等于該第一操作電壓。
15.根據(jù)權利要求14所述的輸出緩沖器，其特征在于，當于該第三態(tài)模式下該致能信 號具有一第二電位，且大于該第一操作電壓的該高電壓輸入該第一輸出晶體管的該第二端 以提高該基極電壓至該高電壓時，該第二開關不導通且該第一開關導通以輸出該基極電壓 來關閉該第三開關。
16.根據(jù)權利要求15所述的輸出緩沖器，更包括一第四開關連接于該第一開關與該第 二開關之間并受該第一操作電壓的控制，其特征在于，當該致能信號具有該第一電位時，該 第四開關導通，且當該致能信號具有該第二電位時，該第四開關關閉。
17.根據(jù)權利要求16所述的輸出緩沖器，更包括一第五開關，其特征在于，該第五開關 包括一第一端，連接該第一輸出晶體管的該基極； 一控制端，連接該第一操作電壓；以及一第二端，連接該第一輸出晶體管的該第二端，其中當該致能信號具有該第一電位時， 該第五開關關閉，且當該致能信號具有該第二電位時，該第五開關導通以輸出該高電壓至 該第一輸出晶體管的該基極。
18.根據(jù)權利要求15所述的輸出緩沖器，其特征在于，更包括 一第二晶體管，包括一第一端，連接該第一輸出晶體管的該基極； 一控制端，用以接收該輸入數(shù)據(jù)；以及 一第二端，連接該第一輸出晶體管的該控制端；其中，該第一晶體管的一基極以及該第二晶體管的一基極連接至該第一輸出晶體管的 該基極；
19.根據(jù)權利要求18所述的輸出緩沖器，其特征在于，更包括一第三晶體管，包括一第一端，連接該第一輸出晶體管的該控制端；以及 一控制端，用以接收該致能信號的一反相信號； 一第四晶體管，包括一第一端，連接該第三晶體管的一第二端；以及 一控制端，用以接收該致能信號；以及 一第二輸出晶體管，包括 一第一端，連接該第一輸出晶體管的該第二端； 一控制端，連接該第四晶體管的一第二端；以及 一第二端，連接該第二操作電壓；其中，該第三晶體管的一基極連接至該第一輸出晶體管的該基極。
20.根據(jù)權利要求19所述的輸出緩沖器，其特征在于，當該致能信號具有該第一電位 時，該第三晶體管以及該第四晶體管導通，而當該致能信號具有該第二電位且該高電壓輸 入至該第一輸出晶體管的該第二端時，該第四晶體管關閉以阻隔該基極電壓輸入至該第二 輸出晶體管的該控制端來導通該第二輸出晶體管。
全文摘要
本發(fā)明公開了一種可承載高電壓的輸出緩沖器，包括第一輸出晶體管、第一開關、第二開關以及第三開關。第一輸出晶體管連接第一操作電壓用以輸出第一操作電壓作為數(shù)據(jù)信號。第一開關連接第一輸出晶體管的基極用以接收致能信號。第二開關連接第一開關以及第二操作電壓用以接收致能信號，其中第二操作電壓低于第一操作電壓。第三開關包括一第一端連接第一輸出晶體管的基極、一控制端連接第一開關以及一第二端連接第一操作電壓。
文檔編號H03K19/003GK102088283SQ201010277900
公開日2011年6月8日 申請日期2010年9月8日 優(yōu)先權日2009年12月4日
發(fā)明者林永豐 申請人:旺宏電子股份有限公司