專利名稱：可承受高電壓的輸出緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路領(lǐng)域，尤其涉及一種可承受高電壓的輸出緩沖器。
背景技術(shù)：
緩沖寄存器又稱緩沖器，它分輸入緩沖器和輸出緩沖器兩種。前者的作用是將外 設(shè)送來的數(shù)據(jù)暫時(shí)存放，以便處理器將它取走；后者的作用是用來暫時(shí)存放處理器送往外 設(shè)的數(shù)據(jù)。有了數(shù)控緩沖器，就可以使高速工作的CPU與慢速工作的外設(shè)起協(xié)調(diào)和緩沖作 用，實(shí)現(xiàn)數(shù)據(jù)傳送的同步。由于緩沖器接在數(shù)據(jù)總線上，故必須具有三態(tài)輸出功能。另外輸 出緩沖器還可以放大信號(hào)起到驅(qū)動(dòng)的作用，也有隔離的作用，例如，拿mos電路來說，每個(gè) 集成電路都有一定的驅(qū)動(dòng)能力，如果一個(gè)集成電路驅(qū)動(dòng)過多的芯片時(shí)，肯定會(huì)出現(xiàn)邏輯的 錯(cuò)誤(高電平被拉低，低電平被灌高)，所以加一個(gè)緩沖器就會(huì)解決。緩沖器就好像是中轉(zhuǎn) 站，對(duì)信號(hào)接力傳輸。比如在一個(gè)小系統(tǒng)中，如果在他的輸出信號(hào)和外部之間接一個(gè)緩沖 器，那么在外部接多小的電阻都不會(huì)影響系統(tǒng)里面的邏輯。然而，現(xiàn)有的緩沖器尤其是輸出 緩沖器，由于柵氧物可靠性的退化以及制造成本昂貴等原因，束縛了緩沖器的應(yīng)用和發(fā)展。
針對(duì)以上原因，美國(guó)一專利披露了一種可承受高電壓的輸出緩沖器，如圖1所示， 假設(shè)其可以適用于輸出信號(hào)為5V，而為其供電的電壓VDD為3. 3V，該緩沖器包括輸入模塊 OOl，輸入端連接輸入信號(hào)(IN)和輸出使能信號(hào)(0E);上拉模塊003，接收所述輸入模塊的 第一輸出信號(hào)，在第一電壓VDD和輸出點(diǎn)D之間根據(jù)接收的信號(hào)提供一高阻抗或低阻抗電 路；下拉模塊004，接收所述輸入模塊的第二輸出信號(hào)，在接地端和所述輸出點(diǎn)之間根據(jù)接 收的信號(hào)提供一低阻抗或高阻抗電路；使能控制模塊005，接收輸出使能信號(hào)，輸出端和所 述上拉模塊003相連，在所述上拉模塊003為高阻抗電路時(shí)，控制所述上拉模塊003的導(dǎo) 通；限壓模塊006，接收所述輸出點(diǎn)的信號(hào)，輸出端和所述上拉模塊003相連，在所述上拉模 塊003為高阻抗電路時(shí)，控制所述上拉模塊003的導(dǎo)通，所述輸出點(diǎn)D和一襯底偏置電路 007相連，所述襯底偏置電路007包括焊盤019、上拉電阻109和負(fù)載電容002，所述上拉電 阻109的一端連接一電源，所述負(fù)載電容002的一端連接一接地端。然而，該發(fā)明存在一大 缺陷，當(dāng)該電路作為開漏電路(open-drain)用途時(shí)，當(dāng)輸入信號(hào)為高電平，而輸出使能信 號(hào)為低電平時(shí)，輸出緩沖器的輸出因上拉電阻009的存在而被上拉至5V，但是因?yàn)橄迚耗?塊晶體管的柵極一直連接在VDD = 3. 3V，所以會(huì)造成上拉5V過程中產(chǎn)生中間電平，使得波 形中出現(xiàn)一個(gè)臺(tái)階，為了更好的實(shí)現(xiàn)開漏用途信號(hào)完整性，需要消除該臺(tái)階。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種可承受高電壓的輸出緩沖器，以解決現(xiàn)有技 術(shù)中該類電路存在的標(biāo)準(zhǔn)輸出緩沖器用于開漏用途轉(zhuǎn)換到高電平過程中存在中間電平的 問題。 為解決上述技術(shù)問題，本發(fā)明提供一種可承受高電壓的輸出緩沖器，包括輸入模 塊，輸入端連接輸入信號(hào)和輸出使能信號(hào)；上拉模塊，接收所述輸入模塊的第一輸出信號(hào)，
4在第一電壓和輸出點(diǎn)之間根據(jù)接收的信號(hào)提供一高阻抗或低阻抗電路；下拉模塊，接收所 述輸入模塊的第二輸出信號(hào)，在接地端和所述輸出點(diǎn)之間根據(jù)接收的信號(hào)提供一低阻抗或 高阻抗電路；使能控制模塊，接收輸出使能信號(hào)，輸出端和所述上拉模塊相連，在所述上拉 模塊為高阻抗電路時(shí)，控制所述上拉模塊的導(dǎo)通；限壓模塊，接收所述輸出點(diǎn)的信號(hào)，輸出 端和所述上拉模塊相連，在所述上拉模塊為高阻抗電路時(shí)，控制所述上拉模塊的導(dǎo)通；所述 緩沖器的特征在于所述限壓模塊與一反相器相連，所述反相器的輸出信號(hào)控制所述限壓 模塊的導(dǎo)通，所述反相器的輸入信號(hào)為輸出使能信號(hào)的非。 可選的，所述上拉模塊包括第一晶體管和第二晶體管，所述第一晶體管的柵極和 所述與非門的輸出端相連，所述第一晶體管的漏極和所述第二晶體管的源極相連。
可選的，所述第一晶體管和所述第二晶體管為PM0S晶體管。 可選的，所述下拉模塊包括第三晶體管和第四晶體管，所述第四晶體管的柵極和所 述或非門的輸出端相連，所述第三晶體管的柵極和第一電壓源相連；所述第三晶體管的源極 和所述第四晶體管的漏極相連，所述第三晶體管的漏極和所述第二晶體管的漏極相連。
可選的，所述第三晶體管和所述第四晶體管為NM0S晶體管。 可選的，所述使能控制模塊包括第五晶體管和第六晶體管，所述第六晶體管的柵 極和0E相連，所述第五晶體管的柵極和第三晶體管的柵極相連；所述第五晶體管的漏極和 所述第二晶體管的柵極相連，所述第五晶體管的源極和所述第六晶體管的漏極相連。
可選的，所述第五晶體管和所述第六晶體管為NM0S晶體管。 可選的，所述限壓模塊為第七晶體管，其源極連接于所述第二晶體管漏級(jí)和所述 第三晶體管漏級(jí)間，其漏極和所述第五晶體管的漏極相連； 可選的，所述反相器包括第八晶體管，其柵極和0E非相連，源極和第一電壓源相
連；第九晶體管，其柵極和0E非相連，漏極電連接于所述第八晶體管的漏極，源極和第二電
壓源相連；一端子，其一端電連接于所述第八晶體管的漏極和所述第九晶體管的漏極間，另
一端和所述第七晶體管的柵極相連。 可選的，所述第八晶體管為PM0S晶體管。 可選的，所述第九晶體管為NM0S晶體管。 可選的，所述輸出點(diǎn)和一襯底偏置電路相連。 可選的，所述襯底偏置電路包括一焊盤，其所在電路一端接連第一、第二、第七晶 體管的襯底以及連接于所述第二晶體管漏極和所述第三晶體管漏極間，另一端連接于一電 阻和負(fù)載電容間，所述電阻的另一端連接于第三電壓源，所述電容的另一端連接一接地端。
可選的，所述第一晶體管的源極和所述第一電壓源相連，所述第四晶體管的源極 連接一接地端。 可選的，所述上拉模塊和所述下拉模塊中最多只存在一個(gè)低阻抗電路。 與現(xiàn)有技術(shù)的電路相比，本發(fā)明電路作為開漏電路用途時(shí)，通過在用于限壓的晶
體管上連接一反相器，降低了該晶體管上所承受的最大電壓，避免了因晶體管承受電壓過
大而不穩(wěn)定的情況，從而保證了整個(gè)電路的正常運(yùn)行。


以下結(jié)合附圖和具體實(shí)施方式
對(duì)本發(fā)明的可承受高電壓的輸出緩沖器作進(jìn)一步
5的詳細(xì)說明。
圖1是現(xiàn)有技術(shù)結(jié)構(gòu)示意圖。
圖2是本發(fā)明可承受高電壓的輸出緩沖器的電路圖。
圖3是現(xiàn)有技術(shù)電壓波形圖。
圖4是圖2的反相器的放大圖。
圖5是本發(fā)明電壓波形圖。
具體實(shí)施例方式
請(qǐng)參考圖2，圖2是本發(fā)明可承受高電壓的輸出緩沖器的電路圖，它包括輸入模 塊，輸入端連接輸入信號(hào)(IN)和輸出使能信號(hào)(0E)，包括一與非門100和一或非門IOI，所 述與非門100輸入端為IN和0E，所述或非門101輸入端為IN和0E非；上拉模塊，接收所 述輸入模塊的第一輸出信號(hào)，在第一電壓和輸出點(diǎn)之間根據(jù)接收的信號(hào)提供一高阻抗或低 阻抗電路，所述上拉模塊包括第一晶體管21和第二晶體管22，所述第一晶體管21的柵極 和所述與非門100的輸出端相連，所述第一晶體管21漏極和所述第二晶體管22的源極相 連，所述第一晶體管21和所述第二晶體管22用于上拉，所述第一晶體管21和所述第二晶 體管22為PM0S晶體管；下拉模塊，接收所述輸入模塊的第二輸出信號(hào)，在接地端和所述輸 出點(diǎn)之間根據(jù)接收的信號(hào)提供一低阻抗或高阻抗電路，所述下拉模塊包括，第三晶體管23 和第四晶體管24，所述第四晶體管24的柵極和所述或非門101的輸出端相連，所述第三晶 體管23的源極和所述第四晶體管24的漏極相連，所述第三晶體管23的漏極和所述第二晶 體管22的漏極相連，所述第三晶體管23和所述第四晶體管24用于下拉，所述第三晶體管 23和所述第四晶體管24為NM0S晶體管；使能控制模塊，接收輸出使能信號(hào)，輸出端和所述 上拉模塊相連，在所述上拉模塊為高阻抗電路時(shí)，控制所述上拉模塊的導(dǎo)通，所述使能控制 模塊包括第五晶體管25和第六晶體管26，所述第六晶體管26的柵極和0E相連，所述第五 晶體管25的漏極的非和所述第二晶體管22的柵極相連，所述第五晶體管25源極和所述 第六晶體管26的漏極相連，所述第五晶體管25和所述第六晶體管26用于輸出使能控制， 所述第五晶體管25和所述第六晶體管26為MTOS晶體管；限壓模塊，接收所述輸出點(diǎn)的信 號(hào)，輸出端和所述上拉模塊相連，在所述上拉模塊為高阻抗電路時(shí)，控制所述上拉模塊的導(dǎo) 通，所述輸出點(diǎn)和一襯底偏置電路107相連，襯底偏置電路107，其一端電連接于所述第二 晶體管22漏極和所述第三晶體管23漏極間，所述襯底偏置電路包括一焊盤(PAD)，其所在 電路一端接連第一晶體管21、第二晶體管22、第七晶體管27的襯底以及電連接于所述第二 晶體管22漏極和所述第三晶體管23漏極間，另一端連接于一電阻和一電容間，所述電阻的 另一端連接于第三電壓源VDD5，所述電容的另一端連接一接地端，所述限壓模塊為第七晶 體管27，用于限壓的第七晶體管27，其源極連接于所述第二晶體管22漏極和所述第三晶體 管23漏極間，其漏極和所述第五晶體管25的漏極相連；所述限壓模塊與一反相器相連，所 述反相器的輸出信號(hào)控制所述限壓模塊的導(dǎo)通，所述第七晶體管27的柵極和一反相器103 相連，所述反相器103的輸入端為OE非；所述第一晶體管21的源極、第三晶體管23的柵極 和第五晶體管25的柵極分別連接至第一電壓源VDD相連，所述第四晶體管24的源極和第 六晶體管26的源極分別連接一接地端。 請(qǐng)同時(shí)參考圖1和圖3，圖1在背景技術(shù)中已有介紹，圖3是現(xiàn)有技術(shù)電路作為開漏電路用途時(shí)，把OE非與輸入IN接在一起實(shí)現(xiàn)其電壓變化的波形圖，圖中橫坐標(biāo)為時(shí)間， 縱坐標(biāo)為電壓，當(dāng)0E = l，IN = 0時(shí)，整個(gè)IO用作標(biāo)準(zhǔn)IO用，傳輸?shù)碗娖?。此時(shí)，圖1中的 一對(duì)用于輸出使能控制的晶體管005都為開啟狀態(tài)，A點(diǎn)電壓為零。當(dāng)OE二O，IN二 l時(shí)， 此時(shí)IO用作漏極開路IO，A點(diǎn)依舊為低電平，此時(shí)圖1中用于上拉的第二晶體管009開啟， 用于上拉的第一晶體管008的漏極即C點(diǎn)連接PAD，當(dāng)PAD上的電壓升高時(shí)，C點(diǎn)的電壓也 跟著升高，直到升高超過用于上拉的第一晶體管008的柵極的p溝道閾值電壓，此時(shí)用于上 拉的第一晶體管008開啟，此時(shí)在VDD5和VDD之間，將會(huì)有穩(wěn)定的電流。C點(diǎn)的電勢(shì)保持 高于用于上拉的第一晶體管008的柵極的電勢(shì)。如圖所示，PAD在tl時(shí)間段的末期，將會(huì) 保持一個(gè)穩(wěn)定的鉗位電壓，tl時(shí)間內(nèi)，A點(diǎn)電壓也隨PAD電壓的增加而一起增加。隨著點(diǎn)A 的電壓增加，用于上拉的第二晶體管009上所承受的電壓降低了，在tl時(shí)間段的末期，用于 上拉的第二晶體管009的柵漏電壓的絕對(duì)值依舊大于用于上拉的第二晶體管009上的開啟 電壓，因此用于上拉的第二晶體管009 —直是開啟的。與此同時(shí)，當(dāng)PAD上電壓上升時(shí)，即 限壓晶體管006的源極的電壓是上升的，柵極電壓是VDD，所以限壓晶體管006上源極的電 壓是增加的。當(dāng)限壓晶體管006開啟，A點(diǎn)通過限壓晶體管006持續(xù)的充電，直到用于上拉 的第二晶體管009上柵漏電壓的絕對(duì)值小于用于上拉的第二晶體管009的p溝道閾值電壓 Vtp，這個(gè)充電的時(shí)間即為圖中的t2時(shí)間段。在t2時(shí)間段的末期，用于上拉的第二晶體管 009上所承受的電壓近似等于閾值電壓Vtp，此時(shí)，用于上拉的第二晶體管009將會(huì)關(guān)閉，由 t2時(shí)間段轉(zhuǎn)入t3時(shí)間段，直流通路被關(guān)斷，PAD上的電壓將會(huì)增加到VDD5，A點(diǎn)的電壓也隨 著PAD的電壓的增加而增加。在t3時(shí)間段的末期，漏極開路的限制過程結(jié)束。
再請(qǐng)參考圖4，圖4是圖2的反相器的放大圖，所述反相器103包括第八晶體管 113，其柵極和0E非相連，源極和第一電壓源VDD相連，所述第八晶體管113為PM0S晶體管； 第九晶體管123，其柵極和OE非相連，所述第九晶體管123為NMOS晶體管，其n型晶體管的 襯底接一接地端，漏極電連接于所述第八晶體管113的漏極，源極和第二電壓源VDDC相連； 一端子，其一端電連接于所述第八晶體管113的漏極和所述第九晶體管123的漏極間，另一 端信號(hào)和所述第七晶體管27的柵極相連。 假設(shè)VDD = 3. 3V，正常工作時(shí)，焊盤端輸出電壓為5V， VDDC = 1. 8V。
所述反向器103有兩個(gè)功能 1.它具有一般反向器103的用途，因?yàn)檩斎霝镺E的非，所以輸出D隨著OE非的翻 轉(zhuǎn)而相反變化，在OE為高電平的時(shí)候，OE非為低電平，此時(shí)D為第一電壓源的高電平VDD， 這個(gè)時(shí)候，所述第七晶體管27的狀態(tài)和作為標(biāo)準(zhǔn)10時(shí)其所處的狀態(tài)一樣，這個(gè)時(shí)候，整個(gè) IO用作標(biāo)準(zhǔn)IO用，當(dāng)OE為"0〃電平時(shí)，由于之前的邏輯，OE非為VDD，這個(gè)時(shí)候D點(diǎn)的電 平為第二電壓源的相對(duì)的低電平VDDC，這個(gè)時(shí)候所述第七晶體管柵源電壓的絕對(duì)值大于P 型晶體管的開啟電壓Vtp，第七晶體管開啟，用來作為漏極開路IO，加速A點(diǎn)跟隨焊盤(PAD) 電平5V。 D點(diǎn)跟隨OE的變化而變化，A點(diǎn)為PAD電壓，避免因?yàn)榉謮涸斐傻闹虚g電平。
2.如果用于一般的接地端〃 0〃電平為低，當(dāng)OE為〃 0〃時(shí)，D點(diǎn)也為〃 0〃 ，這 個(gè)時(shí)候在所述第七晶體管27柵極(〃 0〃 V)和源極(PAD :5V)之間的電壓差為5V，因?yàn)樗?述第七晶體管27為3. 3V器件，其四端電壓差如果大于3. 3V將會(huì)有可靠性的問題，為了避 免此類問題，故將反向器的接地端接到第二電壓源的VDDC，相對(duì)〃 0〃電平，源極電壓會(huì)比 較高，這時(shí)，D就不是〃 0V〃而是第二電壓源的VDDC的電平，保證了所述第七晶體管27的柵源電壓小于3. 3V。 接著請(qǐng)參考圖5，圖5是本發(fā)明電壓變化的波形圖，圖中橫坐標(biāo)為時(shí)間，縱坐標(biāo)為電壓，當(dāng)0E = 1， IN = 0時(shí)，整個(gè)IO用作標(biāo)準(zhǔn)IO用，傳輸?shù)碗娖健．?dāng)IN = l，OE = O，D點(diǎn)電壓為VDDC，此時(shí)10用作漏極開路10，和先前技術(shù)一樣，首先，A點(diǎn)為低電平，第二晶體管是開啟的，C點(diǎn)隨著PAD的電壓的升高而升高，直到第一晶體管上柵漏的電壓的絕對(duì)值大于其閾值電壓Vtp。因?yàn)镈點(diǎn)電壓為VDDC，當(dāng)?shù)谄呔w管上柵源電壓的絕對(duì)值上升高于P溝道閾值電壓Vtp時(shí)，第七晶體管開始導(dǎo)通，所花費(fèi)的時(shí)間很短，然后A點(diǎn)由第七晶體管充電，A點(diǎn)電壓將迅速上升，超過C點(diǎn)電壓，此時(shí)第二晶體管關(guān)閉，PAD上的電壓快速上升到VDD5，A點(diǎn)電壓通過第七晶體管也上升到VDD5。 雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與潤(rùn)飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求書所界定者為準(zhǔn)。
8
權(quán)利要求
一種可承受高電壓的輸出緩沖器，包括輸入模塊，輸入端連接輸入信號(hào)和輸出使能信號(hào)；上拉模塊，接收所述輸入模塊的第一輸出信號(hào)，在第一電壓和輸出點(diǎn)之間根據(jù)接收的信號(hào)提供一高阻抗或低阻抗電路；下拉模塊，接收所述輸入模塊的第二輸出信號(hào)，在接地端和所述輸出點(diǎn)之間根據(jù)接收的信號(hào)提供一低阻抗或高阻抗電路；使能控制模塊，接收輸出使能信號(hào)，輸出端和所述上拉模塊相連，在所述上拉模塊為高阻抗電路時(shí)，控制所述上拉模塊的導(dǎo)通；限壓模塊，接收所述輸出點(diǎn)的信號(hào)，輸出端和所述上拉模塊相連，在所述上拉模塊為高阻抗電路時(shí)，控制所述上拉模塊的導(dǎo)通；所述緩沖器的特征在于所述限壓模塊與一反相器相連，所述反相器的輸出信號(hào)控制所述限壓模塊的導(dǎo)通，所述反相器的輸入信號(hào)為輸出使能信號(hào)的非。
2. 根據(jù)權(quán)利要求1所述一種可承受高電壓的輸出緩沖器，其特征在于所述上拉模塊包 括第一晶體管和第二晶體管，所述第一晶體管的柵極和所述與非門的輸出端相連，所述第 一晶體管的漏極和所述第二晶體管的源極相連。
3. 根據(jù)權(quán)利要求2所述可承受高電壓的輸出緩沖器，其特征在于所述第一晶體管和所 述第二晶體管為PM0S晶體管。
4. 根據(jù)權(quán)利要求1所述一種可承受高電壓的輸出緩沖器，其特征在于所述下拉模塊 包括第三晶體管和第四晶體管，所述第四晶體管的柵極和所述或非門的輸出端相連，所述 第三晶體管的柵極和第一電壓源相連；所述第三晶體管的源極和所述第四晶體管的漏極相 連，所述第三晶體管的漏極和所述第二晶體管的漏極相連。
5. 根據(jù)權(quán)利要求4所述可承受高電壓的輸出緩沖器，其特征在于所述第三晶體管和所 述第四晶體管為NM0S晶體管。
6. 根據(jù)權(quán)利要求1所述一種可承受高電壓的輸出緩沖器，其特征在于所述使能控制模 塊包括第五晶體管和第六晶體管，所述第六晶體管的柵極和0E相連，所述第五晶體管的柵 極和第三晶體管的柵極相連；所述第五晶體管的漏極和所述第二晶體管的柵極相連，所述 第五晶體管的源極和所述第六晶體管的漏極相連。
7. 根據(jù)權(quán)利要求6所述可承受高電壓的輸出緩沖器，其特征在于所述第五晶體管和所 述第六晶體管為NM0S晶體管。
8. 根據(jù)權(quán)利要求1所述一種可承受高電壓的輸出緩沖器，其特征在于所述限壓模塊為 第七晶體管，其源極連接于所述第二晶體管漏級(jí)和所述第三晶體管漏級(jí)間，其漏極和所述 第五晶體管的漏極相連。
9. 根據(jù)權(quán)利要求1所述可承受高電壓的輸出緩沖器，其特征在于所述反相器包括 第八晶體管，其柵極和0E非相連，源極和第一電壓源相連；第九晶體管，其柵極和OE非相連，漏極電連接于所述第八晶體管的漏極，源極和第二 電壓源相連；一端子，其一端電連接于所述第八晶體管的漏極和所述第九晶體管的漏極間，另一端 和所述第七晶體管的柵極相連。
10. 根據(jù)權(quán)利要求9所述可承受高電壓的輸出緩沖器，其特征在于所述第八晶體管為PM0S晶體管。
11. 根據(jù)權(quán)利要求9所述可承受高電壓的輸出緩沖器，其特征在于所述第九晶體管為 NM0S晶體管。
12. 根據(jù)權(quán)利要求1所述一種可承受高電壓的輸出緩沖器，其特征在于所述輸出點(diǎn)和 一襯底偏置電路相連。
13. 根據(jù)權(quán)利要求12所述可承受高電壓的輸出緩沖器，其特征在于所述襯底偏置電路 包括一焊盤，其所在電路一端接連第一、第二、第七晶體管的襯底以及連接于所述第二晶體 管漏極和所述第三晶體管漏極間，另一端連接于一電阻和負(fù)載電容間，所述電阻的另一端 連接于第三電壓源，所述電容的另 一端連接一接地端。
14. 根據(jù)權(quán)利要求1所述可承受高電壓的輸出緩沖器，其特征在于所述第一晶體管的 源極和所述第一電壓源相連，所述第四晶體管的源極連接一接地端。
15. 根據(jù)權(quán)利要求1所述可承受高電壓的輸出緩沖器，其特征在于所述上拉模塊和所 述下拉模塊中最多只存在一個(gè)低阻抗電路。
全文摘要
本發(fā)明提供了一種可承受高電壓的輸出緩沖器，包括輸入模塊、上拉模塊、下拉模塊、使能控制模塊和限壓模塊，輸入模塊的輸入端連接輸入信號(hào)和輸出使能信號(hào)，限壓模塊與一反相器相連，反相器的輸出信號(hào)控制限壓模塊的導(dǎo)通，反相器的輸入信號(hào)為輸出使能信號(hào)的非，本發(fā)明有效地提高了標(biāo)準(zhǔn)輸入輸出電路作為開漏電路時(shí)輸出波形的性能，同時(shí)降低了限壓晶體管上所承受的最大電壓，提高了電路的可靠性，從而保證了整個(gè)電路的穩(wěn)定運(yùn)行。
文檔編號(hào)H03K19/0175GK101753129SQ20081020380
公開日2010年6月23日 申請(qǐng)日期2008年12月1日 優(yōu)先權(quán)日2008年12月1日
發(fā)明者俞大立, 程惠娟, 郭之光, 陳先敏, 陳捷 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司