專利名稱：可耐受高電壓輸出暫存器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及一高阻抗?fàn)顟B(tài)的輸出暫存器，更具體地說，涉及能夠耐受輸出端電壓大于輸入端電壓的輸出暫存器。
圖1為傳統(tǒng)輸出暫存器100的電路圖。在圖1中，IN 102代表一個訊號輸入，OE(可動作輸出)104代表為順利輸出所需的訊號輸入，代表訊號輸入IN102反轉(zhuǎn)型態(tài)的輸出端106則與輸出墊108相連。訊號輸入104(OE，可動作的輸出)與或門110的低動作輸出端，還有與門112的輸入端相連?；蜷T110輸出端的DP點(diǎn)和p通道晶體管118(MP1)的柵極相連。P通道晶體管118在其源極和漏極之間有一通道，兩端分別連接電壓供應(yīng)120(VDD，通常是+3.3伏特)與輸出端106。該p通道晶體管的基底和Vdd 120相連。與門112輸出端的DN點(diǎn)則和一n通道晶體管126(MN1)的柵極相連。該n通道晶體管126的通道則兩端分別連接輸出端106和參考電壓128，而該n通道晶體管的基底則與參考電壓128相連。
根據(jù)圖1所示，以下將描述邏輯柵極110和112，以及晶體管MP1 118和MN1 126的運(yùn)作情形。當(dāng)OE 104訊號邏輯為low(或是”0”，關(guān)閉狀態(tài))時，DP點(diǎn)114的邏輯為high，DN點(diǎn)112的邏輯為low，則MP1 118和MN1 126晶體管皆在關(guān)的狀態(tài)，而本驅(qū)動器也因而進(jìn)入高阻抗?fàn)顟B(tài)。當(dāng)OE 104邏輯為high(或是”1”，啟動狀態(tài))時，本暫存器即脫離高阻抗?fàn)顟B(tài)，而此時的輸出端視IN訊號的狀態(tài)而定。如果IN 102邏輯為low(或是”0”)，DP 114和DN122皆為low(或”0”)，而MP1 118晶體管和MN1 126晶體管則分別為開與關(guān)的狀態(tài)，因而造成輸出端106電壓趨近于輸入端電壓Vdd。
如果IN 102邏輯為high(或”1”)，且OE 104亦為high(或是”1”，開)，則DP 114和DN 122皆為high(或是”1”)，MP1 118晶體管與MN1 126晶體管則分別為關(guān)與開，因而造成輸出端106電壓趨近于參考電壓(Gnd)128。
前述的輸出暫存器在操作上有一條件，即施加于輸出端的電壓不得大幅超出輸入端電壓120(通常約為+3.3伏特)。如果施加于輸出端的電壓大于輸入端的話，p通道晶體管118與輸出端106相連的通道底端的電壓，將會比和供應(yīng)電壓相近的柵極電壓來得大，因而造成其通道自輸出端106傳導(dǎo)回輸入端120。輸出端電壓較高(例如5伏特)會對p通道晶體管的主體二極管(body diode)產(chǎn)生順向偏壓，導(dǎo)致遺漏電流以及該晶體管的暫存器柵極氧化層發(fā)生退化，并因此降低其可靠性。
圖2所示的前述暫存器電路圖即企圖克服此一問題。如圖2所示，輸出暫存器200包括一對p通道導(dǎo)入晶體管MP1和MP2，一個n通道導(dǎo)出晶體管MN1，一個可動作晶體管(enable transistor)MN3，一個受限晶體管MP4，一個或門以及一個與門。
P通道導(dǎo)入晶體管MP1和MP3的通道在電壓輸入端Vdd和輸出端206之間相互串聯(lián)。具體而言，晶體管MP1 218的源極與基底是和電壓輸入端Vdd220(通常為+3.3伏特)相連，而其漏極則與A222相連。晶體管MP3 242的通道則分別與A 222以及輸出端206相連。晶體管MP3 242的基底是和輸出端206相連。晶體管MN1 228的通道分別與輸出端206及參考電壓244相連。晶體管MN3 238的通道分別與晶體管MP3 242的柵極240以及參考電位244相連。晶體管MP4 236的通道分別與晶體管MP3 242的柵極240以及輸出端206相連；MP4的基底亦與輸出端206相連。
與門212的輸出端與導(dǎo)出晶體管MN1 228的柵極相接，或門210的輸出端則和導(dǎo)入晶體管MP1 218的柵極216相連。OE 204訊號輸入端與晶體管MP4 236及MN3238的柵極232及234相連。OE 204訊號輸入端同時和或門210的低動作輸出端，還有與門212的一個輸入端相連。IN訊號則與或門210的高動作輸入端，和與門212的另一個輸入端相連。
與圖1所示的輸出暫存器100相比較，圖2所示的輸出暫存器200包括內(nèi)含MP3、MP4、及MN3的受限電路230。當(dāng)OE 204的邏輯訊號為low(或”0”)時，晶體管MN3238屬于關(guān)閉狀態(tài)，與晶體管MP3 240的柵極和源極相連的晶體管MP4 236則為低阻抗?fàn)顟B(tài)。這將迫使晶體管MP3 240進(jìn)入高阻抗?fàn)顟B(tài)，因?yàn)镸P3并無源極一柵極電壓(source-to-gate voltage)。若在206施加的電壓較輸入端電壓Vdd更大，例如5伏特，則輸出端206將成為高阻抗?fàn)顟B(tài)，而從輸出端206返回電源供應(yīng)220的電流，在面對比電源供應(yīng)電壓超出2或3伏特的訊號時則會受到受限。當(dāng)OE 204的輸入訊號邏輯為high(或”1”)時，晶體管MP4 236不具傳導(dǎo)性，而晶體管MN3 238則為啟動狀態(tài)。晶體管MN3 234的漏極會導(dǎo)出晶體管MP3 242的柵極，使其電壓趨近于參考電壓，從而可動作晶體管MP3。
于是晶體管MP1 216和MN1 226之運(yùn)作便和傳統(tǒng)電路一樣，驅(qū)動輸出端206，并呈現(xiàn)低阻抗?fàn)顟B(tài)。
然圖2所示的輸出暫存器200中，晶體管MP1 218和MP3 240是形成于不同的n井，需用較大尺寸的晶片，因而對柵極氧化層的完整性產(chǎn)生不利影響。
因此，如何設(shè)計(jì)出在輸出端能夠承受從0到5伏特不等的電壓，并在不增加晶片尺寸的前提下，有效克服柵極氧化層完整性問題的改良型輸出暫存器，實(shí)有其必要性。
本發(fā)明的優(yōu)點(diǎn)的在于本輸出暫存器在供應(yīng)電壓為3.3伏特時，其輸出端仍能夠與5伏特的輸入訊號相容。
本發(fā)明的另一個優(yōu)點(diǎn)在于有效克服了柵極氧化層完整性、可靠性降低的問題。
另一個優(yōu)點(diǎn)則是由于暫存器在晶片上所占面積縮小，故可降低暫存器的制造成本。


本發(fā)明前述及其他的特點(diǎn)、層面與優(yōu)點(diǎn)將可在下列描述、隨附的權(quán)利要求范圍、以及附圖中獲得更充分的理解圖1顯示了已有的輸出暫存器的電路圖；圖2顯示了另一已有的輸出暫存器的電路圖；圖3顯示了本發(fā)明的一種可耐受高電壓的輸出暫存器實(shí)施例的電路圖；圖4顯示了圖3所示電路的n井偏壓電路實(shí)施例的電路圖；圖5顯示了圖3所示電路的n井偏壓電路另一實(shí)施例的電路圖。
導(dǎo)入晶體管330和334的通道皆于一端相連在一塊，以使這對晶體管的通道串聯(lián)起來。第一個導(dǎo)入晶體管330的通道的另一端則是與供應(yīng)電壓Vdd 302相連，而第二個導(dǎo)入晶體管334的通道的另一端則與輸出端312相連，而后者又與墊313(pad 313)連在一起。
導(dǎo)出晶體管338和332的通道皆于一端相連在一塊，以使這對晶體管的通道串聯(lián)起來。第一個導(dǎo)出晶體管338的通道的另一端則是與輸出端312相連，而第二個導(dǎo)出晶體管332的通道的另一端則與GND 304相接。第一個導(dǎo)出晶體管338的柵極系和供應(yīng)電壓Vdd 302相連。
可動作晶體管340和342的通道皆于一端相連在一塊，以使這對晶體管的通道串聯(lián)起來。第一個可動作晶體管340的通道的另一端則是與第二個導(dǎo)入晶體管334的柵極相連，而第二個可動作晶體管342的通道的另一端則與GND 304相連。第一個可動作晶體管340的柵極是與供應(yīng)電壓Vdd 302相連。
受限晶體管336的通道分別與第二個導(dǎo)入晶體管334的柵極，以及輸出端312相連。該受限晶體管的柵極則和供應(yīng)電壓Vdd 302相連。受限晶體管336的基底與導(dǎo)入晶體管330和334的基底皆和一基底偏壓NW BIAS 306相連。
與非門314有一輸出端320與第一個導(dǎo)入晶體管330的柵極相連，另有2個輸入端，一個專門接收輸入數(shù)據(jù)訊號IN 310，另一個則接收輸出動作訊號OE 308。
或非門322有一輸出端328與第二個導(dǎo)出晶體管332的柵極相連，另有兩個輸入端，一個為高動作輸入端，接收數(shù)據(jù)輸入訊號IN 310，另一個為低動作輸入端，接收輸出動作訊號OE 308。
當(dāng)晶體管330與334的柵極皆為low時，這對導(dǎo)入晶體管330和334為供應(yīng)電壓Vdd及輸出端312之間提供了一低阻抗通道。但只要其中有一個柵極邏輯為high時，這對導(dǎo)入晶體管330與334則提供一高阻抗通道。
當(dāng)晶體管332的柵極邏輯為high時，導(dǎo)出晶體管338及332為輸出端312及參考電壓304之間提供一低阻抗通道；當(dāng)332的柵極為low時，則為高阻抗通道。
當(dāng)?shù)诙€可動作晶體管342的柵極邏輯為high時，可動作晶體管340和342為第二個導(dǎo)入晶體管334的柵極與參考電壓304之間提供了一低阻抗通道；當(dāng)342的柵極邏輯為low時，則為高阻抗通道。
當(dāng)輸出端電壓較供應(yīng)電壓Vdd高出約一p通道起始電壓Vtp時，受限晶體管336為和晶體管334通道一端相連的輸出端312，以及晶體管334的柵極之間提供了一低阻抗通道。否則受限晶體管336將不具傳導(dǎo)性，因?yàn)槠渫ǖ赖碾妷翰⑽创笥谄鋿艠O電壓，即供應(yīng)電壓Vdd。
圖3所示電路的操作方法如下。當(dāng)輸出端OE訊號邏輯為low(其電壓接近參考電壓)，與非門輸出端邏輯為high(其電壓接近供應(yīng)電壓Vdd)，第一個導(dǎo)入晶體管330之柵極亦然。在此情況下，可動作晶體管340及342為第二個導(dǎo)入晶體管334的柵極與參考電壓304之間提供一高阻抗通道。因此，導(dǎo)入晶體管在供應(yīng)電壓Vdd302和輸出端312之間提供一高阻抗通道。此外，當(dāng)OE訊號為low時，導(dǎo)出晶體管338和332將產(chǎn)生高阻抗，因?yàn)榫w管332的柵極為low，而輸出動作訊號驅(qū)使或非門322的輸出邏輯為low。受限晶體管336通常不具傳導(dǎo)性，除非在輸出端施加較供應(yīng)電壓Vdd 302更高的電壓，且輸出暫存器系處于高阻抗?fàn)顟B(tài)。若發(fā)生此種情形，則受限晶體管336會進(jìn)行傳導(dǎo)以避免在第二個導(dǎo)入晶體管334上產(chǎn)生源極-柵極電壓。如此可以保證即使輸出端電壓大于供應(yīng)電壓時，在輸出端312及供應(yīng)電壓302之間仍存在高阻抗。
當(dāng)輸出動作訊號OE邏輯為high時，可動作晶體管340及342將在第二個導(dǎo)入晶體管334的柵極和參考電位304之間提供低阻抗，使晶體管334的柵極邏輯變成low。這使得兩個導(dǎo)入晶體管可以視輸入數(shù)據(jù)訊號310而呈現(xiàn)低阻抗或高阻抗。若輸入數(shù)據(jù)訊號為high，則導(dǎo)入晶體管330和334將在供應(yīng)電壓Vdd 302及輸出端312之間提供低阻抗，而導(dǎo)出晶體管338和332則在輸出端與參考電壓304之間提供高阻抗。這將造成輸出端312的電壓提高為幾近供應(yīng)電壓Vdd 302。若輸入數(shù)據(jù)訊號邏輯為low，則情況會相反過來，即導(dǎo)入晶體管提供高阻抗，而導(dǎo)出晶體管則提供低阻抗，從而降低輸出端電壓至接近參考電壓的水準(zhǔn)。當(dāng)輸出動作訊號邏輯為high時，受限晶體管對輸出并無影響，因?yàn)槠渫ǖ赖碾妷翰⑽摧^柵極電壓來得高。
針對圖3所示的電路而言，最好能夠在p通道晶體管330與334形成的n井上施加偏壓，如此一來p型源極和漏極區(qū)才不會對n井產(chǎn)生順相偏壓。故應(yīng)于p通道晶體管330、334、336的基底或主體上施加一基底偏壓c。在一實(shí)施例中，該電壓VF系藉由第四圖所示n井偏壓電路400所產(chǎn)生的。
圖4中，n井偏壓電路400包括一對p通道偏壓晶體管404與406。這些偏壓晶體管的通道皆于402端相連，以串聯(lián)這些偏壓晶體管的通道。第一個偏壓晶體管404的通道另一端和供應(yīng)電壓408相連，而第二個偏壓晶體管406的通道另一端則與輸出端410相連。第一個偏壓晶體管404的柵極和供應(yīng)電壓Vdd 408相連，第二個偏壓晶體管406的柵極則和輸出端410相連。每個晶體管的基底則與晶體管404和406的兩個通道的接合點(diǎn)相連，該接合點(diǎn)提供基底偏壓VF。
如此安排下，晶體管404和406提供一偏壓VF，視輸出電壓與供應(yīng)電壓孰者為大即為VF。若供應(yīng)電壓408較大，則晶體管404具傳導(dǎo)性，并使偏壓輸出端402趨近供應(yīng)電壓。若輸出端410至電壓較大，則晶體管406具傳導(dǎo)性，并使偏壓輸出端402趨近輸出端電壓。當(dāng)圖4所示電路400被用來當(dāng)作偏壓產(chǎn)生器，讓n井與p通道晶體管在n井上所形成的p區(qū)之間維持一缺乏區(qū)(和隔離)時，可使晶體管404、406、330、334、306的基底維持在電路中的最高電壓。
圖5所示為圖4中的n井偏壓電路應(yīng)用于不同的實(shí)施例。其中較圖4所示電路增加了第三個偏壓晶體管508。第三個偏壓晶體管的通道分別連接供應(yīng)電壓Vdd 510和偏壓輸出端502。第三個偏壓晶體管508的柵極則與圖3所示的第二個導(dǎo)入晶體管334的柵極，或是圖3所示的可動作晶體管的接合點(diǎn)B相連。若與第二個導(dǎo)入晶體管334的柵極，或是可動作晶體管的接合點(diǎn)相連時，晶體管508會在供應(yīng)電壓Vdd510和偏壓輸出端502之間提供一較低的電阻，因?yàn)榫w管508的柵極電壓比晶體管504柵極電壓更接近參考電壓304。
基于以上討論，本發(fā)明揭示一可耐受高電壓的輸出暫存器，在供應(yīng)電壓為3.3伏特的情況下，其輸出端仍能夠與5伏特的輸入訊號相容。本發(fā)明得以克服因柵極氧化層完整性可靠性退化所衍生的問題，并借著縮小晶片尺寸而進(jìn)一步降低制造成本。
雖然本發(fā)明已以數(shù)個較佳實(shí)施例詳述如上，但仍有其他可能的實(shí)施例。故隨附權(quán)利要求書的精神與范圍不應(yīng)被局限于上列詳述的較佳實(shí)施例。
權(quán)利要求
1.一種具高阻抗?fàn)顟B(tài)的驅(qū)動器，其中包含導(dǎo)入裝置針對輸出動作訊號以及輸入數(shù)據(jù)訊號加以反應(yīng)的導(dǎo)入裝置，能夠在第一供應(yīng)電壓和輸出端之間提供一低阻抗或高阻抗通道；當(dāng)輸出動作訊號及輸入數(shù)據(jù)訊號邏輯皆為高時，將出現(xiàn)低阻抗通道；而在輸出動作訊號和輸入數(shù)據(jù)訊號兩者中有一個邏輯為低時，則將出現(xiàn)高阻抗通道；當(dāng)此一導(dǎo)入裝置出現(xiàn)高阻抗通道時，它將分別與較輸出電壓為大的基底偏壓，以及第一供應(yīng)電壓相連；導(dǎo)出裝置針對輸出動作訊號及輸入數(shù)據(jù)訊號加以反應(yīng)的導(dǎo)出裝置，能夠在輸出端和第二供應(yīng)電壓之間提供一低阻抗或高阻抗通道；當(dāng)輸出動作訊號邏輯為高，而輸入數(shù)據(jù)訊號為低時，將出現(xiàn)低阻抗通道；反之，當(dāng)輸出動作訊號邏輯為低，而輸入數(shù)據(jù)訊號為高時，則將出現(xiàn)高阻抗通道；受限裝置針對輸出端電壓加以反應(yīng)之受限裝置，在導(dǎo)入裝置出現(xiàn)高阻抗時，能夠在該導(dǎo)入裝置上操作，以阻絕自輸出端至第一供應(yīng)電壓的傳導(dǎo)。
2.一種具高阻抗?fàn)顟B(tài)的驅(qū)動器，其中包括導(dǎo)入裝置針對第一個與第二個控制訊號加以反應(yīng)的導(dǎo)入裝置，能夠在第一個供應(yīng)電壓和輸出端之間提供一低阻抗或高阻抗通道；當(dāng)?shù)谝慌c第二個控制訊號接近第二個供應(yīng)電壓時，將出現(xiàn)低阻抗通道；當(dāng)?shù)谝换虻诙€控制訊號接近第一個供應(yīng)電壓時，則出現(xiàn)高阻抗通道；導(dǎo)出裝置針對第三個控制訊號加以反應(yīng)的導(dǎo)出裝置，能夠在第二個供應(yīng)電壓和輸出端之間提供低阻抗或高阻抗通道；當(dāng)?shù)谌齻€控制訊號接近第一個供應(yīng)電壓時，將出現(xiàn)低阻抗通道；當(dāng)?shù)谌齻€控制訊號接近第二個供應(yīng)電壓時則出現(xiàn)高阻抗通道；動作裝置針對一輸出動作訊號加以反應(yīng)的動作裝置，能夠在第二個控制訊號與第二個供應(yīng)電壓之間提供低阻抗或高阻抗通道；當(dāng)輸出動作訊號接近第一個供應(yīng)電壓時，將出現(xiàn)低阻抗通道；當(dāng)輸出動作訊號接近第二個共硬電壓時則出現(xiàn)高阻抗通道；受限裝置針對輸出端電壓加以反應(yīng)的受限裝置，能夠在輸出端和第二個控制訊號之間提供高阻抗或低阻抗通道；當(dāng)輸出電壓較第一個供應(yīng)電壓大，且有一由動作裝置所提供的高阻抗通道時，將出現(xiàn)低阻抗通道；反之則出現(xiàn)高阻抗通道；以及邏輯裝置針對輸出動作訊號和輸入數(shù)據(jù)訊號加以反應(yīng)的邏輯裝置，提供第一個控制訊號和第三個控制訊號。
3.如權(quán)利要求2所述的驅(qū)動器，其特征在于，導(dǎo)入裝置包括第一個與第二個p通道導(dǎo)入晶體管，每個都具備一介于漏極和源極之間的通道、一個柵極和一個基底；這些通道的一端皆相連在一塊以串聯(lián)這些通道，第一個導(dǎo)入通道的另一端則和第一個供應(yīng)電壓相連，第二個導(dǎo)入通道的另一端則與輸出端相連，基底則被施以一控制偏壓，第一個導(dǎo)入晶體管的柵極和第一個控制訊號相連，第二個導(dǎo)入晶體管的柵極則和第二個控制訊號相連。
4.如權(quán)利要求2所述的驅(qū)動器，其特征在于，包含為提供控制偏壓所需的裝置。
5.如權(quán)利要求4所述的驅(qū)動器，其特征在于，為提供控制偏壓的裝置包括一對p通道偏壓晶體管，每個皆具備一介于漏極和源極之間的通道、一個柵極和一個基底；這些通道的一端皆相連在一塊以串聯(lián)這些通道，這些通道相連之接合點(diǎn)可提供控制基底偏壓，第一個偏壓通道的另一端則與第一個供應(yīng)電壓相連，而第二個偏壓通道的另一端則是與輸出端相連，而基底則與控制基底偏壓相連。
6.如權(quán)利要求4所述的驅(qū)動器，其特征在于，提供基底偏壓的裝置還包括一偏壓電流開關(guān)晶體管，具備一介于漏極和源極之間的通道和一個柵極；該通道的一端連接于第一個供應(yīng)電壓，該通道的另一端則與偏壓晶體管的通道相接點(diǎn)連在一起，而柵極則與第二個控制訊號連接。
7.如權(quán)利要求4所述的驅(qū)動器，其特征在于，提供基底偏壓的裝置還包括一偏壓電流開關(guān)晶體管，具備一介于漏極和源極之間的通道和一個柵極；該通道的一端連接于第一個供應(yīng)電壓，該通道的另一端則與偏壓晶體管通道相接點(diǎn)連接，而柵極則與可動作晶體管通道相節(jié)點(diǎn)連接。
8.如權(quán)利要求2所述的驅(qū)動器，其特征在于，導(dǎo)出裝置包括第一個及第二個n通道晶體管，每個皆具備一介于漏極和源極之間的通道和一個柵極；這些通道的一端皆相連在一塊以串聯(lián)這些通道，第一個導(dǎo)出通道的另一端則和輸出端相連，而第二個導(dǎo)出通道的另一端則和第二個供應(yīng)電壓線連，第一個n通道晶體管的柵極和第一個供應(yīng)電壓相連，而第二個n通道晶體管的柵極則與第三個控制訊號相連。
9.如權(quán)利要求2所述的驅(qū)動器，其特征在于，動作裝置包括第一個和第二個n通道晶體管，每個皆具備一介于漏極和源極之間的通道和一個柵極；這些通道的一端彼此相接以為串聯(lián)，第一個動作通道的另一端提供第二個控制訊號，第二個動作通道的另一端則和第二個供應(yīng)端相連，第一個可動作晶體管的柵極和第一個供應(yīng)電壓相連，而第二個可動作晶體管的柵極則與輸出動作訊號相連。
10.如權(quán)利要求2所述的驅(qū)動器，其特征在于，受限裝置包括一p通道晶體管具備一介于漏極和源極之間的通道，一個柵極和一個基底；該柵極與第一個供應(yīng)端相連，而通道兩端則分別連接輸出端與第二個控制訊號，而基底則被施以控制偏壓。
11.如權(quán)利要求10所述的驅(qū)動器，其特征在于，包含為提供控制偏壓所需的裝置。
12.如權(quán)利要求11所述的驅(qū)動器，其特征在于，提供控制偏壓的裝置包括一對p通道偏壓晶體管，每個皆具備一介于漏極和源極之間的通道，一個柵極和一個基底；這些通道的一端彼此相接以為串聯(lián)，這些通道的相接點(diǎn)提供控制基底偏壓，第一個偏壓通道的另一端則與第一個供應(yīng)電壓相接，而第二個偏壓通道的另一端則與輸出端相接，基底則和控制基底偏壓相連。
13.如權(quán)利要求12所述的驅(qū)動器，其特征在于，提供控制偏壓的裝置還包括一個偏壓電流開關(guān)晶體管，具備一介于漏極和源極之間的通道，和一個柵極；該通道的一端與第一個供電電壓相連，通道的另一端則和偏壓晶體管通道相接處連在一起，而柵極與第二個控制訊號相連。
14.如權(quán)利要求12所述的驅(qū)動器，其特征在于，提供控制偏壓的裝置還包括一偏壓電流開關(guān)晶體管，具備一漏極和源極之間的通道，和一個柵極；通道的一端與第一個供應(yīng)電壓相連，通道另一端則和偏壓晶體管通道相接處連在一起，而柵極則與可動作晶體管通道相接處相連。
15.如權(quán)利要求12所述的驅(qū)動器，其特征在于，邏輯元件包括一個具兩個輸入端之與非門提供第三個控制訊號，一個高動作輸入端接收輸入數(shù)據(jù)訊號，以及一個低動作輸入端接收輸出動作訊號。
16.一具備高阻抗?fàn)顟B(tài)的驅(qū)動器，其中包括第一個與第二個p通道導(dǎo)入晶體管，每個皆具備一介于漏極與源極之間的通道，一個柵極和一個基底；這些通道的一端彼此相接以為串聯(lián)，第一個導(dǎo)入晶體管的另一端與第一個供應(yīng)電壓相接，第二個導(dǎo)入晶體管的另一端則與驅(qū)動器的輸出端相接，而基底則被施以控制偏壓；第一個和第二個n通道導(dǎo)出晶體管，每個皆具備一介于漏極與源極之間的通道，和一個柵極；這些通道的一端彼此相接以為串聯(lián)，第一個導(dǎo)出通道的另一端系輸出端相接，而第二個導(dǎo)出通道的另一端則和第二個供應(yīng)電壓相接；第一個和第二個n通道可動作晶體管，每個皆具備一介于漏極與源極之間的通道，和一個柵極；這些通道的一端彼此相接以為串聯(lián)，第一個動作通道的另一端與第二個導(dǎo)入晶體管的柵極相接，第二個可動作晶體管的另一端則和第二個供應(yīng)電壓相接，而第一個可動作晶體管的柵極和第一個供應(yīng)電壓相接；一p通道受限晶體管，具備一介于漏極與源極之間的通道，一個柵極和一個基底；該柵極系與第一個供應(yīng)端相接，通道兩端分別連接第二個p通道導(dǎo)入晶體管的輸出端與其柵極，而基底則被施以控制偏壓；一或非門，其輸出端與第二個導(dǎo)出晶體管柵極相接，另具備一高動作輸入端和一低動作輸入端；以及一與非門，其輸出端與第一個導(dǎo)入晶體管柵極相接，而其專門接收輸出動作訊號的第一個輸入端則分別和或非門的低動作輸入端，以及第二個可動作晶體管的柵極相接；其專門接收邏輯輸入訊號的第二個輸入端則和或非門的高動作輸入端相接。
17.如權(quán)利要求16所述的驅(qū)動器，其特征在于，還包括一對p通道偏壓晶體管，每個皆具備一介于漏極與源極之間的通道，一個柵極和一個基底；這些通道的一端彼此相接以為串聯(lián)，通道相接點(diǎn)則提供控制基底偏壓；第一個偏壓通道的另一端與第一個供應(yīng)電壓相接，第二個偏壓通道的另一端與輸出端相接，基底則和控制基底偏壓相連。
18.如權(quán)利要求17所述的驅(qū)動器，其特征在于，還包括一偏壓電流開關(guān)晶體管，具備一介于漏極與源極之間的通道，和一個柵極；該通道的一端與第一個供應(yīng)電壓相接，另一端則和偏壓晶體管通道的相接點(diǎn)連在一起，柵極則與第二個導(dǎo)入晶體管的柵極相接。
19.如權(quán)利要求17所述的驅(qū)動器，其特征在于，還包括一個偏壓電流開關(guān)晶體管，具備一介于漏極與源極之間的通道，和一個柵極；該通道的一端與第一個供應(yīng)電壓相接，另一端則和偏壓晶體管的通道相接點(diǎn)連在一起，而柵極則和可動作晶體管的]通道相接點(diǎn)連在一塊。
全文摘要
本發(fā)明揭示一可耐受高電壓的輸出暫存器，能夠在供應(yīng)電壓為3.3伏特時，其輸出端仍能夠與5伏特的輸入訊號相容。本可耐受高電壓輸出暫存器包括一與非門，一或非門，一對導(dǎo)入晶體管，一對導(dǎo)出晶體管，一對可動作晶體管，一受限晶體管，和一基底偏壓電路。本發(fā)明能夠克服因柵極氧化層完整性可靠性退化所造成的問題，并藉由縮小晶片尺寸而降低制造成本。
文檔編號H03K19/0175GK1467915SQ02160509
公開日2004年1月14日 申請日期2002年12月27日 優(yōu)先權(quán)日2002年12月27日
發(fā)明者俞大立 申請人:中芯國際集成電路制造(上海)有限公司, 中芯國際集成電路制造(上海)有限公