一種集成電路及控制輸出緩沖器的方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種集成電路及控制一輸出緩沖器的方法，該集成電路，包含一輸出緩沖器及一控制電路。此輸出緩沖器，具有一信號(hào)輸入、一信號(hào)輸出及一組控制輸入。該輸出緩沖器具有輸出緩沖延遲，且響應(yīng)施加至該組控制輸入的控制信號(hào)而調(diào)整其驅(qū)動(dòng)能力。此控制電路與該輸出緩沖器的該組控制輸入連接，該控制電路使用第一及第二時(shí)序信號(hào)產(chǎn)生該些控制信號(hào)，且包括一產(chǎn)生具有參考延遲的該第一時(shí)序信號(hào)的參考延遲電路，及一產(chǎn)生具有與該輸出緩沖延遲相關(guān)的延遲模擬的該第二時(shí)序信號(hào)的延遲仿真電路。
【專(zhuān)利說(shuō)明】一種集成電路及控制輸出緩沖器的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是關(guān)于數(shù)字電路，特別是關(guān)于數(shù)字電路的輸出緩沖器，尤其是一種集成電路及控制一輸出緩沖器的方法。
【背景技術(shù)】
[0002]一集成電路中的輸出緩沖器可以用來(lái)在低電流下接收內(nèi)部數(shù)據(jù)及在高電流大小下呈現(xiàn)給外部負(fù)載。此輸出緩沖器的輸出時(shí)序會(huì)隨著工藝邊界、電壓、溫度(PVT)條件而變動(dòng)。因?yàn)楣に囘吔?、電壓、溫?PVT)條件而造成的輸出時(shí)序變動(dòng)會(huì)許會(huì)減少數(shù)據(jù)正確的區(qū)間。在越高的操作速度下，則此減少的數(shù)據(jù)正確區(qū)間越有可能影響到此集成電路的表現(xiàn)甚
至是可靠性。
[0003]因此，希望提供一種對(duì)工藝邊界、電壓、溫度(PVT)條件不敏感的輸出緩沖器，且因此提供集成電路高速操作下的可靠表現(xiàn)。

【發(fā)明內(nèi)容】

[0004]此處所描述的技術(shù)是提供一種集成電路，包含一輸出緩沖器及一控制電路。此輸出緩沖器，具有一信號(hào)輸入、一信號(hào)輸出及一組控制輸入。該輸出緩沖器具有輸出緩沖延遲，且響應(yīng)施加至該組控制輸入的控制信號(hào)而調(diào)整其驅(qū)動(dòng)能力。此控制電路與該輸出緩沖器的該組控制輸入連接，該控制電路使用第一及第二時(shí)序信號(hào)產(chǎn)生該些控制信號(hào)，且包括一產(chǎn)生具有參考延遲的該第一時(shí)序信號(hào)的參考延遲電路，及一產(chǎn)生具有與該輸出緩沖延遲相關(guān)的延遲模擬的該第二時(shí)序信號(hào)的延遲仿真電路。
[0005]本發(fā)明的其它目的和優(yōu)點(diǎn)，會(huì)在下列實(shí)施方式以及權(quán)利要求范圍的章節(jié)中搭配圖式被描述。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0006]圖1A顯示一傳統(tǒng)輸出緩沖器的設(shè)計(jì)范例。
[0007]圖1B顯示與圖1A中輸出緩沖器相關(guān)的波形圖。
[0008]圖2A顯示一范例集成電路的方塊圖。此范例集成電路包括一具有自我校正輸出驅(qū)動(dòng)能力的輸出緩沖器。
[0009]圖2B顯示包括多個(gè)并聯(lián)輸出驅(qū)動(dòng)器的輸出緩沖器。
[0010]圖2C顯示與圖2A中輸出緩沖器相關(guān)的波形圖。
[0011]圖3是圖2A中的集成電路所使用的控制電路的方塊圖。
[0012]圖4是圖3中的參考延遲電路的方塊圖。
[0013]圖5A?圖5C包括一組描述圖4中的參考延遲電路如何補(bǔ)償因?yàn)樽儎?dòng)的工藝邊界、電壓、溫度(PVT)條件下所造成的時(shí)序變動(dòng)的圖示。
[0014]圖6是圖3中的控制電路更詳細(xì)的電路圖。
[0015]圖7是一個(gè)與圖6中的控制電路相關(guān)的范例真值表。[0016]圖8顯示一替代的控制電路。
[0017]圖9顯示一控制輸出緩沖器的驅(qū)動(dòng)能力調(diào)整的范例電路圖。
[0018]圖10顯示此范例集成電路的芯片安排圖標(biāo)。
[0019]圖11~圖13顯示與控制一輸出緩沖器方法相關(guān)的范例波形圖。
[0020]【主要元件符號(hào)說(shuō)明】
[0021]120,220,412:P型金屬氧化物半導(dǎo)體晶體管(PMOS)
[0022]140、240、414、416:N型金屬氧化物半導(dǎo)體晶體管(NMOS)
[0023]160,260:輸出緩沖器
[0024]180、280、418、328:電容器
[0025]200:集成電路 [0026]300、800:控制電路
[0027]310:延遲仿真電路
[0028]320、880:延遲線
[0029]322、324、326:縮小電路
[0030]330、890:邏輯
[0031]400:參考延遲電路
[0032]410:第一延遲子電路
[0033]450:信號(hào)
[0034]460:第二延遲子電路
[0035]462>468:延遲元件
[0036]610、620:延遲緩沖電路
[0037]615、625:儲(chǔ)存電路
[0038]650:譯碼器
[0039]810、820、830、840:延遲緩沖電路
[0040]815、825、835、845:儲(chǔ)存電路
[0041]850:譯碼器
[0042]910:向左-向右偏移緩存器
[0043]921、922、923、924:三態(tài)緩沖器
[0044]960、961、962、963、964:輸出驅(qū)動(dòng)器
[0045]1020:存儲(chǔ)陣列
[0046]1040:打線墊
[0047]1080:輸出與寫(xiě)入終端
【具體實(shí)施方式】
[0048]為進(jìn)一步說(shuō)明各實(shí)施例，本發(fā)明的實(shí)施例乃提供有圖式圖1到圖13。此些圖式乃為本發(fā)明揭露內(nèi)容的一部分，其主要是用以說(shuō)明實(shí)施例，并可配合說(shuō)明書(shū)的相關(guān)描述來(lái)解釋實(shí)施例的運(yùn)作原理。配合參考這些內(nèi)容，本領(lǐng)域具有通常知識(shí)者應(yīng)能理解其他可能的實(shí)施方式以及本發(fā)明的優(yōu)點(diǎn)。
[0049]圖1A顯不一傳統(tǒng)輸出緩沖器160的設(shè)計(jì)范例。此輸出緩沖器包括一 N型金屬氧化物半導(dǎo)體晶體管(NMOS) 140及一 PMOS 120串聯(lián)在一起。此NMOS 140具有一控制終端、一漏極終端與一源極終端和地電位連接。此PMOS 120具有一控制終端、一漏極終端與一源極終端和一固定參考電壓VDD連接。一輸入信號(hào)IN與晶體管120和140兩者的控制終端并聯(lián)耦接。一輸出信號(hào)OUTl與晶體管120和140兩者的漏極終端耦接。一電容器180代表此輸出緩沖器160的外部負(fù)載。
[0050]圖1B顯示與圖1A中輸出緩沖器160相關(guān)的波形圖，是顯示輸入信號(hào)IN與輸出信號(hào)OUTl的波形圖。Tdat是輸入信號(hào)IN的數(shù)據(jù)正確窗口。于某些特定工藝邊界、溫度、電壓條件下，輸出緩沖器160可以對(duì)輸出信號(hào)OUTl提供與輸入信號(hào)IN相同的數(shù)據(jù)正確窗口Tdat0然而，在其他的條件下的工藝邊界、溫度、電壓至少其中一者改變，輸出緩沖器160的驅(qū)動(dòng)能力會(huì)減少/增加，將輸出信號(hào)OUTl的脈沖上升及下降邊緣延長(zhǎng)/加速，且因此將輸出信號(hào)OUTl的數(shù)據(jù)正確窗口自Tdat減少為T(mén)valid。每一個(gè)脈沖的Tvalid與Tdat之間的差值是Tinvalid的兩倍，因?yàn)槠渖仙吘墱p少Tinvalid而下降邊緣也是減少Tinvalid。
[0051]圖2A顯示一范例集成電路200的方塊圖。此范例集成電路200包括一輸出緩沖器260及一控制電路300。此輸出緩沖器260包括一信號(hào)輸入、一信號(hào)輸出及一組控制輸入。此輸出緩沖器260具有一輸出緩沖器級(jí)和一驅(qū)動(dòng)能力致能區(qū)塊可調(diào)整以響應(yīng)施加至此組控制輸入的控制信號(hào)CTRL。一輸入信號(hào)IN與輸出緩沖器260的信號(hào)輸入I禹接。一輸出信號(hào)OUT與輸出緩沖器260的信號(hào)輸出耦接。一電容器280與此輸出緩沖器260的信號(hào)輸出耦接，代表此輸出緩沖器260的電容性負(fù)載。此控制電路300與一參考信號(hào)REF電性耦接。
[0052]第一晶體管240與第二晶體管220中的箭頭指示此輸出緩沖器260的驅(qū)動(dòng)能力是可以調(diào)整的。兩個(gè)電阻的標(biāo)記與第一晶體管240和第二晶體管220串聯(lián)指示此輸出緩沖器的驅(qū)動(dòng)能力是可以使用輸出電阻的方式調(diào)整。
[0053]此輸出緩沖器260包括多個(gè)輸出驅(qū)動(dòng)器。在此輸出緩沖器260中的每一個(gè)驅(qū)動(dòng)器包括一第一晶體管240及一第二晶體管220。此輸出緩沖器260中的第一晶體管240具有一第一導(dǎo)通終端與一第一固定參考電壓GND電性耦接、一第二導(dǎo)通終端與此輸出緩沖器260的輸出終端電性耦接，及一控制終端與輸出緩沖器260的輸入終端電性耦接。此第一晶體管具有第一通道型態(tài)，在一應(yīng)用中，包括一 N型金屬氧化物半導(dǎo)體晶體管(NMOS)。
[0054]此輸出緩沖器260中的第二晶體管220具有一第一導(dǎo)通終端與一第二固定參考電壓VDD電性耦接、一第二導(dǎo)通終端與此輸出緩沖器260的輸出終端電性耦接，及一控制終端與輸出緩沖器260的輸入終端電性耦接。此第二晶體管具有一通道型態(tài)與第一晶體管的通道型態(tài)相反，且在一應(yīng)用中，包括一 P型金屬氧化物半導(dǎo)體晶體管(PMOS)。
[0055]圖2B顯示包括多個(gè)并聯(lián)輸出驅(qū)動(dòng)器的輸出緩沖器260。控制信號(hào)CTRL將所選取的輸出驅(qū)動(dòng)器致能與失能以調(diào)整此輸出緩沖器260的驅(qū)動(dòng)能力。輸入信號(hào)IN提供至多個(gè)并聯(lián)輸出驅(qū)動(dòng)器。關(guān)于控制信號(hào)CTRL如何選取輸出驅(qū)動(dòng)器會(huì)搭配圖9描述。
[0056]在圖2B中，每一個(gè)輸出驅(qū)動(dòng)器是一個(gè)180歐姆的輸出驅(qū)動(dòng)器，且在每一個(gè)輸出緩沖器260中有四個(gè)如此的輸出驅(qū)動(dòng)器并聯(lián)在一起。根據(jù)歐姆定律，輸出緩沖器260的驅(qū)動(dòng)能力會(huì)分別隨著輸出緩沖器260的較高/較低整體電阻而降低/增加。輸出緩沖器260的整體電阻是由多少個(gè)輸出驅(qū)動(dòng)器開(kāi)啟而決定。一般而言，輸出緩沖器260的整體電阻是每一個(gè)開(kāi)啟輸出驅(qū)動(dòng)器的電阻總合。假如輸出驅(qū)動(dòng)器具有相同的電阻，則所有輸出驅(qū)動(dòng)器具有的電阻總合是每一個(gè)開(kāi)啟輸出驅(qū)動(dòng)器的電阻除上開(kāi)啟輸出驅(qū)動(dòng)器的數(shù)目。舉例而言，180歐姆的輸出驅(qū)動(dòng)器而言，假如是開(kāi)啟1、2、3、或4個(gè)輸出驅(qū)動(dòng)器，則輸出緩沖器260的整體電阻分別是180、90、60、或45歐姆。因此，具有45歐姆的整體電阻輸出緩沖器260有著最強(qiáng)的驅(qū)動(dòng)能力，而具有180歐姆的整體電阻輸出緩沖器260則有著最弱的驅(qū)動(dòng)能力。
[0057]調(diào)整驅(qū)動(dòng)能力的分辨率是與每一個(gè)輸出緩沖器260中的輸出驅(qū)動(dòng)器數(shù)目相關(guān)。較多數(shù)量的輸出驅(qū)動(dòng)器則具有較高的分辨率。當(dāng)具有四個(gè)輸出驅(qū)動(dòng)器時(shí)，此輸出緩沖器的驅(qū)動(dòng)能力調(diào)整可以具有四個(gè)階級(jí)。假設(shè)每一個(gè)輸出驅(qū)動(dòng)器具有相同的大小，當(dāng)具有16個(gè)輸出驅(qū)動(dòng)器時(shí)，則此輸出緩沖器的驅(qū)動(dòng)能力調(diào)整可以具有16個(gè)階級(jí)。在其他的實(shí)施例中，驅(qū)動(dòng)器的大小是可以變動(dòng)的，例如包括Ix驅(qū)動(dòng)器、2x驅(qū)動(dòng)器、4x驅(qū)動(dòng)器和8x驅(qū)動(dòng)器，且譯碼電路可以用來(lái)選取具有最佳調(diào)整整體驅(qū)動(dòng)能力的驅(qū)動(dòng)器組合。此外，在其他的實(shí)施例中，驅(qū)動(dòng)器也可以使用模擬控制信號(hào)來(lái)調(diào)整其驅(qū)動(dòng)能力。
[0058]圖2C顯示與圖2A中輸出緩沖器260相關(guān)的波形圖。為了比較的目的，其是顯示與圖1B中相同的輸入信號(hào)IN與輸出信號(hào)OUTl的波形圖。圖中所示由輸出緩沖器260產(chǎn)生的輸出信號(hào)OUTl的波形圖具有數(shù)據(jù)正確窗口 Tvalid2。Tvalid2由輸出緩沖器260根據(jù)特定工藝邊界、電壓、溫度(PVT)條件加以調(diào)整。結(jié)果是，Tvalid2較圖1B中由輸出緩沖器160沒(méi)有根據(jù)特定工藝邊界、電壓、溫度(PVT)條件加以調(diào)整的輸出信號(hào)OUTl所產(chǎn)生的較窄數(shù)據(jù)正確窗口 Tvalidl更寬。Tvalid2較Tvalidl更接近Tdat但仍是與Tdat之間相差Tinvalid2的兩倍，因?yàn)槠渖仙吘墱p少Tinvalid2而下降邊緣也是減少Tinvalid2。
[0059]圖3是圖2A中的集成電路200所使用的控制電路300的方塊圖。此控制電路300與輸出緩沖器260的該組控制輸入連接。此控制電路300使用第一及第二時(shí)序信號(hào)TSl和TS2產(chǎn)生控制信號(hào)，且包括產(chǎn)生具有一參考延遲的第一時(shí)序信號(hào)TSl的參考延遲電路400及與此輸出緩沖器延遲相關(guān)的產(chǎn)生具有模擬延遲的第二時(shí)序信號(hào)TS2的一延遲仿真電路310。
[0060]此參考延遲電路400是響應(yīng)一參考信號(hào)以產(chǎn)生具有一參考延遲的第一時(shí)序信號(hào)TS1，且其中參考延遲電路400基本上對(duì)工藝邊界、電壓、溫度(PVT)條件不敏感。延遲仿真電路310是響應(yīng)其輸入的參考信號(hào)REF而在其輸出產(chǎn)生具有模擬延遲的第二時(shí)序信號(hào)TS2，且其中延遲仿真是工藝邊界、電壓、溫度(PVT)條件或是工藝邊界、電壓、溫度(PVT)之一者的改變而產(chǎn)生對(duì)應(yīng)的輸出緩沖延遲。
[0061 ] 此控制電路300也包括一延遲線320及邏輯330。此邏輯330具有一第一輸入終端與第一時(shí)序信號(hào)TSl電性耦接，及具有一第二輸入終端通過(guò)此延遲線320與第二時(shí)序信號(hào)TS2電性耦接。此邏輯330比較自參考延遲電路400的第一時(shí)序信號(hào)TSl抵達(dá)時(shí)間與自延遲仿真電路310的第二時(shí)序信號(hào)TS2抵達(dá)時(shí)間以產(chǎn)生控制信號(hào)CTRL。
[0062]此參考信號(hào)REF必須在輸入信號(hào)IN和輸出緩沖器260具有類(lèi)似的電氣特性，使得參考信號(hào)REF搭配延遲仿真電路310可以產(chǎn)生與此輸出緩沖器260的時(shí)序相關(guān)的時(shí)序。這些電氣特性可以包括有效邊緣的時(shí)序及電壓幅度。有效邊緣可以是上升邊緣或是下降邊緣。此參考信號(hào)REF可以自集成電路內(nèi)部或外部的來(lái)源產(chǎn)生。此參考信號(hào)REF可以具有一個(gè)頻率或頻率范圍適合在一集成電路中對(duì)輸出緩緩沖器的輸出驅(qū)動(dòng)能力進(jìn)行自我校正。
[0063]圖4是圖3中的參考延遲電路400的方塊圖。此參考延遲電路400包括一第一延遲子電路410，其具有一輸入終端與參考信號(hào)REF電性耦接，及具有一輸出終端。此參考延遲電路400也包括一第二延遲子電路460，其具有一輸入終端與第一延遲子電路410的輸出終端電性耦接，及具有一輸出終端與第一時(shí)序信號(hào)TSl電性耦接。
[0064]此第一延遲子電路410可以包含一電阻電容(RC)延遲電路，而此第二延遲子電路460可以包含金屬氧化物半導(dǎo)體(MOS)延遲電路。替代地，此第一延遲子電路410可以包含一金屬氧化物半導(dǎo)體(MOS)延遲電路，而此第二延遲子電路460可以包含電阻電容(RC)延遲電路。
[0065]此電阻電容(RC)延遲電路或許包括一 PMOS晶體管412及一 NMOS晶體管414串聯(lián)在一起。此PMOS 412具有一控制終端、一漏極終端與一源極終端和第二參考電壓VDD2連接。此NMOS 414具有一控制終端、一漏極終端與一源極終端。此PMOS晶體管412及NMOS晶體管414的控制終端并聯(lián)地與第一延遲子電路410的輸入終端電性耦接。此PMOS晶體管412及NMOS晶體管414的漏極終端與第一延遲子電路410的輸出終端和一信號(hào)450電性率禹接。一第二 NMOS晶體管416具有一控制終端與一偏壓電壓電性稱(chēng)接,一漏極終端與NMOS晶體管414的源極終端耦接，及一源極終端與一地電位耦接。此偏壓電壓可以由一模擬電路產(chǎn)生，且提供一定電流。一電容器418經(jīng)由信號(hào)450與PMOS晶體管412和NMOS晶體管414的漏源極終端耦接。
[0066]此MOS延遲電路可以包括多個(gè)串聯(lián)的延遲元件。信號(hào)450與此多個(gè)串聯(lián)的延遲元件中的第一延遲元件462的輸入終端耦接。此多個(gè)串聯(lián)的延遲元件中的最后一個(gè)延遲元件468的輸出終端與第二延遲子電路460的輸出終端耦接。如同圖5A?圖5C中所描述的，此電阻電容(RC)延遲電路及金屬氧化物半導(dǎo)體(MOS)延遲電路彼此補(bǔ)償使得通過(guò)參考延遲電路400的整體延遲在變動(dòng)的工藝邊界、電壓、溫度(PVT)條件下大致仍保持定值。
[0067]圖5A?圖5C包括一組描述圖4中的參考延遲電路如何補(bǔ)償因?yàn)樽儎?dòng)的工藝邊界、電壓、溫度(PVT)條件下所造成的時(shí)序變動(dòng)的圖示。名義上的工藝邊界、電壓、溫度(PVT)條件包括名義上的工藝邊界、名義上的電壓、及名義上的溫度。一個(gè)名義上的電壓是與集成電路相關(guān)。舉例而言，在一集成電路中的名義上的電壓或許是3.3V而在另一集成電路中的名義上的電壓或許是1.5V。一個(gè)名義上的溫度可以是攝氏25度。一個(gè)名義上的工藝邊界可以是典型-典型(TT)。工藝邊界會(huì)在圖5C中描述。
[0068]此延遲仿真電路310的一個(gè)名義上的延遲是在名義的工藝邊界、電壓、溫度(PVT)條件下通過(guò)此延遲仿真電路310的延遲。一般而言，通過(guò)此延遲仿真電路310的延遲會(huì)隨著工藝邊界、電壓、溫度(PVT)條件而變動(dòng)，且是大于或小于名義上的延遲。此參考延遲電路400的整體延遲在變動(dòng)的工藝邊界、電壓、溫度(PVT)條件下最好是大致仍保持定值，如同以下圖5A?圖5C中所描述的。用來(lái)描述參考延遲電路的名詞,對(duì)一個(gè)作為輸出緩沖器輸出驅(qū)動(dòng)能力的自我校正的時(shí)間延遲參考的參考延遲電路400而言，假如通過(guò)此參考延遲電路400的延遲在變動(dòng)的工藝邊界、電壓、溫度(PVT)條件下在一段時(shí)間中相對(duì)于一個(gè)例如是此輸出緩沖器的仿真電路的工藝邊界、電壓、溫度(PVT)條件敏感元件在相同的工藝邊界、電壓、溫度(PVT)條件下是很小的，則可以稱(chēng)為"大致定值"或是此電路是"大致不敏感的"。在現(xiàn)實(shí)中，一參考延遲電路應(yīng)該提供對(duì)工藝邊界、電壓、溫度(PVT)其中一者或多者的變動(dòng)相較于正在校正的輸出緩沖器的仿真電路較不敏感的參考延遲。一個(gè)較不敏感的參考延遲可以改善其表現(xiàn)，即使是在此參考延遲電路400的延遲并不是保持定值的情況下。
[0069]圖5A顯示當(dāng)溫度增加，通過(guò)RC延遲電路的RC延遲減少，而通過(guò)MOS延遲電路的MOS延遲增加。所以因?yàn)闇囟鹊淖儎?dòng)產(chǎn)生的RC延遲減少和MOS延遲增加的凈效果是使得RC延遲電路和MOS延遲電路的整體延遲大致是定值，導(dǎo)致此電路大致對(duì)于溫度的變動(dòng)不敏感。
[0070]圖5B顯示當(dāng)供應(yīng)電壓增加，通過(guò)RC延遲電路的RC延遲增加，而通過(guò)MOS延遲電路的MOS延遲減少。所以因?yàn)楣?yīng)電壓的變動(dòng)產(chǎn)生的RC延遲減少和MOS延遲增加的凈效果是使得RC延遲電路和MOS延遲電路的整體延遲大致是定值，導(dǎo)致此電路大致對(duì)于供應(yīng)電壓的變動(dòng)不敏感。
[0071]圖5C顯示工藝邊界對(duì)于RC延遲和MOS延遲的影響。工藝邊界代表集成電路工藝中參數(shù)的變動(dòng)。在不同工藝邊界中所制造出的電路可以于較快或較慢的速度下操作。一種對(duì)工藝邊界的命名方式對(duì)N通道MOS邊界以第一字母表示而對(duì)P通道MOS邊界以第二字母表示。通常而言，S、T和F等字母分別代表緩慢、典型和快速邊界。舉例而言，F(xiàn)F邊界代表快速N通道MOS裝置以及快速P通道MOS裝置。
[0072]圖5C顯示在緩慢-緩慢(SS)工藝邊界中通過(guò)RC延遲電路的RC延遲小于較在快速-快速(FF)工藝邊界中通過(guò)RC延遲電路的RC延遲，而在緩慢-緩慢(SS)工藝邊界中通過(guò)MOS延遲電路的MOS延遲則是大于較在快速-快速(FF)工藝邊界中通過(guò)MOS延遲電路的MOS延遲。所以因?yàn)楣に囘吔绲淖儎?dòng)產(chǎn)生的RC延遲增加和MOS延遲減少的凈效果是使得RC延遲電路和MOS延遲電路的整體延遲大致是定值，導(dǎo)致此電路大致對(duì)于工藝邊界的變動(dòng)不敏感。
[0073]假如第一時(shí)序信號(hào)TSl相對(duì)于第二時(shí)序信號(hào)TS2是發(fā)生在介于第一延遲閾值與第二延遲閾值間的時(shí)間區(qū)間內(nèi)，控制信號(hào)CTRL具有第一值；假如第一時(shí)序信號(hào)TSl相對(duì)于第二時(shí)序信號(hào)TS2是發(fā)生在早于第一延遲閾值，控制信號(hào)CTRL具有第二值；假如第一時(shí)序信號(hào)TSl相對(duì)于第二時(shí)序信號(hào)TS2是發(fā)生在晚于第二延遲閾值，則控制信號(hào)CTRL具有第三值。
[0074]在一實(shí)施方式中，第一值可以指示并不需要增加或減少此輸出緩沖器260的驅(qū)動(dòng)能力。第二值可以指示需要增加此輸出緩沖器260的驅(qū)動(dòng)能力，而第三值可以指示需要減少此輸出緩沖器260的驅(qū)動(dòng)能力。此控制電路300會(huì)持續(xù)地觀測(cè)工藝邊界、電壓、溫度(PVT)條件且產(chǎn)生控制信號(hào)CTRL。輸出緩沖器260則會(huì)根據(jù)控制信號(hào)CTRL的值來(lái)調(diào)整其輸出強(qiáng)度。
[0075]圖6是圖3中的控制電路300更詳細(xì)的電路圖。除了此參考延遲電路400和延遲仿真電路310之外，控制電路300還包括一延遲線320和邏輯330。此延遲線320具有一輸入與延遲仿真電路310耦接。此延遲線320具有一第一接頭TPl與第一延遲閾值對(duì)應(yīng)及一第二接頭TP2與第二延遲閾值對(duì)應(yīng)。此邏輯330與延遲線320的第一接頭TPl及一第二接頭TP2耦接，且與參考延遲電路400耦接。此邏輯330產(chǎn)生控制信號(hào)CTRL。
[0076]延遲線320包括第一延遲緩沖電路610和第二延遲緩沖電路620。第一延遲緩沖電路610具有一輸入終端經(jīng)由第二時(shí)序信號(hào)TS2而與延遲仿真電路310的輸出終端電性耦接。第二延遲緩沖電路620具有一輸入終端經(jīng)由第一接頭TPl而與第一緩沖電路610的輸出終端電性耦接，及具有一輸入終端與第二接頭TP2電性耦接。
[0077]第一延遲緩沖電路610具有一第一時(shí)間延遲通過(guò)第一延遲緩沖電路。第二延遲緩沖電路620具有一第二時(shí)間延遲通過(guò)第二延遲緩沖電路。第一延遲緩沖電路610是進(jìn)行信號(hào)恢復(fù)，將第二時(shí)序信號(hào)TS2的上升或下降邊緣變的更陡峭。如此使得第一延遲時(shí)間變的越短越好。第二延遲定義邏輯330的時(shí)序區(qū)間。此時(shí)序區(qū)間可以由量測(cè)自第一接頭TPl的上升邊緣至第二接頭TP2的下一個(gè)上升邊緣間，或是介于其各自的下降邊緣的延遲決定。第二延遲緩沖電路620可以包括例如是8個(gè)或10個(gè)的串聯(lián)反向器。假如這些反向器具有相同的延遲，則若是在第二延遲緩沖電路620中的反向器數(shù)目加倍的話，整體延遲也會(huì)加倍。圖11?圖13中將會(huì)描述時(shí)序區(qū)間、第一時(shí)序信號(hào)TS1、第二時(shí)序信號(hào)TS2間的時(shí)序關(guān)系。
[0078]在控制電路300中的邏輯330包括第一儲(chǔ)存電路615、第二儲(chǔ)存電路625及一譯碼器650。此第一儲(chǔ)存電路615具有一時(shí)鐘輸入終端C與參考延遲電路400電性耦接以接收第一時(shí)序信號(hào)TSl，一數(shù)據(jù)輸入終端D與延遲線320的第一接頭TPl電性耦接、及具有一輸出終端。此第二儲(chǔ)存電路625具有一時(shí)鐘輸入終端C與參考延遲電路400電性耦接以接收第一時(shí)序信號(hào)TSl，一數(shù)據(jù)輸入終端D與延遲線320的第二接頭TP2電性耦接、及具有一輸出終端。此譯碼器650與第一儲(chǔ)存電路615和第二儲(chǔ)存電路625的輸出耦接以產(chǎn)生控制信號(hào) CTRL。
[0079]例如第一儲(chǔ)存電路615或第二儲(chǔ)存電路625的儲(chǔ)存電路，在時(shí)鐘輸入終端C耦接的時(shí)鐘信號(hào)在上升邊緣或是下降邊緣時(shí)，儲(chǔ)存與其數(shù)據(jù)輸入終端D耦接的信號(hào)的邏輯電平，且在其輸出終端Y持續(xù)輸出其邏輯電平直到其時(shí)鐘輸入終端C耦接是時(shí)鐘信號(hào)的下一個(gè)上升邊緣或是下降邊緣為止。
[0080]如圖6所示，此輸出緩沖器260的縮小電路326是位于延遲仿真電路310之內(nèi)，包括此輸出緩沖器260的第一晶體管240的第一縮小電路324及第二晶體管220的第二縮小電路322。
[0081]此第一縮小電路324具有第一導(dǎo)通終端與第一固定參考電壓GND電性耦接、第二導(dǎo)通終端與延遲仿真電路310的輸出終端電性耦接、及控制終端與延遲仿真電路310的輸入終端電性耦接。此第二縮小電路322具有第一導(dǎo)通終端與第二固定參考電壓VDD2電性耦接、第二導(dǎo)通終端與延遲仿真電路310的輸出終端電性耦接、及控制終端與延遲仿真電路310的輸入終端電性耦接。為了設(shè)計(jì)的簡(jiǎn)便，對(duì)輸出緩沖器260(圖2A)第二固定參考電壓VDD2可以與此固定參考電壓VDD相等。另外，若是延遲仿真電路310(圖6)可以模擬輸出緩沖器260 (圖2A)的行為，第二固定參考電壓VDD2也可以與此固定參考電壓VDD不相同。
[0082]如圖6所示，此延遲仿真電路310的第一縮小電路324及第二縮小電路322包括一縮小NMOS晶體管及一縮小PMOS晶體管，分別輸出緩沖器260中的第一晶體管240及第二晶體管220。參考信號(hào)REF與延遲仿真電路310的輸入終端耦接。第二時(shí)序信號(hào)TS2與延遲仿真電路310的輸出終端耦接。
[0083]此延遲仿真電路310也包含一電容器328與延遲仿真電路310的輸出終端耦接。此電容器328具有將由電容器280 (圖2A)所代表在輸出緩沖器260的輸出終端的電容性負(fù)載的縮小電容值。舉例而言，圖2A中的在輸出緩沖器260的輸出終端的電容器280具有30pF的電容值及輸出緩沖器260具有30歐姆的電阻值，產(chǎn)生900pS的時(shí)間常數(shù)。對(duì)應(yīng)的是，在圖6中，在縮小電路326的輸出終端的電容器328被縮小為5pF的電容值且縮小電路326的電阻值被放大為180歐姆，以模擬900pS的時(shí)間常數(shù)。
[0084]圖7是一個(gè)與圖6中的控制電路300相關(guān)的范例真值表，顯示一范例譯碼操作。當(dāng)信號(hào)FYl和FY2分別在邏輯高電平和低電平時(shí)，控制信號(hào)CTRL指示輸出緩沖器260的驅(qū)動(dòng)能力(強(qiáng)度)并不需要被增加或減少。當(dāng)信號(hào)FYl和FY2兩者皆在邏輯高電平時(shí)，控制信號(hào)CTRL指示輸出緩沖器260的驅(qū)動(dòng)能力需要被減少。當(dāng)信號(hào)FYl和FY2兩者皆在邏輯低電平時(shí)，控制信號(hào)CTRL指示輸出緩沖器260的驅(qū)動(dòng)能力需要被增加。
[0085]圖6中所示的控制電路300及圖7中所示的真值表顯示此處所揭露技術(shù)的一種實(shí)施方式。對(duì)于熟知此技藝人士而言，此實(shí)施方式可以有許多變化。舉例而言，第一儲(chǔ)存電路615和第二儲(chǔ)存電路625可以在時(shí)鐘輸入終端C下降邊緣時(shí)而不是上升邊緣時(shí)陣存數(shù)據(jù)。譯碼器650可以使用不同的譯碼機(jī)制，例如是在當(dāng)信號(hào)FYl和FY2分別在邏輯低電平和高電平時(shí)而不是分別在邏輯高電平和低電平時(shí)不要改變驅(qū)動(dòng)能力的譯碼機(jī)制。
[0086]圖8中的控制電路800是圖6中的控制電路300的替代實(shí)施方式。圖6中對(duì)于延遲線320和邏輯330的描述大致上也適用于圖8的控制電路800中。此替代控制電路800包括指示多個(gè)時(shí)序區(qū)間中第一時(shí)序信號(hào)相對(duì)于第二時(shí)序信號(hào)發(fā)生的時(shí)序區(qū)間，及邏輯900產(chǎn)生響應(yīng)所指示時(shí)序區(qū)間的控制信號(hào)CTRL。
[0087]替代控制電路800包括一延遲線880和邏輯890。此延遲線880具有一輸入經(jīng)由第二時(shí)序信號(hào)TS2與延遲仿真電路310 (圖6)耦接。此延遲線320具有多個(gè)接頭，例如一接頭TP1、TP2、TP3、TP4分別與多個(gè)時(shí)序區(qū)間對(duì)應(yīng)。此邏輯890與延遲線880上的多個(gè)接頭耦接，且經(jīng)由第一時(shí)序信號(hào)TSl與參考延遲電路400 (圖6)耦接。此邏輯890產(chǎn)生控制信號(hào)CTRL。
[0088]多個(gè)時(shí)序區(qū)間及多個(gè)接頭相較于圖6中所式的單一時(shí)序區(qū)間及兩個(gè)接頭的方式提供調(diào)整輸出驅(qū)動(dòng)能力更精確的控制。此替代控制電路800包括第一延遲緩沖電路810、第二延遲緩沖電路820、第一儲(chǔ)存電路815、第二儲(chǔ)存電路825及一譯碼器850分別與圖6中的第一延遲緩沖電路610、第二延遲緩沖電路620、第一儲(chǔ)存電路615、第二儲(chǔ)存電路625及一譯碼器650對(duì)應(yīng)。圖8中的信號(hào)TP1、TP2、FYl和FY2分別與圖6中的TP1、TP2、FYl和FY2對(duì)應(yīng)。
[0089]此外，此替代控制電路800包括第三緩沖電路830、第四緩沖電路840、第三儲(chǔ)存電路835、第四儲(chǔ)存電路845。第三緩沖電路830具有一輸入終端與第二時(shí)序信號(hào)TS2電性耦接，及具有一輸出終端與第三接頭TP3電性耦接。第一緩沖電路810具有一輸入終端與第三接頭TP3電性耦接，及具有一輸出終端與第一接頭TPl電性耦接。第二緩沖電路820具有一輸入終端與第一接頭TPl電性耦接，及具有一輸出終端與第二接頭TP2電性耦接。第四緩沖電路840具有一輸入終端與第二接頭TP2電性耦接，及具有一輸出終端與第四接頭TP4電性耦接。
[0090]第三緩沖電路830是進(jìn)行信號(hào)恢復(fù)，將第二時(shí)序信號(hào)TS2的上升或下降邊緣變的更陡峭。如此使得通過(guò)第三緩沖電路830的延遲時(shí)間變得越短越好。
[0091]此多個(gè)時(shí)序區(qū)間的第一時(shí)序區(qū)間由通過(guò)第二緩沖電路820的延遲時(shí)間定義。此第一時(shí)序區(qū)間可以由量測(cè)自第一接頭TPl的上升邊緣至第二接頭TP2的下一個(gè)上升邊緣間，或是介于其各自的下降邊緣的延遲決定。
[0092]此多個(gè)時(shí)序區(qū)間的第二時(shí)序區(qū)間由通過(guò)第一緩沖電路810的延遲時(shí)間定義。此第二時(shí)序區(qū)間可以由量測(cè)自第三接頭TP3的上升邊緣至第四接頭TP4的下一個(gè)上升邊緣間，或是介于其各自的下降邊緣的延遲決定。舉例而言，假如具有4個(gè)反向器、8個(gè)反向器、4個(gè)反向器的第一緩沖電路810、第二緩沖電路820、第四緩沖電路840具有相同的延遲，則第二時(shí)序區(qū)間會(huì)是第一時(shí)序區(qū)間的兩倍寬。
[0093]更多的時(shí)序區(qū)間可由加入更多成對(duì)的串聯(lián)緩沖電路的延遲時(shí)間來(lái)定義。具有一個(gè)時(shí)序區(qū)間時(shí)，此輸出緩沖器260的驅(qū)動(dòng)能力可以響應(yīng)根據(jù)偵測(cè)一個(gè)時(shí)序區(qū)間來(lái)增加或減少一個(gè)步階。具有兩個(gè)時(shí)序區(qū)間時(shí)，此輸出緩沖器260的驅(qū)動(dòng)能力可以響應(yīng)根據(jù)偵測(cè)兩個(gè)時(shí)序區(qū)間來(lái)增加或減少兩個(gè)步階。一般而言，多重時(shí)序區(qū)間可以采用多個(gè)步階及更正確地調(diào)整輸出緩沖器的驅(qū)動(dòng)能力。
[0094]類(lèi)似于控制電路300,此第一儲(chǔ)存電路815具有一時(shí)鐘輸入終端C與第一時(shí)序信號(hào)TSl電性耦接，一數(shù)據(jù)輸入終端D與第一接頭TPl電性耦接、及具有一輸出終端。此第二儲(chǔ)存電路825具有一時(shí)鐘輸入終端C與第一時(shí)序信號(hào)TSl電性耦接，一數(shù)據(jù)輸入終端D與第二接頭TP2電性耦接、及具有一輸出終端。
[0095]此外，在圖8所示的替代控制電路800中，第三儲(chǔ)存電路835具有一時(shí)鐘輸入終端C與第一時(shí)序信號(hào)TSl電性耦接，一數(shù)據(jù)輸入終端D與第三接頭TP3電性耦接、及具有一輸出終端與信號(hào)FY3電性耦接。此第四儲(chǔ)存電路845具有一時(shí)鐘輸入終端C與第一時(shí)序信號(hào)TSl電性耦接，一數(shù)據(jù)輸入終端D與第四接頭TP4電性耦接、及具有一輸出終端與信號(hào)FY4電性耦接。
[0096]此邏輯890具有譯碼器850。此譯碼器850與第一儲(chǔ)存電路815、第二儲(chǔ)存電路825、第三儲(chǔ)存電路835和第四儲(chǔ)存電路845的輸出耦接以產(chǎn)生控制信號(hào)CTRL。此譯碼器850根據(jù)譯碼此四個(gè)儲(chǔ)存電路輸出終端所提供的信號(hào)來(lái)產(chǎn)生控制信號(hào)CTRL。此控制信號(hào)CTRL指示以下三種情況之一:一個(gè)或多個(gè)輸出緩沖器260的輸出驅(qū)動(dòng)能力要增加、減少或不改變。
[0097]圖9顯示一控制輸出緩沖器的驅(qū)動(dòng)能力調(diào)整的范例電路圖。在一實(shí)施方式中，輸出緩沖器260具有多個(gè)并聯(lián)輸出驅(qū)動(dòng)器960，例如輸出驅(qū)動(dòng)器961、962、963和964以及控制信號(hào)CTRL致能與失能選取的多個(gè)并聯(lián)輸出驅(qū)動(dòng)器960中的輸出驅(qū)動(dòng)器，以調(diào)整輸出緩沖器260的輸出驅(qū)動(dòng)能力。
[0098]控制信號(hào)CTRL包括向左偏移信號(hào)SL及向右偏移信號(hào)SR。向左偏移信號(hào)SL及向右偏移信號(hào)SR與多階向左-向右偏移緩存器910耦接。為了描述簡(jiǎn)便起見(jiàn)，在圖9中的范例向左-向右偏移緩存器910具有四位寬度。然而，也可以使用其他的應(yīng)用如8、16、32、64位等。作為一個(gè)范例之用，向左-向右偏移緩存器910具有四位寬度的輸出終端與四位致能信號(hào)SET〈1:4>耦接。四個(gè)三態(tài)緩沖器與多階向左-向右偏移緩存器910及輸入信號(hào)IN耦接。此三態(tài)緩沖器可以是反向或非反向的緩沖器。此三態(tài)緩沖器中的每一個(gè)具有數(shù)據(jù)輸入與輸入信號(hào)IN耦接，一控制輸入與對(duì)應(yīng)的致能信號(hào)耦接及一輸出終端。當(dāng)此三態(tài)緩沖器由其控制輸入的四位致能信號(hào)SET〈1:4>的一個(gè)對(duì)應(yīng)位開(kāi)啟時(shí)，此三態(tài)緩沖器傳輸輸入信號(hào)IN致其輸出終端。舉例而言，當(dāng)三態(tài)緩沖器923由其控制輸入的對(duì)應(yīng)位SET〈3>開(kāi)啟時(shí)，此三態(tài)緩沖器923傳輸輸入信號(hào)IN致其輸出終端。
[0099]作為一個(gè)范例之用，此四位寬的信號(hào)SET〈1:4>的初始狀態(tài)為"1100"，其中"I"代表"開(kāi)啟"而"O"代表"關(guān)閉"，以開(kāi)啟或關(guān)閉輸出緩沖器260的對(duì)應(yīng)輸出驅(qū)動(dòng)器。在替代的實(shí)施方式中，"I"可以代表"關(guān)閉"而"O"代表"開(kāi)啟"。當(dāng)具有"1100"的初始狀態(tài)，此輸出緩沖器260中的兩個(gè)輸出驅(qū)動(dòng)器開(kāi)啟及兩個(gè)輸出驅(qū)動(dòng)器關(guān)閉。對(duì)兩個(gè)180歐姆的輸出驅(qū)動(dòng)器而言，此輸出緩沖器260的整體電阻值因此是90歐姆。
[0100]當(dāng)此邏輯330偵測(cè)到需要增加輸出驅(qū)動(dòng)能力時(shí)，此邏輯在信號(hào)SR產(chǎn)生脈沖。為了響應(yīng)，此四位寬的信號(hào)SET〈1:4>的狀態(tài)自"1100"變?yōu)?1110"，并且此輸出緩沖器260中的一個(gè)輸出驅(qū)動(dòng)器開(kāi)啟及三個(gè)輸出驅(qū)動(dòng)器關(guān)閉。對(duì)三個(gè)180歐姆的輸出驅(qū)動(dòng)器而言，此輸出緩沖器260的整體電阻值因此是60歐姆。其結(jié)果是，輸出驅(qū)動(dòng)能力因?yàn)檎w電阻值的減少而增加。
[0101]當(dāng)此邏輯330偵測(cè)到需要減少輸出驅(qū)動(dòng)能力時(shí)，此邏輯在信號(hào)SR產(chǎn)生脈沖。為了響應(yīng)，此四位寬的信號(hào)SET〈1:4>的狀態(tài)自"1100"變?yōu)?1000"，并且此輸出緩沖器260中的三個(gè)輸出驅(qū)動(dòng)器開(kāi)啟及一個(gè)輸出驅(qū)動(dòng)器關(guān)閉。對(duì)一個(gè)180歐姆的輸出驅(qū)動(dòng)器而言，此輸出緩沖器260的整體電阻值因此是180歐姆。其結(jié)果是，輸出驅(qū)動(dòng)能力因?yàn)檎w電阻值的增加而減少。
[0102]當(dāng)此輸出緩沖器260不在一操作模式或是并沒(méi)有驅(qū)動(dòng)一信號(hào)時(shí)，可以改變此四位寬的信號(hào)SET〈1:4>以調(diào)整輸出緩沖器260的輸出驅(qū)動(dòng)能力以避免此輸出緩沖器的切換噪聲。在一實(shí)施方式中，當(dāng)數(shù)據(jù)線被關(guān)閉時(shí)，例如一集成電路是在一強(qiáng)度調(diào)整模式而不是在一操作模式時(shí)，可以改變此四位寬的信號(hào)SET〈1:4>以調(diào)整輸出緩沖器260的輸出驅(qū)動(dòng)能力。在一操作模式時(shí)，此輸出緩沖器僅在需要時(shí)被致能，而且信號(hào)SET〈1:4>并不允許在信號(hào)傳輸時(shí)被改變。于此輸出緩沖器被致能之前，此集成電路必須在一命令周期時(shí)接收命令。某些命令也許需要指定哪一個(gè)輸出緩沖器被致能的地址。在第二種實(shí)施方式中，于命令周期時(shí)信號(hào)SET〈1:4>可以允許被改變以導(dǎo)致輸出緩沖器對(duì)于其驅(qū)動(dòng)能力的自我校正。在第三種實(shí)施方式中，當(dāng)此集成電路被解除選取或并未選取時(shí)信號(hào)SET〈1:4>也可以允許被改變。
[0103]圖10顯示此范例集成電路200的芯片安排圖標(biāo)。此集成電路200包括寫(xiě)入終端組態(tài)為將電路連接至集成電路200之外，且其中輸出緩沖器的輸出與寫(xiě)入終端連接。寫(xiě)入終端可以包含一集成電路封裝的打線墊，覆晶封裝的"凸塊"，通過(guò)堆棧集成電路中的硅介層孔及其他終端組態(tài)為將輸出緩沖器的輸出進(jìn)行芯片外的通訊。在此范例中的集成電路200包括經(jīng)由打線墊1040而與輸出緩沖器260耦接的存儲(chǔ)陣列1020。在其他的范例中，集成電路200可以包括處理器、邏輯、模擬電路等等單獨(dú)存在或是其他集成電路元件搭配。圓圈1090顯示輸出緩沖器260的輸出與寫(xiě)入終端1080耦接。
[0104]此集成電路200具有包括輸出緩沖器260的多個(gè)輸出緩沖器。這些輸出緩沖器根據(jù)控制信號(hào)CTRL來(lái)調(diào)整輸出緩沖器的輸出驅(qū)動(dòng)能力。這些控制信號(hào)CTRL是由控制電路300產(chǎn)生來(lái)控制此多個(gè)輸出緩沖器。這些由一個(gè)控制電路300產(chǎn)生的控制信號(hào)CTRL可以送至此多個(gè)輸出緩沖器中超過(guò)一個(gè)以上的輸出緩沖器的一組控制輸入中。如圖2A中所示，一個(gè)控制電路300與一個(gè)輸出緩沖器260耦接。一般而言，一個(gè)控制電路300可以與一個(gè)或多個(gè)輸出緩沖器260耦接。此外，集成電路200可以具有多個(gè)控制電路，每一個(gè)控制電路與一個(gè)或多個(gè)輸出緩沖器耦接。與一個(gè)控制電路耦接的輸出緩沖器數(shù)目可以與另一個(gè)控制電路耦接的輸出緩沖器數(shù)目是不相同的。
[0105]圖11?圖13顯示一種控制輸出緩沖器的方法，在其中輸出緩沖器具有輸出緩沖器延遲。此方法包括產(chǎn)生具有參考延遲Dl的第一時(shí)序信號(hào)TS1，及產(chǎn)生具有與輸出緩沖器延遲相關(guān)的模擬延遲D2的第二時(shí)序信號(hào)TS2。此方法也包括響應(yīng)該第一時(shí)序信號(hào)TSl及第二時(shí)序信號(hào)TS2而調(diào)整輸出緩沖器的輸出驅(qū)動(dòng)能力。[0106]圖11?圖13所示的波形是與圖6中的控制電路300及圖7中的真值表的譯碼操作相關(guān)。為了描述簡(jiǎn)便起見(jiàn)，信號(hào)的轉(zhuǎn)變是發(fā)生于圖11?圖13中的上升邊緣。對(duì)于熟知此技術(shù)的人士而言，也應(yīng)知悉本發(fā)明的技術(shù)也可以應(yīng)用于下降邊緣。
[0107]因此，此處所揭露的方法包括使用一參考延遲電路400其是響應(yīng)產(chǎn)生第一時(shí)序信號(hào)TSl的參考信號(hào)REF，且其中參考延遲電路400大致對(duì)工藝邊界、電壓、溫度(PVT)條件或是至少對(duì)工藝邊界、電壓、溫度其中一者不敏感。此方法也包括使用一延遲仿真電路310其是響應(yīng)產(chǎn)生第二時(shí)序信號(hào)TS2的參考信號(hào)REF，且其中仿真延遲是與由工藝邊界、電壓、溫度(PVT)條件或是至少對(duì)工藝邊界、電壓、溫度其中一者導(dǎo)致的輸出緩沖器延遲的改變相關(guān)。
[0108]此方法更包含產(chǎn)生控制信號(hào)CTRL以響應(yīng)第一時(shí)序信號(hào)TSl及第二時(shí)序信號(hào)TS2，以及使用控制信號(hào)CTRL來(lái)調(diào)整輸出緩沖器的輸出驅(qū)動(dòng)能力。假如第一時(shí)序信號(hào)TSl相對(duì)于第二時(shí)序信號(hào)TS2是發(fā)生在介于第一延遲閾值與第二延遲閾值間的時(shí)間區(qū)間Wl內(nèi)，控制信號(hào)CTRL具有第一值，假如第一時(shí)序信號(hào)TSl相對(duì)于第二時(shí)序信號(hào)TS2是發(fā)生在早于第一延遲閾值，控制信號(hào)CTRL具有第二值,假如第一時(shí)序信號(hào)TSl相對(duì)于第二時(shí)序信號(hào)TS2是發(fā)生在晚于第二延遲閾值，則控制信號(hào)CTRL具有第三值。
[0109]此方法可以包括使用延遲線320與第一時(shí)序信號(hào)和第二時(shí)序信號(hào)之一者耦接。此延遲線320具有一第一接頭TPl與第一延遲閾值對(duì)應(yīng)及一第二接頭TP2與第二延遲閾值對(duì)應(yīng)。此方法可以包括使用延遲線320的第一接頭TPl及一第二接頭TP2產(chǎn)生控制信號(hào)CTRL。時(shí)間區(qū)間Wl是介于與第一接頭TPl對(duì)應(yīng)的第一延遲閾值和與第二接頭TP2對(duì)應(yīng)的第二延遲閾值之間。
[0110]此方法也包括使用第一時(shí)序信號(hào)TSl提供頻率給第一儲(chǔ)存電路615，第一儲(chǔ)存電路615的數(shù)據(jù)輸入接收延遲線的第一接頭TP1，使用第二時(shí)序信號(hào)TS2提供頻率給第二儲(chǔ)存電路625，第二儲(chǔ)存電路625的數(shù)據(jù)輸入接收延遲線的第二接頭TP2，及使用第一儲(chǔ)存電路615和第二儲(chǔ)存電路625的輸出來(lái)產(chǎn)生控制信號(hào)CTRL。
[0111]在圖11?圖13中，在時(shí)間t0，圖11中的波形中的所有信號(hào)是在邏輯低電平。在時(shí)間tl，如同上升邊緣1110所指示的參考信號(hào)REF自邏輯低電平轉(zhuǎn)變?yōu)檫壿嫺唠娖?。在時(shí)間t2,為了響應(yīng)上升邊緣1110,于參考延遲Dl通過(guò)參考延遲電路400之后,如同上升邊緣1120所指示的第一時(shí)序信號(hào)TSl自邏輯低電平轉(zhuǎn)變?yōu)檫壿嫺唠娖健Ｒ彩菫榱隧憫?yīng)上升邊緣1110，于模擬延遲D2通過(guò)參考延遲電路400之后，如同上升邊緣1130所指示的第二時(shí)序信號(hào)TS2自邏輯低電平轉(zhuǎn)變?yōu)檫壿嫺唠娖?。為了響?yīng)第二時(shí)序信號(hào)TS2的上升邊緣1130，分別如同上升邊緣1140和1150所指示的，第一接頭TPl和第二接頭TP2自邏輯低電平轉(zhuǎn)變?yōu)檫壿嫺唠娖健?br> [0112]在第一時(shí)序信號(hào)TSl的上升邊緣1120，第一儲(chǔ)存電路615和第二儲(chǔ)存電路625分別提供頻率給第一接頭TPl和第二接頭TP2。在第一接頭TPl和第二接頭TP2的數(shù)據(jù)輸入終端D所接收的邏輯電平分別提供至第一儲(chǔ)存電路615和第二儲(chǔ)存電路625的輸出FYl和FY2。
[0113]如圖11所示，第一時(shí)序信號(hào)TSl的上升邊緣1120是發(fā)生于介于與第一接頭TPl上升邊緣1140對(duì)應(yīng)的第一延遲閾值和與第二接頭TP2上升邊緣1150對(duì)應(yīng)的第二延遲閾值之間的時(shí)間區(qū)間Wl之內(nèi)。因此，在時(shí)間t2，第一接頭TPl是邏輯高電平而第二接頭TP2是邏輯低電平。其結(jié)果是，第一儲(chǔ)存電路615的輸出FYl于時(shí)間t2的上升邊緣1160之后轉(zhuǎn)變?yōu)檫壿嫺唠娖?，而第二?chǔ)存電路625的輸出FY2仍保持在邏輯低電平。
[0114]在圖7的真值表中所示的一個(gè)范例，當(dāng)FYl在邏輯高電平而FY2在邏輯低電平時(shí)，輸出緩沖器的驅(qū)動(dòng)能力并不需要被增加或減少。因此，此方法可以產(chǎn)生具有第一值的控制信號(hào)以指示輸出緩沖器的驅(qū)動(dòng)能力并不需要被增加或減少。舉例而言，此控制信號(hào)中可以包含向左偏移信號(hào)SL及向右偏移信號(hào)SR,如同圖9所描述的。第一值可以向左偏移信號(hào)SL及向右偏移信號(hào)SR中并沒(méi)有脈沖來(lái)代表。
[0115]如圖12所示，第一時(shí)序信號(hào)TSl相對(duì)于第二時(shí)序信號(hào)TS2是發(fā)生在早于與第一接頭TPl上升邊緣1140對(duì)應(yīng)的第一延遲閾值。因此，在時(shí)間t2，第一接頭TPl是邏輯低電平而第二接頭TP2是邏輯低電平。其結(jié)果是，于時(shí)間t2時(shí)第一儲(chǔ)存電路615的輸出FYl和第二儲(chǔ)存電路625的輸出FY2皆保持在邏輯低電平。
[0116]在圖7的真值表中所示的一個(gè)范例，當(dāng)FYl和FY2兩者皆在邏輯低電平時(shí)，輸出緩沖器的驅(qū)動(dòng)能力需要被增加。因此，此方法可以產(chǎn)生具有第二值的控制信號(hào)以指示輸出緩沖器的驅(qū)動(dòng)能力需要被增加。舉例而言，第二值可以向左偏移信號(hào)SL具有脈沖而向右偏移信號(hào)SR中并沒(méi)有脈沖來(lái)代表。
[0117]如圖13所示，第一時(shí)序信號(hào)TSl相對(duì)于第二時(shí)序信號(hào)TS2是發(fā)生在晚于與第二接頭TP2上升邊緣1150對(duì)應(yīng)的第二延遲閾值。因此，在時(shí)間t2，第一接頭TPl是邏輯高電平而第二接頭TP2是邏輯高電平。其結(jié)果是，于時(shí)間t2時(shí)，第一儲(chǔ)存電路615的輸出FYl和第二儲(chǔ)存電路625的輸出FY2分別在上升邊緣1160和上升邊緣1170是在邏輯高電平。
[0118]在圖7的真值表中所示的一個(gè)范例，當(dāng)FYl和FY2兩者皆在邏輯高電平時(shí)，輸出緩沖器的驅(qū)動(dòng)能力需要被減少。因此，此方法可以產(chǎn)生具有第三值的控制信號(hào)以指示輸出緩沖器的驅(qū)動(dòng)能力需要被減少。舉例而言，第三值可以代表向左偏移信號(hào)SL和向右偏移信號(hào)SR中皆具有脈沖來(lái)代表。
[0119]此方法也包括決定在多個(gè)時(shí)間區(qū)間中的一時(shí)間區(qū)間其中第一時(shí)序信號(hào)相對(duì)于第二時(shí)序信號(hào)是在何時(shí)發(fā)生，且響應(yīng)所決定的時(shí)間區(qū)間產(chǎn)生控制信號(hào)。舉例而言，第一時(shí)間區(qū)間可以通過(guò)圖8中第二緩沖電路820的延遲定義，而第二時(shí)間區(qū)間可以通過(guò)圖8中第一緩沖電路810、第二緩沖電路820和第三緩沖電路830的整體延遲定義。此方法也包括響應(yīng)第一時(shí)間區(qū)間、或是第二時(shí)間區(qū)間或是兩者產(chǎn)生控制信號(hào)。
[0120]此方法也包括使用與第一時(shí)序信號(hào)和第二時(shí)序信號(hào)之一耦接的延遲線，而且具有與多個(gè)時(shí)間區(qū)間對(duì)應(yīng)的多個(gè)接頭，以及使用多個(gè)接頭產(chǎn)生控制信號(hào)。舉例而言，延遲線880與第二時(shí)序信號(hào)TS2耦接，且具有多個(gè)接頭TP1、TP2、TP3和ΤΡ4，如圖8所示。介于TPl和ΤΡ2之間的延遲與第一時(shí)序區(qū)間對(duì)應(yīng)，而介于ΤΡ3和ΤΡ4之間的延遲與第二時(shí)序區(qū)間對(duì)應(yīng)。
[0121]這些輸出緩出器包括多個(gè)并聯(lián)的輸出驅(qū)動(dòng)器的方法中可以使用控制信號(hào)致能與失能所選取輸出驅(qū)動(dòng)器來(lái)調(diào)整此輸出緩沖器的驅(qū)動(dòng)能力。如圖9中所示，輸出緩出器260包括多個(gè)并聯(lián)的輸出驅(qū)動(dòng)器960，例如驅(qū)動(dòng)器961、962、963和964。此方法可以使用包含向左偏移信號(hào)SL及向右偏移信號(hào)SR的控制信號(hào)CTRL，致能與失能所選取輸出驅(qū)動(dòng)器來(lái)調(diào)整此輸出緩沖器的驅(qū)動(dòng)能力。
[0122]這些輸出緩沖器于包括寫(xiě)入終端組態(tài)為將電路連接至集成電路200之外的集成電路之上的方法，可以提出輸出緩沖器的輸出至此寫(xiě)入終端。如圖10中所示，此集成電路200包括與例如是輸出緩沖器260耦接的存儲(chǔ)陣列1020。輸出緩沖器260是位于包括寫(xiě)入終端1080組態(tài)為將電路連接至集成電路200之外的集成電路200之上。此方法可以提出輸出緩沖器260的輸出至此寫(xiě)入終端1080。
[0123]此方法可以包括使用由控制電路300所產(chǎn)生的控制信號(hào)來(lái)調(diào)整此多個(gè)輸出緩沖器中一個(gè)以上輸出緩沖器的驅(qū)動(dòng)能力，而控制多個(gè)包含此輸出緩沖器的輸出緩沖器。這些控制信號(hào)是由控制電路產(chǎn)生以控制多個(gè)輸出緩沖器。其中控制電路和多個(gè)輸出緩沖器之間的對(duì)應(yīng)關(guān)系可以是一對(duì)一或一對(duì)多。如圖2A中所示，一個(gè)控制電路300是與一個(gè)輸出緩沖器260耦接。一般而言，一個(gè)控制電路300可以與一個(gè)或多個(gè)輸出緩沖器260耦接。進(jìn)一步而言，集成電路中可以包含多個(gè)控制電路，而每一個(gè)控制電路與一個(gè)或多個(gè)輸出緩沖器耦接。一個(gè)控制電路與輸出緩沖器耦接的數(shù)目可以與另一個(gè)控制電路與輸出緩沖器耦接的數(shù)目是不同的。
[0124]本發(fā)明的較佳實(shí)施例與范例詳細(xì)揭露如上，但應(yīng)了解為上述范例僅作為范例，非用以限制專(zhuān)利的范圍。就熟知技藝之人而言，自可輕易依據(jù)隨附權(quán)利要求范圍對(duì)相關(guān)技術(shù)進(jìn)行修改與組合。
【權(quán)利要求】
1.一種集成電路，包含: 一輸出緩沖器，具有一信號(hào)輸入、一信號(hào)輸出及一組控制輸入，該輸出緩沖器具有輸出緩沖延遲，且響應(yīng)施加至該組控制輸入的多個(gè)控制信號(hào)而調(diào)整其驅(qū)動(dòng)能力；以及 一控制電路，與該輸出緩沖器的該組控制輸入連接，該控制電路使用第一及第二時(shí)序信號(hào)產(chǎn)生該多個(gè)控制信號(hào)，且包括一參考延遲電路，該參考延遲電路產(chǎn)生具有參考延遲的該第一時(shí)序信號(hào)，及一延遲仿真電路，該延遲仿真電路產(chǎn)生具有延遲仿真的該第二時(shí)序信號(hào)，該延遲仿真與該輸出緩沖延遲相關(guān)。
2.根據(jù)權(quán)利要求1所述的集成電路，其中: 該參考延遲電路響應(yīng)一參考信號(hào)以產(chǎn)生該具有參考延遲的該第一時(shí)序信號(hào)，且其中該參考延遲電路對(duì)工藝邊界、電壓、溫度(PVT)條件的至少一者不敏感； 該延遲仿真電路響應(yīng)其輸入的該參考信號(hào)以在其輸出產(chǎn)生該具有延遲模擬的該第二時(shí)序信號(hào)，且其中該仿真延遲與根據(jù)該工藝邊界、電壓、溫度(PVT)條件的至少一者在該輸出緩沖延遲所產(chǎn)生的改變對(duì)應(yīng)。
3.根據(jù)權(quán)利要求1所述的集成電路,其中 該控制信號(hào)具有第一值，假如該第一時(shí)序信號(hào)相對(duì)于該第二時(shí)序信號(hào)是發(fā)生在介于一第一延遲閾值與一第二延遲閾值間的第一時(shí)間區(qū)間內(nèi)， 該控制信號(hào)具有第二 值，假如該第一時(shí)序信號(hào)相對(duì)于該第二時(shí)序信號(hào)是發(fā)生在早于該第一延遲閾值， 該控制信號(hào)具有第三值，假如該第一時(shí)序信號(hào)相對(duì)于該第二時(shí)序信號(hào)是發(fā)生在晚于該第二延遲閾值。
4.根據(jù)權(quán)利要求3所述的集成電路，其中該控制電路包括: 一延遲線，具有一輸入與該延遲仿真電路耦接，且具有一第一接頭與該第一延遲閾值對(duì)應(yīng)及一第二接頭與該第二延遲閾值對(duì)應(yīng)；以及 邏輯與該延遲線的該第一接頭及該第二接頭耦接，且與該參考延遲電路耦接，該邏輯產(chǎn)生該控制信號(hào)。
5.根據(jù)權(quán)利要求4所述的集成電路，其中該邏輯包括: 一第一儲(chǔ)存電路，具有一時(shí)鐘輸入終端與該參考延遲電路電性耦接以接收該第一時(shí)序信號(hào)，一數(shù)據(jù)輸入終端與該延遲線的該第一接頭電性耦接、及具有一輸出終端； 一第二儲(chǔ)存電路，具有一時(shí)鐘輸入終端與該參考延遲電路電性耦接以接收該第一時(shí)序信號(hào)，一數(shù)據(jù)輸入終端與該延遲線的該第二接頭電性耦接、及具有一輸出終端；以及 一譯碼器與該第一儲(chǔ)存電路和該第二儲(chǔ)存電路的該輸出耦接以產(chǎn)生該控制信號(hào)。
6.根據(jù)權(quán)利要求1所述的集成電路，其中該控制電路指示該多個(gè)時(shí)間區(qū)間中的一時(shí)間區(qū)間內(nèi)的該第一時(shí)序信號(hào)相對(duì)于該第二時(shí)序信號(hào)發(fā)生的時(shí)間，且該邏輯響應(yīng)該所指示的時(shí)間區(qū)間而產(chǎn)生該控制信號(hào)。
7.根據(jù)權(quán)利要求6所述的集成電路，其中該控制電路包括: 一延遲線，具有一輸入與該延遲仿真電路耦接，且具有多個(gè)接頭與該多個(gè)時(shí)間區(qū)間對(duì)應(yīng)；以及 邏輯與該延遲線的該多個(gè)接頭耦接，且與該參考延遲電路耦接，該邏輯產(chǎn)生該控制信號(hào)。
8.根據(jù)權(quán)利要求1所述的集成電路，其中該輸出緩沖器包含多個(gè)并聯(lián)的輸出驅(qū)動(dòng)器，且該控制信號(hào)致能及失能所選取的輸出驅(qū)動(dòng)器調(diào)整該輸出緩出器的驅(qū)動(dòng)能力。
9.根據(jù)權(quán)利要求1所述的集成電路，包括一寫(xiě)入終端，該寫(xiě)入終端組態(tài)為將電路連接至該集成電路之外，且其中該輸出緩沖器的該輸出與該寫(xiě)入終端連接。
10.根據(jù)權(quán)利要求1所述的集成電路，包括多個(gè)輸出緩沖器，其包括響應(yīng)該控制信號(hào)而調(diào)整該其驅(qū)動(dòng)能力的該輸出緩沖器，其中該控制信號(hào)被施加至該多個(gè)輸出緩沖器中超過(guò)一個(gè)以上的該輸出緩沖器上的該組控制輸入。
11.一種控制一輸出緩沖器的方法，其中該輸出緩沖器具有輸出緩沖延遲，包括: 產(chǎn)生一第一時(shí)序信號(hào)，該第一時(shí)序信號(hào)具有一參考延遲； 產(chǎn)生一第二時(shí)序信號(hào)，該第二時(shí)序信號(hào)具有與該輸出緩沖延遲相關(guān)的延遲模擬；以及 響應(yīng)該第一時(shí)序信號(hào)及該第二時(shí)序信號(hào)而調(diào)整該輸出緩出器的驅(qū)動(dòng)能力。
12.根據(jù)權(quán)利要求11所述的方法，包括: 使用一參考延遲電路響應(yīng)一參考信號(hào)以產(chǎn)生該第一時(shí)序信號(hào)，且其中該參考延遲電路對(duì)工藝邊界、電壓、溫度(PVT)條件的至少一者不敏感；以及 使用一延遲仿真電路響應(yīng)該參考信號(hào)以產(chǎn)生該第二時(shí)序信號(hào)，且其中該仿真延遲與根據(jù)該工藝邊界、電壓、溫度(PVT)條件的至少一者在該輸出緩沖延遲所產(chǎn)生的改變對(duì)應(yīng)。
13.根據(jù)權(quán)利要求11所述的方法，更包括:· 產(chǎn)生控制信號(hào)以響應(yīng)該第一時(shí)序信號(hào)及該第二時(shí)序信號(hào)，且使用該控制信號(hào)來(lái)調(diào)整該輸出緩出器的驅(qū)動(dòng)能力，其中該控制信號(hào)具有 一第一值，假如該第一時(shí)序信號(hào)相對(duì)于該第二時(shí)序信號(hào)是發(fā)生在介于一第一延遲閾值與一第二延遲閾值間的第一時(shí)間區(qū)間內(nèi)； 一第二值，假如該第一時(shí)序信號(hào)相對(duì)于該第二時(shí)序信號(hào)是發(fā)生在早于該第一延遲閾值； 一第三值，假如該第一時(shí)序信號(hào)相對(duì)于該第二時(shí)序信號(hào)是發(fā)生在晚于該第二延遲閾值。
14.根據(jù)權(quán)利要求13所述的方法，更包括: 使用一延遲線，該延遲線與該第一時(shí)序信號(hào)和該第二時(shí)序信號(hào)之一耦接，該延遲線具有一第一接頭與該第一延遲閾值對(duì)應(yīng)及一第二接頭與該第二延遲閾值對(duì)應(yīng)，以及使用該延遲線的該第一接頭及該第二接頭產(chǎn)生該控制信號(hào)。
15.根據(jù)權(quán)利要求14所述的方法，更包括: 使用該第一時(shí)序信號(hào)提供頻率至一第一儲(chǔ)存電路，該第一儲(chǔ)存電路具有一數(shù)據(jù)輸入終端以接收該延遲線的該第一接頭； 使用該第二時(shí)序信號(hào)提供頻率至一第二儲(chǔ)存電路，該第二儲(chǔ)存電路具有一數(shù)據(jù)輸入終端以接收該延遲線的該第二接頭；以及 使用該第一儲(chǔ)存電路和該第二儲(chǔ)存電路的該輸出產(chǎn)生該控制信號(hào)。
16.根據(jù)權(quán)利要求11所述的方法，更包括: 決定多個(gè)時(shí)間區(qū)間中的一時(shí)間區(qū)間內(nèi)的該第一時(shí)序信號(hào)相對(duì)于該第二時(shí)序信號(hào)發(fā)生的時(shí)間，且響應(yīng)該所指示的時(shí)間區(qū)間而產(chǎn)生該控制信號(hào)。
17.根據(jù)權(quán)利要求16所述的方法，更包括:使用一延遲線與該第一時(shí)序信號(hào)和該第二時(shí)序信號(hào)之一耦接；以及 使用該延遲線的該多個(gè)接頭產(chǎn)生該控制信號(hào)。
18.根據(jù)權(quán)利要求11所述的方法，其中該輸出緩沖器包含多個(gè)并聯(lián)的輸出驅(qū)動(dòng)器，且使用該控制信號(hào)致能及失能所選取的輸出驅(qū)動(dòng)器調(diào)整該輸出緩出器的驅(qū)動(dòng)能力。
19.根據(jù)權(quán)利要求11所述的方法，其中該輸出緩沖器是于一集成電路中，該集成電路包括一寫(xiě)入終端組態(tài)為將電路連接至該集成電路之外，且提供該輸出緩沖器的該輸出至該寫(xiě)入終端。
20.根據(jù)權(quán)利要求13所述的方法，包括控制多個(gè)包含該輸出緩沖器的出緩沖器，使用該控制信號(hào)而調(diào)整該多個(gè)輸出緩沖器中超過(guò)一個(gè)以上的該輸出緩沖器上的驅(qū)動(dòng)能力。
【文檔編號(hào)】H03K19/0175GK103595394SQ201210286482
【公開(kāi)日】2014年2月19日 申請(qǐng)日期:2012年8月13日 優(yōu)先權(quán)日:2012年8月13日
【發(fā)明者】莊育盟, 洪俊雄, 張坤龍, 陳耕暉 申請(qǐng)人:旺宏電子股份有限公司