專利名稱：：一種降低cmos瞬態(tài)功耗的電路的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種CMOS集成電路，尤其是針對降低CMOS集成電路瞬態(tài)功耗的電路。本發(fā)明屬于微納電子學(xué)
技術(shù)領(lǐng)域：
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背景技術(shù)：
：對于普通CMOS門電路的功耗來源主要有兩種一種稱之為靜態(tài)功耗；另一種為動態(tài)功耗。靜態(tài)功耗是指CMOS門電路在輸入端保持恒定的情況下，由電源端到地的漏電流引起的功耗。動態(tài)功耗是指CMOS門電路輸入端變化瞬間所引起的功耗。當(dāng)CMOS門電路輸入端變化時，必定會導(dǎo)致門電路的上拉網(wǎng)絡(luò)與下拉網(wǎng)絡(luò)同時導(dǎo)通，從而引起較大的瞬態(tài)電流從電源流向地。當(dāng)CMOS門電路輸入端恒定在電源電平或地電平時，由電源到地的瞬態(tài)電流被切斷。在某些特殊的應(yīng)用領(lǐng)域，如RFID等。要求電路的瞬態(tài)電流不能高于一個上限值，否則會引起電源電壓的不穩(wěn)定。普遍的做法是給每一個邏輯門增加一個限流電路，以限定輸入切換時，CMOS門電路產(chǎn)生的較大的瞬態(tài)電流。以圖l所示傳統(tǒng)的反相器為例。該反相器采用中芯國際O.18um工藝制程，PM0S管尺寸為8um/0.35um，NM0S管尺寸為4um/0.35um。由Cadencespectre仿真工具仿真結(jié)果可知，在輸入端切換時該反相器產(chǎn)生652.4uA的瞬態(tài)電流。如果采用圖2方式增加限流電路。那么，經(jīng)過仿真，該瞬態(tài)電流縮小為18uA。但是由于所采用的偏置電流僅為100nA。按照理論，瞬態(tài)電流應(yīng)當(dāng)被恒定在100nA左右，仿真結(jié)果與理論出現(xiàn)了較大的偏差。這是因為在圖2電路中，所有PMOS管的基極(N阱)都是連接至電源的。由于PMOS管存在柵電容，所以當(dāng)輸入切換時，電源到輸入形成了一條饋通通道，從而引起了大量的瞬態(tài)電流由電源流向輸入端。由此，實有必要，通過電路手段減小這一瞬態(tài)電流。
發(fā)明內(nèi)容本發(fā)明主要解決的技術(shù)問題在于提供一種降低CMOS瞬態(tài)功耗的電路。為了解決上述技術(shù)問題，本發(fā)明采用如下技術(shù)方案—種降低CMOS瞬態(tài)功耗的電路，包括由PM0S晶體管與NM0S晶體管連接構(gòu)成的CMOS門電路，所述PM0S晶體管的源極接入電源電平，其特征在于所述PM0S晶體管設(shè)有基極；在所述基極與電源之間，連接有一個隔離器件，該隔離器件至少為兩端元件，一端接所述基極，另一端接所述電源；所述基極還連接有穩(wěn)壓器件，使該基極電壓保持恒定。進(jìn)一步地，所述隔離器件為M0S晶體管，該M0S晶體管的柵極接固定電平，源極、漏極分別接所述電源、所述基極。優(yōu)選地，所述M0S晶體管的柵極接地。進(jìn)一步地，所述穩(wěn)壓器件為電容器，所述電容器的一端接所述基極，另一端接地。進(jìn)一步地，在所述PM0S晶體管的源極與所述電源之間連接有限流電路。優(yōu)選地，所述限流電路由一對電流鏡構(gòu)成。3本發(fā)明的電路由于上拉網(wǎng)絡(luò)的PMOS晶體管的基極(公共阱)與電源不直接相連，所以當(dāng)輸入切換時，不會產(chǎn)生由電源經(jīng)過基極到輸入端的饋通通道。如果隔離器件是柵極接固定電平的MOS晶體管的話。該MOS晶體管柵，源，漏，基(體)極都是固定電平，因此不會產(chǎn)生額外的瞬態(tài)電流。又由于在該P(yáng)MOS晶體管的基極端增加了穩(wěn)壓器件。如果該穩(wěn)壓器件為電容的話，那么這個穩(wěn)壓器件本身不會產(chǎn)生額外的電流，同時可以保證基極的電平是一個恒定值，從而不會影響邏輯門的操作。由此，該電路可以在不影響邏輯電路操作的前提下，實現(xiàn)消除電源到輸入的饋通通道，從而降低瞬態(tài)電流，減小瞬態(tài)功耗。圖1是
背景技術(shù)：
中傳統(tǒng)反相器電路原理圖。圖2是
背景技術(shù)：
中傳統(tǒng)降低瞬態(tài)功耗方法電路原理圖。圖3是本發(fā)明所采用的降低瞬態(tài)功耗電路原理圖。圖4是本發(fā)明所采用的降低瞬態(tài)功耗電路原理圖仿真波形。具體實施例方式下面結(jié)合附圖，以傳統(tǒng)的CMOS門電路-反相器為例，進(jìn)一步說明本發(fā)明的具體實施方式。請參看圖3，本發(fā)明的一種降低CMOS瞬態(tài)功耗的電路，包括由PM0S晶體管Pl與NM0S晶體管Nl連接構(gòu)成的CMOS反相器。所用到的PM0S晶體管設(shè)有源極、漏極、柵極以及由其襯底公共阱(N阱)引出的基極。所述PM0S晶體管P1的柵極與NM0S晶體管N1的柵極相連，為輸入端；PM0S晶體管Pl的漏極與NM0S晶體管Nl的源極相連，為輸出端；PM0S晶體管Pl的源極接高電平，即接入電源電平；NM0S晶體管Nl的漏極接地。為了限制門電路的瞬態(tài)電流，在PMOS晶體管P1的源極與電源之間接入一個限流電路。本實施例中，PM0S晶體管P2、P3構(gòu)成一對電流鏡，作為限流電路限制邏輯門電流，所采用的偏置電流為100nA。其中，PM0S晶體管P2的漏極與PM0S晶體管Pl的源極相連；PM0S晶體管P2、P3的源極相連，用于接入高電平；PM0S晶體管P2、P3的柵極相連，并與P3的漏極連接，接直流電流源。PM0S晶體管P1、P2、P3的基極連接在一起，待接入高電平。本發(fā)明為了消除門電路在輸入切換時形成的電源到輸入端的饋通通道，在PM0S晶體管Pl的基極與電源之間，接入一個隔離器件，使該基極與電源隔離，同時PM0S晶體管Pl的基極還連接有穩(wěn)壓器件，使該基極電壓保持恒定。具體如圖所示，所述隔離器件為PM0S晶體管P4，該P(yáng)M0S晶體管P4的柵極接固定電平，PM0S晶體管P4的漏極接PM0S晶體管P2、P3的源極以及PM0S晶體管P1、P2、P3的基極，PM0S晶體管P4的源極與其基極相連接入電源。優(yōu)選地，PM0S晶體管P4的柵極固定接地，常導(dǎo)通，所以PMOS晶體管P4的漏極與源極的電平相等。電容器C1為穩(wěn)壓器件，一端接PM0S晶體管Pl的基極，另一端接地。當(dāng)輸入切換時，PMOS晶體管P4的柵、源、漏、基極都是固定電平，沒有發(fā)生跳變，所以不會形成電源到輸入端的饋通通道。而由于存在起穩(wěn)壓作用的電容器C1，PM0S晶體管Pl，P2，P3的基極(N阱)電位在操作過程中依舊可以保持電源電壓水平，不會引起邏輯門的失效。為了便于說明本發(fā)明的優(yōu)越性，現(xiàn)采用中芯國際0.18um工藝制程仿真，仿真過程中各M0S管尺寸如表1所示。應(yīng)當(dāng)說明，本發(fā)明并不局限于此。表1本發(fā)明所采用的降低瞬態(tài)功耗電路原理圖仿真參數(shù)<table>tableseeoriginaldocumentpage5</column></row><table>圖4為仿真結(jié)果，橫軸為時間軸，縱軸為瞬態(tài)電流波形。由此可知，瞬態(tài)電流最大值被恒定在了350nA以內(nèi)，實現(xiàn)了在輸入切換過程中的極低的瞬態(tài)功耗。本發(fā)明中涉及的其他技術(shù)屬于本領(lǐng)域技術(shù)人員熟悉的范疇，在此不再贅述。上述實施例僅用以說明而非限制本發(fā)明的技術(shù)方案。任何不脫離本發(fā)明精神和范圍的技術(shù)方案均應(yīng)涵蓋在本發(fā)明的專利申請范圍當(dāng)中。權(quán)利要求一種降低CMOS瞬態(tài)功耗的電路，包括由PMOS晶體管與NMOS晶體管連接構(gòu)成的CMOS門電路，所述PMOS晶體管的源極接入電源，其特征在于所述PMOS晶體管設(shè)有基極；在所述基極與電源之間，連接有一個隔離器件，該隔離器件至少為兩端元件，一端接所述基極，另一端接所述電源；所述基極還連接有穩(wěn)壓器件，使該基極電壓保持恒定。2.根據(jù)權(quán)利要求1所述一種降低CMOS瞬態(tài)功耗的電路，其特征在于所述隔離器件為MOS晶體管，該MOS晶體管的柵極接固定電平，源極、漏極分別接所述電源、所述基極。3.根據(jù)權(quán)利要求2所述一種降低CMOS瞬態(tài)功耗的電路，其特征在于所述MOS晶體管的柵極接地。4.根據(jù)權(quán)利要求1所述一種降低CMOS瞬態(tài)功耗的電路，其特征在于所述穩(wěn)壓器件為電容器，所述電容器的一端接所述基極，另一端接地。5.根據(jù)權(quán)利要求1所述一種降低CMOS瞬態(tài)功耗的電路，其特征在于在所述PMOS晶體管的源極與所述電源之間連接有限流電路。6.根據(jù)權(quán)利要求5所述一種降低CMOS瞬態(tài)功耗的電路，其特征在于所述限流電路由一對電流鏡構(gòu)成。全文摘要本發(fā)明涉及一種降低CMOS瞬態(tài)功耗的電路，包括由PMOS晶體管與NMOS晶體管連接構(gòu)成的CMOS門電路，所述PMOS晶體管的源極接入電源電平；在該門電路上拉網(wǎng)絡(luò)的PMOS晶體管的基極與電源之間，接入一個隔離器件，使得該基極與電源端隔離。同時對該基極增加穩(wěn)壓器件，使得該基極電壓值保持一定范圍內(nèi)的恒定。由此，在門電路輸入信號進(jìn)行切換的過程中，不會引起由電源經(jīng)過基極到輸入端的饋通電流，從而降低了CMOS集成電路的瞬態(tài)功耗，又由于存在穩(wěn)壓器件，保證了基極電位始終不變，不會影響邏輯門電路操作。文檔編號H03K19/20GK101795134SQ20101012728公開日2010年8月4日申請日期2010年3月18日優(yōu)先權(quán)日2010年3月18日發(fā)明者丁晟,宋志棠,陳后鵬申請人:中國科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所