專利名稱：：射頻識別閱讀器的數(shù)字基帶系統(tǒng)的編碼模塊的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及超高頻射頻識別集成電路設(shè)計
技術(shù)領(lǐng)域：
，特別是一種符合EPCC1G2標(biāo)準(zhǔn)的UHFRFID(超高頻射頻識別)閱讀器的數(shù)字基帶系統(tǒng)的編碼模塊。
背景技術(shù)：
：物聯(lián)網(wǎng)(InternetofThings)是目前信息網(wǎng)絡(luò)化發(fā)展的重要趨勢，被稱為計算機、互聯(lián)網(wǎng)之后世界信息產(chǎn)業(yè)的第三次浪潮，無線射頻識別技術(shù)RFID(RadioFreqUenCyIdentification)為物聯(lián)網(wǎng)的關(guān)鍵技術(shù)之一。RFID技術(shù)是一種非接觸式的自動識別技術(shù)，它通過射頻信號自動識別目標(biāo)對象并獲取相關(guān)數(shù)據(jù)，以其識別可無線讀寫、信號穿透能力強、距離遠(yuǎn)、使用壽命長、環(huán)境適應(yīng)性好、可多標(biāo)簽同時識別、信息存儲容量大和數(shù)據(jù)可改寫等優(yōu)點，近年來得到了廣泛應(yīng)用。EPCGlobal是制訂電子產(chǎn)品代碼(EPC)標(biāo)準(zhǔn)的組織機構(gòu)，定義了電子物品編碼的結(jié)構(gòu)和甚高頻的空氣接口以及通訊的協(xié)議。ClaSSlGen2標(biāo)準(zhǔn)是該組織提出的新一代標(biāo)簽標(biāo)準(zhǔn)-EPCClasslGeneration2(簡稱EPCC1G2)，并且此EPCC1G2標(biāo)準(zhǔn)已經(jīng)納入了ISO/IEC18000-6c標(biāo)準(zhǔn)，是當(dāng)前最新的標(biāo)簽與讀寫器通訊協(xié)議。射頻識別(RFID)閱讀器數(shù)字基帶系統(tǒng)由閱讀器到標(biāo)簽的發(fā)送鏈路、標(biāo)簽到閱讀器的接收鏈路及控制模塊組成。發(fā)送鏈路包括編碼單元、升余弦濾波器、Hilbert濾波器和CRC校驗單元。接收鏈路包括信道濾波器、譯碼單元、碰撞檢測單元和CRC校驗單元。其中發(fā)送鏈路的編碼單元采用的編碼方式是脈沖間隔編碼(PIE)。傳統(tǒng)的脈沖間隔編碼(PIE)方式中，數(shù)據(jù)輸入和輸出的速率一樣，沒有實現(xiàn)同步的功能，需要在RFID數(shù)字基帶系統(tǒng)的編碼模塊外部增加數(shù)據(jù)緩沖的單元和同步的模塊，從而增加了系統(tǒng)的硬件復(fù)雜度，降低了系統(tǒng)的運行效率。
發(fā)明內(nèi)容本發(fā)明要解決的技術(shù)問題是提供了一種新的RFID閱讀器的數(shù)字基帶編碼模塊，將數(shù)據(jù)緩沖器集成于編碼模塊中，并采用異步雙端口的隨機存取存儲器(RAM-randomaccessmemory)來實現(xiàn)，使數(shù)據(jù)的讀出和寫入互不影響，提高了系統(tǒng)的運行效率，并使RFID閱讀器系統(tǒng)PIE編碼的輸入輸出速率不一致。本發(fā)明還集成了同步碼的功效，實現(xiàn)前同步和幀同步，減小了硬件復(fù)雜度；能滿足EPCGlobalC1G2協(xié)議的要求，并能應(yīng)用于UHFRFID(超高頻射頻識別)數(shù)字基帶系統(tǒng)中。本發(fā)明的目的是這樣實現(xiàn)的—種射頻識別閱讀器數(shù)字基帶系統(tǒng)的編碼模塊，包括時鐘產(chǎn)生器單元，用于產(chǎn)生所需的不同頻率的時鐘；隨機存取存儲器緩沖單元，用于對輸入數(shù)據(jù)的緩沖處理，根據(jù)所選用的時鐘頻率，將輸入數(shù)據(jù)以不同的速率輸出；脈沖間隔同步編碼單元，用于對輸入數(shù)據(jù)進(jìn)行編碼，在對輸入數(shù)據(jù)進(jìn)行編碼的過程中加入前同步碼/幀同步碼并實現(xiàn)輸出。所述時鐘產(chǎn)生器單元有三個輸入端口和兩個輸出端口，輸入端口分別為Clk、Rst和en，elk為系統(tǒng)時鐘輸入端口，Rst為復(fù)位信號，en為使能信號，高電平有效；輸出端口為clkw和clkr，clkw為隨機存取存儲器(RAM)緩沖單元的寫時鐘，clkr為隨機存取存儲器(RAM)緩沖單元的讀時鐘，clkr同時作為脈沖間隔同步編碼單元的輸入時鐘clkp，時鐘的相位可調(diào)。所述隨機存取存儲器(RAM)緩沖單元由一個異步雙端口隨機存取存儲器及一個地址產(chǎn)生器組成，輸入端口為Clkw、Clkr、Rst、en、Data_in和Read，clkr和clkw為上一級單元輸出的時鐘信號輸入端口，Rst為復(fù)位端口，en為使能端口，Datajn端口接收系統(tǒng)前端循環(huán)冗余校驗(CRC)模塊輸出的需要編碼的數(shù)據(jù)，read端口接收脈沖間隔同步編碼單元3發(fā)出的讀取信號。所述脈沖間隔同步編碼單元由一個控制器(control)、一個前同步碼/幀同步碼寄存器(Preamble/FrameReg)、一個編碼計數(shù)器(Encodingcounter)以及一個PIE編碼器(PIEencoder)構(gòu)成，輸入信號端口分別為Clkp、Rst、en、Data_from_ram及pof，Clkp由時鐘生成器單元的Clkr端口產(chǎn)生，Rst為復(fù)位信號，en為使能信號，輸入端口Data_fr0m_ram接收經(jīng)RAM緩沖單元的Data_t0pie端口輸出的數(shù)據(jù)，以供編碼，pof輸入端口是選擇信號輸入,選擇前同步Preamble或幀同步Frame-sync，輸出信號端口為read和Data_ut，read端口輸出給RAM緩沖單元以讀取信號，Data_out端口將完成編碼的數(shù)據(jù)輸出。所述前同步碼為17位的二進(jìn)制數(shù)，幀同步碼為取前同步碼的前9位二進(jìn)制數(shù)，前同步碼/幀同步碼寄存器為17位的寄存器。本發(fā)明針對業(yè)內(nèi)廣泛使用的EPCC1G2的標(biāo)準(zhǔn)，提出了一種符合該標(biāo)準(zhǔn)的RFID閱讀器數(shù)字基帶系統(tǒng)的編碼模塊，其中集成了數(shù)據(jù)緩沖單元以產(chǎn)生系統(tǒng)所要求的不同速率的數(shù)據(jù)，將前同步和幀同步功能加進(jìn)了該編碼模塊中，節(jié)省了電路實現(xiàn)所需的硬件資源，提高了系統(tǒng)的運行效率，并采用IBM130nm工藝庫進(jìn)行了實現(xiàn)，可成功應(yīng)用在單芯片射頻識別閱讀器數(shù)字系統(tǒng)中。圖1為本發(fā)明的結(jié)構(gòu)框2為本發(fā)明隨機存取存儲器緩沖單元結(jié)構(gòu)3為本發(fā)明脈沖間隔同步編碼單元結(jié)構(gòu)4為本發(fā)明運用到的脈沖間隔同步編碼單元的編碼符號圖5為本發(fā)明運用到的脈沖間隔同步編碼單元R=>T通訊中的前同步碼圖6為本發(fā)明運用到的PIE脈沖間隔同步編碼單元R=>T通訊中的幀同步碼具體實施例方式現(xiàn)結(jié)合附圖對本發(fā)明進(jìn)行詳細(xì)描述參閱圖1，本發(fā)明包括時鐘產(chǎn)生器單元1，隨機存取存儲器(RAM)緩沖單元2，脈沖間隔同步編碼(PIE)單元3，時鐘產(chǎn)生器單元1有三個輸入端口和兩個輸出端口，輸入端口分別為Clk、Rst和en，Clk為系統(tǒng)時鐘輸入端口，Rst為復(fù)位信號，en為使能信號，高電平有效；輸出端口為Clkw和Clkr，Clkw為RAM緩沖單元2的寫時鐘，Clkr為RAM緩沖單元2的讀時鐘，Clkr同時作為脈沖間隔同步編碼單元3的輸入時鐘Clkp，時鐘的相位可調(diào)。參閱圖2，本發(fā)明隨機存取存儲器(RAM)緩沖單元2由一個異步雙端口隨機存取存儲器(RAM)4及一個地址產(chǎn)生器5組成，輸入端口為Clkw、Clkr,Rst、en、Data_in和Read，clkr和clkw為上一級單元輸出的時鐘信號輸入端口，Rst為復(fù)位端口，en為使能端口，Datajn端口接收系統(tǒng)前端循環(huán)冗余校驗(CRC)模塊輸出的需要編碼的數(shù)據(jù)，read端口接收下一單元發(fā)出的讀取信號。從時鐘產(chǎn)生器模塊1寫入RAM的時鐘速率Clkw為40K，讀出RAM的時鐘速率為Clkr為80K，Rst輸入信號起到復(fù)位的作用，Datajn由數(shù)字基帶系統(tǒng)中的循環(huán)冗余校驗(CRC)模塊6產(chǎn)生，形式為CRC5或CRC16，為閱讀器需要編碼的數(shù)據(jù)，當(dāng)數(shù)據(jù)有效信號en為高電平的時候，地址產(chǎn)生器5就開始工作，Addr_w為RAM的寫地址，在數(shù)據(jù)有效的時鐘周期間，々(1(!!~_每個時鐘周期加1，持續(xù)增加直到將所有的有效數(shù)據(jù)都寫入到異步雙端口RAM4中。當(dāng)要讀取異步雙端口RAM4數(shù)據(jù)的時候，脈沖間隔同步編碼單元3會發(fā)送一個Read信號給地址產(chǎn)生器5，地址產(chǎn)生器5在接收到Read信號后，讀地址信號Addr_r開始增加，每接收到一個Read信號，Addr_r就增加一次，直到讀出異步雙端口RAM4中的所有數(shù)據(jù)。參閱圖3，本發(fā)明脈沖間隔同步編碼單元3由一個控制器7(C0ntr0l)、一個前同步碼/幀同步碼寄存器8(Preamble/FrameReg)、一個編碼計數(shù)器9(Encodingcounter)以及一個PIE編碼器10(PIEencoder)構(gòu)成，輸入信號端口分別為Clkp、Rst、en、Datafromram及pof，Clkp由時鐘生成器單元1的Clkr端口產(chǎn)生，Rst為復(fù)位信號，en為使能信號，輸入端口Data_from_ram接收經(jīng)RAM緩沖單元2的Data_topie端口輸出的數(shù)據(jù)，以供編碼，pof輸入端口是選擇信號輸入，選擇前同步Preamble或幀同步Frame-sync，輸出信號端口為read和Data_out，read端口輸出給RAM緩沖單元2以讀取信號，Data_out端口將完成編碼的數(shù)據(jù)輸出。由時鐘生成器單元1產(chǎn)生的輸入時鐘Clk為80K，在Rst信號有效期間，在收到數(shù)據(jù)有效使能信號en時，控制器7首先通過Sel選擇信號讓前同步和幀同步碼寄存器8(Preamble/FrameReg)輸出前同步碼或者幀同步碼，具體由Pof信號來選擇。前同步和幀同步碼寄存器8(Preamble/FrameReg)中預(yù)置了前同步和幀同步碼，在本發(fā)明所實現(xiàn)的電路中，前同步碼為01011111011111110(17位)，幀同步碼為前同步碼去掉TRcal，TRcal的形式為八位二進(jìn)制數(shù)，因此幀同步碼為前9位010111110，所以寄存器8(Preamble/FrameReg)由17位寄存器(register)組構(gòu)成，當(dāng)需要加前同步碼時，就將前同步/幀同步碼寄存器8中所有的數(shù)據(jù)逐位移位輸出，而若需要加幀同步碼時，就將前9位數(shù)逐位移位輸出；在前同步碼或者幀同步碼輸出完成以后，控制器7改變選擇信號Sel的值使編碼計數(shù)器9開始工作，編碼計數(shù)器9完成PIE編碼器10狀態(tài)轉(zhuǎn)換，并且通知RAM緩沖單元2中地址產(chǎn)生器5改變讀地址。本發(fā)明脈沖間隔同步編碼單元3主要實現(xiàn)對閱讀器發(fā)送指令的編碼以及加前同步和幀同步碼。PIE的編碼方式參閱圖4所示。Trai為閱讀器對標(biāo)簽發(fā)訊息的基準(zhǔn)時間間隔，為數(shù)據(jù)0的持續(xù)時間；Tari值可采用6.25μs至25μs之間的任意值。編碼符號中的高電平代表所發(fā)送的連續(xù)波，低電平代表減弱的連續(xù)波。PW(射頻脈沖寬度)的長度在數(shù)據(jù)-ο和數(shù)據(jù)-1中應(yīng)相同，且閱讀器在同一個詢問周期內(nèi)的采用固定的Tari和PW值。數(shù)據(jù)-1的長度可在1.5Tari至2.OTari之間，在同一個詢問周期內(nèi)，閱讀器采用固定的數(shù)據(jù)_0和數(shù)據(jù)-1的時間長度。發(fā)送鏈路閱讀器應(yīng)以前同步或幀同步來開始通訊，本發(fā)明將前同步碼/幀同步碼寄存器加進(jìn)了脈沖間隔同步編碼單元3，前同步碼和幀同步碼如圖5和圖6所示，前同步碼用在Query指令之前，表征詢問周期的開始。前同步碼由固定長度的起始分界符、數(shù)據(jù)-0，R=>T校準(zhǔn)(RTcal)符和T=>R校準(zhǔn)(TRcal)組成。RTcal=RTcal值由閱讀器來設(shè)置，RTcal的長度等于數(shù)據(jù)_0長度加數(shù)據(jù)_1長度。標(biāo)簽在接收到前同步碼的同時，計算RTcal長度并計算pivot=RTcal/2的長度。標(biāo)簽將后來的比pivot短的值識別為數(shù)據(jù)-0，比pivot長的為數(shù)據(jù)-1。標(biāo)簽將比4RTcal長的符號識別為不良數(shù)據(jù)，在RTcal改變之前，閱讀器應(yīng)至少傳輸了8個RTcal長度的CW。TRcal閱讀器分別利用Query指令和前同步碼中的TRcal的值以及除法比率(DR)來確定標(biāo)簽的反射散射鏈路頻率(LF)。式⑴規(guī)定了反射散射鏈路頻率(BLF),TRcal和DR之間的關(guān)系。標(biāo)簽先測定TRcal的長度，計算BLF，蔣T=>R的鏈路速率調(diào)整為BLF。閱讀器在詢問周期中采用的TRcal和RTcal應(yīng)滿足式(2)的條件；DRBLF=^(1)1.1XRTcal彡TRcal彡3XRTcal(2)幀同步相當(dāng)于前同步碼減TRcal符。在詢問周期中，閱讀器在幀同步中使用的RTcal長度應(yīng)與前同步碼中的相同。本發(fā)明若Tari值取25μs，RTcal取3Tari，TRcal取4Tari，DR取為8，這樣閱讀器發(fā)送數(shù)據(jù)的速率為40kbps，標(biāo)簽的背散射頻率BLF=80KHz，標(biāo)簽采用FMO調(diào)制來反向散射信號，反射速率為SOkbs。在本發(fā)明中，數(shù)據(jù)-0的長度定為IfTari時間長短，數(shù)據(jù)_1的長度定為2個Tari時間長短。Tari的值定在25μs，所以脈沖間隔同步編碼單元3的發(fā)送數(shù)據(jù)速率為40kbps(數(shù)據(jù)-0)和20kbps(數(shù)據(jù)-1)。然而控制器7送給脈沖間隔同步編碼單元3的未編碼數(shù)據(jù)速率恒定為40kbps，這樣兩個不同速率的數(shù)據(jù)處理之間就需要一個緩沖，本發(fā)明使用了一個雙端口的異步RAM來達(dá)到緩沖作用，使讀出和寫入可以互不影響。此外，由于在脈沖間隔同步編碼單元3中數(shù)據(jù)需要進(jìn)行相位翻轉(zhuǎn)，所以脈沖間隔同步編碼單元3的處理時鐘需要比輸入數(shù)據(jù)的時鐘高一倍，為80KHz。下面敘述本發(fā)明具體編碼過程開始編碼時，編碼計數(shù)器9當(dāng)前值為0，，若接受到的RAM緩沖單元2的輸入值xl為0，則在下一時刻t1，編碼計數(shù)器9的值就為1，PIE編碼器10的輸出為l，Read信號變?yōu)?，可以讀出下一個編碼的數(shù)據(jù)x2(假設(shè)為1)；再下一時刻t2，編碼計數(shù)器值9為0，PIE編碼器10輸出就變?yōu)?，Read信號也為0；t3時亥lj，由于x2為1，編碼計數(shù)器9為3，則PIE編碼器10輸出為l，Read為0;t4時刻，編碼計數(shù)器9值為2，PIE編碼器10輸出為l，Read為0;t5時刻，編碼計數(shù)器9為1，PIE編碼器10輸出為1，Read為1；t6時刻，編碼計數(shù)器9為0，PIE編碼器10輸出為0，Read為0；PIE編碼狀態(tài)轉(zhuǎn)換如表1。表1<table>tableseeoriginaldocumentpage7</column></row><table>表2所示的編碼過程，對于輸入數(shù)據(jù)Datainxlx2(01)，PIE編碼輸出為10_1110，完成了脈沖間隔編碼的過程。表2<table>tableseeoriginaldocumentpage7</column></row><table>本發(fā)明采用圖1、圖2及圖3所示的硬件結(jié)構(gòu)，用Verilog語言編寫程序，并采用Mentor公司的仿真工具M(jìn)odelSimSE6.5進(jìn)行行為級仿真，out為輸出波形，利用了ISE工具中的XST進(jìn)行了綜合，并且在Xilinx公司的Virtex4系列xc4vlxl60型FPGA開發(fā)板上驗證所設(shè)計的編碼模塊，功能正確。本發(fā)明已成功應(yīng)用于RFID數(shù)字基帶系統(tǒng)中，并與數(shù)字基帶其他模塊一起采用了IBM0.13μπι工藝實現(xiàn)，利用了synopsys公司的集成電路綜合工具DesignComplier進(jìn)行了綜合，Primetime進(jìn)行了靜態(tài)時序驗證，以及物理設(shè)計工具Astro進(jìn)行后端布局布線，并采用Modelsim，采用Star-Rcxt提取RC寄生參數(shù)，進(jìn)行布線后仿真，能夠?qū)崿F(xiàn)編碼的功能，用primetime進(jìn)行布線后靜態(tài)時序驗證，F(xiàn)ormality進(jìn)行了形式驗證，采用版圖驗證工具Carible進(jìn)行了DRC(設(shè)計規(guī)則檢查)和LVS(電路圖版圖一致性檢查)，功能正確。權(quán)利要求一種射頻識別閱讀器數(shù)字基帶系統(tǒng)的編碼模塊，其特征在于該模塊包括時鐘產(chǎn)生器單元，用于產(chǎn)生所需的不同頻率的時鐘；隨機存取存儲器緩沖單元，用于對輸入數(shù)據(jù)的緩沖處理，根據(jù)所選用的時鐘頻率，將輸入數(shù)據(jù)以不同的速率輸出；脈沖間隔同步編碼單元，用于對輸入數(shù)據(jù)進(jìn)行編碼，在對輸入數(shù)據(jù)進(jìn)行編碼的過程中加入前同步碼/幀同步碼并實現(xiàn)輸出。2.根據(jù)權(quán)利要求1所述的編碼模塊，其特征在于所述時鐘產(chǎn)生器單元有三個輸入端口和兩個輸出端口，輸入端口分別為elk、Rst和en，elk為系統(tǒng)時鐘輸入端口，Rst為復(fù)位信號，en為使能信號，高電平有效；輸出端口為elkw和elkr，elkw為隨機存取存儲器緩沖單元的寫時鐘，clkr為隨機存取存儲器緩沖單元的讀時鐘，clkr同時作為脈沖間隔同步編碼單元的輸入時鐘elkp，時鐘的相位可調(diào)。3.根據(jù)權(quán)利要求1所述的編碼模塊，其特征在于所述隨機存取存儲器緩沖單元由一個異步雙端口隨機存取存儲器及一個地址產(chǎn)生器組成，輸入端口為Clkw、Clkr、RSt、en、Data_in和Read，clkr和elkw為上一級單元輸出的時鐘信號輸入端口，Rst為復(fù)位端口，en為使能端口，Data_in端口接收系統(tǒng)前端循環(huán)冗余校驗?zāi)K輸出的需要編碼的數(shù)據(jù)，read端口接收下一單元發(fā)出的讀取信號。4.根據(jù)權(quán)利要求1所述的編碼模塊，其特征在于所述脈沖間隔同步編碼單元由一個控制器、一個前同步碼/幀同步碼寄存器、一個編碼計數(shù)器以及一個脈沖間隔編碼器構(gòu)成，輸入信號端口分別為elkp、Rst、en、Data_from_ram及pof，clkp由時鐘生成器單元的clkr端口產(chǎn)生，Rst為復(fù)位信號，en為使能信號，輸入端口Data_fr0m_ram接收經(jīng)隨機存取存儲器緩沖單元的Data_topie端口輸出的數(shù)據(jù)，以供編碼，pof輸入端口是選擇信號輸入，選擇前同步或幀同步，輸出信號端口為read和Data_0ut，read端口輸出給隨機存取存儲器緩沖單元以讀取信號，Data_out端口將完成編碼的數(shù)據(jù)輸出。5.根據(jù)權(quán)利要求1所述的編碼模塊，其特征在于所述前同步碼為17位的二進(jìn)制數(shù)，幀同步碼為取前同步碼的前9位二進(jìn)制數(shù)，前同步碼/幀同步碼寄存器為17位的寄存器。全文摘要本發(fā)明公開了一種射頻識別閱讀器的數(shù)字基帶系統(tǒng)的編碼模塊，屬于超高頻射頻識別集成電路設(shè)計
技術(shù)領(lǐng)域：
，該模塊包括時鐘產(chǎn)生單元、RAM緩沖單元和同步編碼單元，時鐘產(chǎn)生單元生成各模塊所需時鐘，RAM緩沖單元由一個1bitx256的異步雙端口RAM組成，用于緩沖數(shù)據(jù)；同步編碼單元集成了PIE編碼器以及前同步碼/幀同步碼選擇器。數(shù)據(jù)從校驗?zāi)K通過RAM緩沖單元，到達(dá)同步編碼單元，完成編碼后輸出。本發(fā)明將編碼單元和同步碼選擇集成在一個模塊中，從而使射頻識別閱讀器的編碼模塊節(jié)省了硬件資源，提高了系統(tǒng)的運行效率，兼容性強，可應(yīng)用于超高頻射頻識別閱讀器中。文檔編號H03M5/10GK101814921SQ20101012628公開日2010年8月25日申請日期2010年3月17日優(yōu)先權(quán)日2010年3月17日發(fā)明者劉靜,張潤曦,李小進(jìn),田應(yīng)洪,賴宗聲,陳亦灝,顧彬申請人:華東師范大學(xué)