專利名稱：用于模數(shù)/數(shù)模轉(zhuǎn)換器的低抖動時鐘緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬集成電路技術(shù)領(lǐng)域，具體涉及一種應(yīng)用于模數(shù)轉(zhuǎn)換器和數(shù)模轉(zhuǎn)換器中的 低抖動時鐘電路。
背景技術(shù)：
隨著通信和半導體技術(shù)的發(fā)展以及通信系統(tǒng)和無線數(shù)據(jù)傳輸技術(shù)迅速發(fā)展，特別 是3G/4G、家庭基站以及相陣控雷達等技術(shù)的不斷涌現(xiàn)，對高性能的模擬前端提出了很高的 要求。模擬前端作為模擬信號和數(shù)字信號的轉(zhuǎn)換部分越來越受到重視，通信系統(tǒng)對高性能 模數(shù)轉(zhuǎn)換器(ADC)和數(shù)模轉(zhuǎn)換器(DAC)的市場需求逐漸增大。對于ADC和DAC，隨著輸入信號頻率的提高，時鐘抖動(jitter)引入的噪聲將占 主導地位，最終限制了信噪比所能達到的最大值。影響jitter的噪聲源來自片外和片內(nèi)兩 個方面。對于片外噪聲，目前條件下利用低噪聲模擬信號源或晶振，并通過窄帶濾波可以獲 得小于30fs的低抖動外部時鐘源。而通過差分時鐘輸入可以有效抑制片外的共模干擾。 因而片外時鐘抖動一般可以控制在較低水平。對于片內(nèi)，可以采用片上實現(xiàn)的鎖相環(huán)或差 分時鐘緩沖器減小這兩方面噪聲以實現(xiàn)低抖動的采樣時鐘。對于鎖相環(huán)，設(shè)計實現(xiàn)低抖動 較為復雜，而且功耗和面積較大；而在片外噪聲較小的情況下，采用差分時鐘緩沖器，通過 合理的結(jié)構(gòu)和參數(shù)的選取，較為容易地實現(xiàn)低時鐘抖動?，F(xiàn)有技術(shù)(Zanchi A，Tsay F. A 16-bit 65-MS/s 3. 3-V Pipeline ADC Core in SiGe BiCMOS With 78-dB SNR and 180-fs Jitter [J], IEEE Journal of Solid-State Circuits，2005，40 :1225-1237)公開了差分時 鐘緩沖器采用一級交叉耦合放大器結(jié)構(gòu)。差分結(jié)構(gòu)能有效抑制片外噪聲，交叉耦合負載管 具有正反饋的作用，能夠使得輸出的時鐘信號沿很陡峭，這樣噪聲對時鐘信號沿的影響大 大減小，可以達到200fs以下的jitter。但這種結(jié)構(gòu)有三大缺點一是存在鎖定效應(yīng)，需 要較大的輸入信號幅度才能產(chǎn)生時鐘輸出；二是電路采用SiGe工藝，沒有采用低成本、易 于集成的CMOS工藝；三是功耗較大。文獻[Weigandt T C, Kim B, Gray P R. Analysis of Timing Jitter in CMOS Ring Oscillators [J]. in Proc. ISCAS，1994，4 :27_30]公開了時 域噪聲分析法禾口文獻[Hajimiri A, Limotyrakis S, Lee T H. Jitter and Phase Noise in Ring Oscillators [J], IEEE Journal of Solid-State Circuits, 1999，34 :790_804]公開 了脈沖敏感函數(shù)法，但上述對時鐘緩沖器的jitter的分析方法都過于復雜，不利于手工推 導計算。因此，有必要對時鐘緩沖器的結(jié)構(gòu)和jitter的分析方法提出改良方案，以求完
口 ο

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種應(yīng)用于模數(shù)轉(zhuǎn)換器和數(shù)模轉(zhuǎn)換器中的低抖動時鐘電路。 本發(fā)明可用于無線通信基站、軍事雷達以及無線數(shù)據(jù)傳輸?shù)燃夹g(shù)中高性能模數(shù)轉(zhuǎn)換器和數(shù) 模轉(zhuǎn)換器芯片。
本發(fā)明的時鐘緩沖器采用多級準無窮負載差分放大器結(jié)構(gòu)，輸出時鐘信號沿陡 峭，噪聲小，達到200fs以下的jitter，而且功耗小，可采用易于集成的CMOS工藝實現(xiàn)。具體而言，本發(fā)明的低抖動時鐘緩沖器，其電路由三級差分放大器組成，前兩級采 用準無窮負載差分放大器，第三級采用雙端轉(zhuǎn)單端差分放大器。通過小信號分析模型，合理 設(shè)計放大器的增益和負載電容的大小，能夠使得輸出時鐘沿陡峭，輸出噪聲小，較好的實現(xiàn) 低抖動的要求。所述的前兩級準無窮負載放大器，即負載由四個PMOS組成，其中兩個PMOS形成交 叉耦合對管，另兩個PMOS分別接成二極管形式；第三級為雙端轉(zhuǎn)單端放大器。其具體的連 接關(guān)系為NM0S管Mll和M12的柵極分別接輸入信號，源極并接在節(jié)點1，漏極分別接節(jié)點 3和4。PMOS管M13的柵極接在節(jié)點4，漏極接在節(jié)點3，源極接在電源。PMOS管M14的柵 極接在節(jié)點3，漏極接在節(jié)點4，源極接在電源。PMOS管M15的柵極和漏極并接在節(jié)點3，源 極接在電源。PMOS管M16的柵極和漏極并接在節(jié)點4，源極接在電源。NMOS管M17的柵極 接節(jié)點5，漏極接節(jié)點1，源極接地。NMOS管M21和M22的柵極分別接節(jié)點3和4，源極并接 在節(jié)點2，漏極分別接節(jié)點6和7。PMOS管M23的柵極接在節(jié)點7，漏極接在節(jié)點6，源極接 在電源。PMOS管M24的柵極接在節(jié)點6，漏極接在節(jié)點7，源極接在電源。PMOS管M25的柵 極和漏極并接在節(jié)點6，源極接在電源。PMOS管M26的柵極和漏極并接在節(jié)點7，源極接在 電源。NMOS管M27的柵極接節(jié)點5，漏極接節(jié)點2，源極接地。NMOS管M31和M32的柵極分 別接節(jié)點6和7，源極并接在節(jié)點8，漏極分別接節(jié)點9和輸出。PMOS管M33的柵極和漏極 接在節(jié)點9，源極接在電源。PMOS管M34的柵極接節(jié)點9，漏極接輸出，源極接在電源。NMOS 管M35的柵極接節(jié)點5，漏極接節(jié)點8，源極接地。本發(fā)明中，輸入信號為單端信號。本發(fā)明中，輸入信號為差分信號。本發(fā)明中，采用三級結(jié)構(gòu)。本發(fā)明中，前兩級中MOS管的尺寸相同。本發(fā)明中，每一級的MOS管尺寸可以按某一比例系數(shù)逐級縮小。本發(fā)明中，采用小信號分析模型對所述的時鐘緩沖器的jitter進行分析。本發(fā)明的差分輸入端可以將單端或者差分輸入信號轉(zhuǎn)換為方波時鐘信號輸出。輸 入信號可以是正弦波，也可以是方波，輸出信號為占空比為50%的方波時鐘信號。本發(fā)明可 以在輸入信號幅度較小的情況下應(yīng)用，甚至不依賴于輸入的共模電平。對于時鐘緩沖器，必須使其增益足夠的大，而且引入的噪聲足夠的小，才能得到低 抖動。本發(fā)明的時鐘緩沖器采用三級結(jié)構(gòu)，這樣可以得到較大的增益，使得輸出波形更加陡 峭，并通過結(jié)構(gòu)上的優(yōu)化，減小時鐘緩沖器引入的噪聲，并且功耗較小。本發(fā)明的時鐘緩沖器第一級為差分放大器，負載為準無窮輸入阻抗式。這種差分 放大器的增益較大，噪聲較小。第二級的結(jié)構(gòu)與第一級相同，第二級的作用是進一步提高增 益，并能濾出一部分第一級引入的噪聲。第三級為雙端轉(zhuǎn)單端放大器，將第二級的輸出的差 分信號轉(zhuǎn)換為單端輸出的時鐘方波。第三級可以再次提高增益，并在雙端轉(zhuǎn)單端的過程中 將共模噪聲消除。對時鐘緩沖器的jitter的分析采用了為人熟知的小信號模型的分析方法。能夠方便快捷的得到j(luò)itter值。
本發(fā)明優(yōu)點在于采用多級準無窮負載差分放大器結(jié)構(gòu)來實現(xiàn)時鐘緩沖器，有利于 結(jié)構(gòu)上的優(yōu)化，在實現(xiàn)低抖動的同時，不會過于增大功耗；而且采用小信號模型對jitter 分析，易于時鐘緩沖器的分析設(shè)計。相對與傳統(tǒng)結(jié)構(gòu)的時鐘緩沖器，具有低抖動、低功耗和 易于CMOS工藝實現(xiàn)等優(yōu)點。本發(fā)明電路對于提高模數(shù)轉(zhuǎn)換器和數(shù)模轉(zhuǎn)換器的信噪比有重 要的實用價值。


圖1為本發(fā)明的時鐘緩沖器的結(jié)構(gòu)示意圖。圖2為本發(fā)明的時鐘緩沖器的第一級和第二級結(jié)構(gòu)。圖3為本發(fā)明的時鐘緩沖器的第三級結(jié)構(gòu)。
圖4為本發(fā)明的時鐘緩沖器的具體電路結(jié)構(gòu)。圖5為本發(fā)明的時鐘緩沖器的小信號分析模型。圖6為本發(fā)明的時鐘緩沖器的輸出噪聲電壓仿真圖。圖7為本發(fā)明的時鐘緩沖器的輸出波形斜率仿真圖。以下將具體實施方式
配合附圖詳細說明本發(fā)明的實現(xiàn)結(jié)構(gòu)，技術(shù)內(nèi)容和功效。
具體實施例方式實施例1圖1中，片上的時鐘緩沖器由三級結(jié)構(gòu)實現(xiàn)；片外為信號源；輸出為低抖動時鐘方 波。圖2中，第一級的負載由四個PMOS管M13、M14、M15和M16組成，其中兩個PMOS管 M13和M14形成交叉耦合對管，另兩個PMOS管M15和M16分別接成二極管形式，這兩種連 接形式得到的輸入阻抗分別為_2/^和2/gm，將兩種形式的四個PMOS管接成圖1所示的結(jié) 構(gòu)，即可得到理論上輸入阻抗為無窮大的負載，這種放大器可稱為準無窮負載放大器；第一級的輸入對管以及尾電流管為分別為NMOS管M11、M12和M17 ；第二級的負載 管M23、M24、M25和M26接法與第一級相同，第二級的輸入對管以及尾電流管為分別為NMOS 管 M21、M22 禾口 M270輸入信號可以是單端信號，或者為差分信號。若為單端信號，輸入對管一個接信 號，另一個接在共模電平上。共模電平值一般為電源電壓的一半。若為差分信號，輸入對管 兩端則分別接差分信號。NMOS管MB和退耦電容CB組成偏置電路，為差分放大器的尾電流源提供偏置電壓。 MB管也可以用Cascode結(jié)構(gòu)或者其他改進的電流源結(jié)構(gòu)實現(xiàn)。CB也可以由NMOS管實現(xiàn)。準無窮負載放大器其增益為
2Ve 其中Ve為厄利電壓，Vdsat為過驅(qū)動電壓。當Vdsat設(shè)定后，增益為一定值，是差分放 大器的本征增益，不隨尾電流等其他參量變化。對于輸入對管的過驅(qū)動電壓Vdsat可以適當 取得小一點，使其能處于強反型區(qū)即可。而且輸入對管的溝道長度L可以取得大一些。時鐘緩沖器第二級結(jié)構(gòu)與第一級相同，第二級的輸入對管M21和M22分別接第一級的差分輸出端節(jié)點3和4。第二級的輸入對管M21和M22為第一級提供一個負載電容， 這個負載電容同時影響第一級輸出信號的波形邊沿斜率和輸出噪聲。假設(shè)差分輸入信號為 正弦波Vin = AinSin on，其在閾值點處的斜率為Α ηω。所以差分放大器輸出信號的斜率為 Ainω ·Αν?？梢酝ㄟ^小信號模型的分析方法得到第一級放大器輸出的jitter的表達式為 其中&。2=g式為第一級的輸出噪聲。合理設(shè)計第一級的增益和第二級輸 入對管提供的負載電容的大小，即可減小第一級放大器的jitter。圖3中，第三級輸入對管M31和M32分別接第二級的差分輸出端V。p和V。n，輸入對 管M31和M32為第二級輸出端提供一個負載電容，這個負載電容同時影響第二級輸出信號 的波形邊沿斜率和輸出噪聲。負載管M33和M34組成電流鏡結(jié)構(gòu)，將輸入對管接收到的差 分信號轉(zhuǎn)換為單端輸出信號。第三級的尾電流源M35的偏置同樣由MB提供。第三級的增 益為第一級的一半。圖4為圖2中的第一級與第二級和圖3中的第三級的拼合，形成圖1示意圖的整 體結(jié)構(gòu)。通過圖5的小信號模型的分析方法得到整個時鐘緩沖器輸出的jitter的表達式 為 其中參數(shù)r為負載管與輸入對管的熱噪聲電壓之比。本發(fā)明的時鐘電路結(jié)構(gòu)，將增益參數(shù)與負載電容參數(shù)相分離，在固定增益的前提 下，單獨優(yōu)化負載電容，使電路的時鐘抖動較為容易的實現(xiàn)設(shè)計要求。圖6和圖7是通過Cadence SpectreRF仿真工具得到的，其中將輸出波形沿的噪聲電壓除以輸出波形沿的斜率即可得到時鐘緩沖器的jitter。
權(quán)利要求
一種用于模數(shù)/數(shù)模轉(zhuǎn)換器的低抖動時鐘緩沖器，其特征為由三級差分放大器組成，前兩級為準無窮負載放大器，所述負載由四個PMOS組成，其中兩個PMOS形成交叉耦合對管，另兩個PMOS分別接成二極管形式；第三級為雙端轉(zhuǎn)單端放大器；其連接關(guān)系為NMOS管M11和M12的柵極分別接輸入信號，源極并接在節(jié)點1，漏極分別接節(jié)點3和4。PMOS管M13的柵極接在節(jié)點4，漏極接在節(jié)點3，源極接在電源；PMOS管M14的柵極接在節(jié)點3，漏極接在節(jié)點4，源極接在電源；PMOS管M15的柵極和漏極并接在節(jié)點3，源極接在電源；PMOS管M16的柵極和漏極并接在節(jié)點4，源極接在電源；NMOS管M17的柵極接節(jié)點5，漏極接節(jié)點1，源極接地；NMOS管M21和M22的柵極分別接節(jié)點3和4，源極并接在節(jié)點2，漏極分別接節(jié)點6和7；PMOS管M23的柵極接在節(jié)點7，漏極接在節(jié)點6，源極接在電源；PMOS管M24的柵極接在節(jié)點6，漏極接在節(jié)點7，源極接在電源；PMOS管M25的柵極和漏極并接在節(jié)點6，源極接在電源；PMOS管M26的柵極和漏極并接在節(jié)點7，源極接在電源；NMOS管M27的柵極接節(jié)點5，漏極接節(jié)點2，源極接地；NMOS管M31和M32的柵極分別接節(jié)點6和7，源極并接在節(jié)點8，漏極分別接節(jié)點9和輸出；PMOS管M33的柵極和漏極接在節(jié)點9，源極接在電源；PMOS管M34的柵極接節(jié)點9，漏極接輸出，源極接在電源；NMOS管M35的柵極接節(jié)點5，漏極接節(jié)點8，源極接地。
2.根據(jù)權(quán)利要求1所述的用于模數(shù)/數(shù)模轉(zhuǎn)換器的低抖動時鐘緩沖器，其特征在于所 述的輸入信號為單端信號。
3.根據(jù)權(quán)利要求1所述的用于模數(shù)/數(shù)模轉(zhuǎn)換器的低抖動時鐘緩沖器，其特征在于所 述的輸入信號為差分信號。
4.根據(jù)權(quán)利要求1所述的用于模數(shù)/數(shù)模轉(zhuǎn)換器的低抖動時鐘緩沖器，其特征在于所 述的時鐘緩沖器采用三級結(jié)構(gòu)。
5.根據(jù)權(quán)利要求1所述的用于模數(shù)/數(shù)模轉(zhuǎn)換器的低抖動時鐘緩沖器，其特征在于所 述的前兩級中M0S管的尺寸相同。
6.根據(jù)權(quán)利要求1所述的用于模數(shù)/數(shù)模轉(zhuǎn)換器的低抖動時鐘緩沖器，其特征在于所 述的每一級的M0S管尺寸可按比例系數(shù)逐級縮小。
7.根據(jù)權(quán)利要求1所述的用于模數(shù)/數(shù)模轉(zhuǎn)換器的低抖動時鐘緩沖器，其特征在于采 用小信號分析模型分析所述的時鐘緩沖器的jitter。
全文摘要
本發(fā)明屬集成電路技術(shù)領(lǐng)域，涉及模數(shù)轉(zhuǎn)換器和數(shù)模轉(zhuǎn)換器集成電路技術(shù)，尤其涉及一種低抖動時鐘緩沖器。該電路由三級差分放大器組成，前兩級采用準無窮負載差分放大器，第三級采用雙端轉(zhuǎn)單端差分放大器。通過小信號分析模型，合理設(shè)計放大器的增益和負載電容的大小，能夠使得輸出時鐘沿陡峭，輸出噪聲小，較好的實現(xiàn)低抖動的要求。相對與傳統(tǒng)結(jié)構(gòu)的時鐘緩沖器，具有低抖動、低功耗和易于CMOS工藝實現(xiàn)等優(yōu)點。本發(fā)明的電路對于提高模數(shù)轉(zhuǎn)換器和數(shù)模轉(zhuǎn)換器的信噪比有重要的實用價值。
文檔編號H03M1/08GK101841333SQ200910047728
公開日2010年9月22日 申請日期2009年3月18日 優(yōu)先權(quán)日2009年3月18日
發(fā)明者任俊彥, 程龍, 羅磊 申請人:復旦大學