專利名稱：基于分?jǐn)?shù)輸入和輸出相位而操作的數(shù)字鎖相環(huán)的制作方法
技術(shù)領(lǐng)域：
本發(fā) 明大體上涉及電子元件，且更具體來(lái)說(shuō)，涉及數(shù)字鎖相環(huán)。
背景技術(shù)：
鎖相環(huán)(PLL)為許多電子電路的整體部分且在通信電路中尤其重要。舉例來(lái)說(shuō)， 數(shù)字電路使用時(shí)鐘信號(hào)來(lái)觸發(fā)同步電路(例如，觸發(fā)器)。發(fā)射器和接收器將本地振蕩器 (LO)信號(hào)分別用于上變頻轉(zhuǎn)換和下變頻轉(zhuǎn)換。用于無(wú)線通信系統(tǒng)的無(wú)線裝置(例如，蜂窩 式電話)通常將時(shí)鐘信號(hào)用于數(shù)字電路且將LO信號(hào)用于發(fā)射器和接收器。用振蕩器來(lái)產(chǎn) 生時(shí)鐘信號(hào)和LO信號(hào)，且通常用PLL來(lái)控制時(shí)鐘信號(hào)和LO信號(hào)的頻率。PLL通常包括用以調(diào)整來(lái)自振蕩器的振蕩器信號(hào)的頻率和/或相位的各種電路 塊。這些電路塊可能會(huì)消耗相對(duì)大量的功率，此對(duì)于例如蜂窩式電話的便攜式裝置來(lái)說(shuō)可 能為不合意的。因此，此項(xiàng)技術(shù)中需要在不犧牲性能的情況下減少PLL的功率消耗的技術(shù)。

發(fā)明內(nèi)容
本文中描述具有良好性能和較低功率消耗的數(shù)字PLL (DPLL)。DPLL為具有以數(shù)字 方式實(shí)施的電路塊而非具有模擬電路的PLL。數(shù)字實(shí)施可提供一些優(yōu)點(diǎn)，例如較低的成本、 較小的電路面積等。在一個(gè)方面中，DPLL可基于輸入和輸出相位的分?jǐn)?shù)部分來(lái)操作。DPLL可累加可包 括調(diào)制信號(hào)的至少一個(gè)輸入信號(hào)以獲得輸入相位。DPLL可(例如)使用時(shí)間/數(shù)字轉(zhuǎn)換 器(TDC)基于來(lái)自振蕩器的振蕩器信號(hào)與參考信號(hào)之間的相位差來(lái)確定輸出相位的分?jǐn)?shù) 部分。DPLL接著可基于所述輸入相位的分?jǐn)?shù)部分和所述輸出相位的分?jǐn)?shù)部分來(lái)確定相位誤 差。分?jǐn)?shù)部分可具有所述振蕩器信號(hào)的一個(gè)周期的范圍。在一種設(shè)計(jì)中，DPLL可確定所述 輸出相位的分?jǐn)?shù)部分與所述輸入相位的分?jǐn)?shù)部分之間的相位差。DPLL接著可將預(yù)定值(例 如，一個(gè)振蕩器周期)添加到所述相位差或從所述相位差減去所述預(yù)定值(如果需要)，以 使得所得相位誤差在預(yù)定范圍內(nèi)(例如，負(fù)的二分之一個(gè)振蕩器周期到正的二分之一個(gè)振 蕩器周期)。DPLL可基于所述相位誤差而產(chǎn)生用于所述振蕩器的控制信號(hào)。在另一方面中，DPLL可包括合成累加器(synthesized accumulator)和TDC。所 述合成累加器可通過追蹤振蕩器信號(hào)的周期的數(shù)目來(lái)確定粗略輸出相位。可基于具有比所 述振蕩器信號(hào)的頻率低的頻率的參考信號(hào)來(lái)更新所述合成累加器。所述TDC可基于所述振 蕩器信號(hào)與所述參考信號(hào)之間的相位差來(lái)確定精細(xì)輸出相位。DPLL可基于所述粗略輸出相 位、所述精細(xì)輸出相位和所述輸入相位來(lái)產(chǎn)生用于振蕩器的控制信號(hào)。以下更詳細(xì)地描述本發(fā)明的各個(gè)方面和特征。


圖1展示DPLL的框圖。圖2展示TDC的輸出對(duì)輸入的圖表。
圖3展示基于分?jǐn)?shù)輸入和輸出相位而操作的DPLL的框圖。圖4展示合成累加器的操作。圖5展示具有合成累加器的DPLL的框圖。圖6展示具有合成累加器的相位檢測(cè)器的框圖。圖7展示TDC的示意圖。圖8展示具有合成累加器的另一 DPLL的框圖。圖9展示通信裝置的框圖。圖10展示用于控制振蕩器的過程。圖11展示用于控制振蕩器的另一過程。
具體實(shí)施例方式圖1展示DPLL 100的設(shè)計(jì)的框圖。在DPLL 100內(nèi)，求和器110接收調(diào)制信號(hào)M(t) 并對(duì)其求和，所述調(diào)制信號(hào)M(t)對(duì)于用于通信的頻道的中心頻率來(lái)說(shuō)具有靜態(tài)值。輸入累 加器112累加求和器110的輸出并提供輸入相位P(t)。所述累加本質(zhì)上將頻率轉(zhuǎn)換成相 位。通過參考信號(hào)觸發(fā)輸入累加器112，所述參考信號(hào)可具有固定頻率fra。還用所述參考 信號(hào)來(lái)更新DPLL 100內(nèi)的各種電路塊和信號(hào)，且t為所述參考信號(hào)的索引。射頻(RF)累加器122針對(duì)每一振蕩器周期遞增一，振蕩器周期為來(lái)自受控振蕩器 118的振蕩器信號(hào)的一個(gè)周期。鎖存器124在由所述參考信號(hào)觸發(fā)時(shí)鎖存RF累加器122的 輸出且提供粗略/整數(shù)輸出相位A(t)。TDC 130接收所述振蕩器信號(hào)和所述參考信號(hào)，在由 所述參考信號(hào)觸發(fā)時(shí)確定所述振蕩器信號(hào)的相位，且提供TDC輸出F(t)，TDC輸出F(t)指 示所述振蕩器信號(hào)與所述參考信號(hào)之間的精細(xì)/分?jǐn)?shù)相位差。TDC 130實(shí)施用于DPLL 100 的分?jǐn)?shù)相位傳感器。求和器126接收粗略輸出相位A(t)和TDC輸出F(t)并對(duì)其求和，且 提供反饋相位Z(t)，反饋相位Z(t)為對(duì)輸出相位B(t)的估計(jì)。求和器114接收反饋相位Z(t)并從輸入相位P(t)減去反饋相位Z(t)，且提供相 位誤差E (t)。環(huán)濾波器116對(duì)所述相位誤差濾波且提供用于振蕩器118的控制信號(hào)S (t)。 環(huán)濾波器116設(shè)定DPLL 100的環(huán)動(dòng)態(tài)。所述控制信號(hào)調(diào)整振蕩器118的頻率，以使得振蕩 器信號(hào)的相位遵照調(diào)制的相位。控制信號(hào)可具有任何適宜數(shù)目個(gè)位的分辨率，例如，8、12、 16、20、24或更多位的分辨率。振蕩器118可為數(shù)字受控振蕩器(DC0)、電壓受控振蕩器(VC0)、電流受控振蕩器 (IC0)，或頻率可由控制信號(hào)調(diào)整的某一其它類型的振蕩器。振蕩器118可在標(biāo)稱頻率f。s。 下操作，標(biāo)稱頻率f。s。可由使用DPLL 100的應(yīng)用來(lái)確定。舉例來(lái)說(shuō)，DPLL 100可用于無(wú)線 通信裝置，且f。s。可為幾百兆赫(MHz)或幾千兆赫(GHz)。可基于晶體振蕩器(X0)、電壓受 控晶體振蕩器(VCX0)、溫度補(bǔ)償式晶體振蕩器(TCX0)或具有準(zhǔn)確頻率的某一其它類型的 振蕩器來(lái)產(chǎn)生所述參考信號(hào)。所述參考信號(hào)的頻率可遠(yuǎn)低于所述振蕩器信號(hào)的頻率。舉例 來(lái)說(shuō)，仁社可為幾十MHz，而f。s。可為若干GHz。可以振蕩器周期為單位來(lái)給出輸入相位P (t)、輸出相位B (t)和反饋相位Z (t)。在 圖1中所示的設(shè)計(jì)中，DPLL 100的反饋路徑包括(i)RF累加器122，其用以測(cè)量以振蕩器 周期的整數(shù)數(shù)目而給出的粗略輸出相位；以及(ii)TDC 130，其用以測(cè)量由一個(gè)振蕩器周 期的部分給出的精細(xì)輸出相位。RF累加器122與TDC 130的組合測(cè)量總輸出相位B(t)，總輸出相位B (t)包括來(lái)自RF累加器122的粗略/整數(shù)部分和來(lái)自TDC 130的精細(xì)/分?jǐn)?shù)部 分。在本文中的描述中，術(shù)語(yǔ)“精細(xì)”與“分?jǐn)?shù)”互換使用，且術(shù)語(yǔ)“粗略”與“整數(shù)”也互換 使用。從所述輸入相位減去反饋相位Z(t)(其是對(duì)輸出相位的估計(jì))以獲得用于環(huán)濾波器 116的相位誤差?？苫谒鰠⒖夹盘?hào)來(lái)操作DPLL 100中的除RF累加器122外的所有方框。RF累 加器122基于振蕩器信號(hào)而操作，振蕩器信號(hào)的頻率可比所述參考信號(hào)高許多倍。因此，RF 累加器122可占DPLL 100的總功率消耗的大部分(例如，50%左右)。因此，可需要在RF 累加器122關(guān)閉的情況下操作DPLL 100以便節(jié)省電池功率。在一個(gè)參考周期(其為參考信號(hào)的一個(gè)周期)中，可將總輸出相位e t。tal給出為0 total = 2^1 fosc/fref 弧度。等式(1)可以振蕩器周期為單位來(lái)給出總輸出相位且可將其分成整數(shù)部分e int和分?jǐn)?shù)部 分0fM。。可以振蕩器周期的整數(shù)數(shù)目或2弧度的整數(shù)倍來(lái)給出整數(shù)部分0int?？捎梢?個(gè)振蕩器周期的部分或在o到2^1弧度的范圍內(nèi)來(lái)給出分?jǐn)?shù)部分efra。?？扇缦陆o出整數(shù) 部分e int和分?jǐn)?shù)部分e frac θint＝2π[fosc/fref]以及等式⑵θ frac = θ total" θ int,等式⑶其中《 」”表示下取整運(yùn)算符(floor operator)。RF累加器122可通過確定在一個(gè)參考周期內(nèi)的振蕩器周期的數(shù)目來(lái)確定輸出相 位的整數(shù)部分。TDC 130可通過將振蕩器信號(hào)的相位與參考信號(hào)的相位進(jìn)行比較來(lái)確定輸 出相位的分?jǐn)?shù)部分。圖2展示TDC 130的輸出對(duì)輸入的圖表。水平軸展示輸出相位B(t)，其為到TDC 130的輸入。垂直軸展示TDC輸出F(t)。對(duì)于水平軸與垂直軸，一個(gè)振蕩器周期等于2^1。 如圖2中所示，TDC 130具有不連續(xù)的輸出對(duì)輸入。TDC輸出F(t)在0到等于輸出相位 8(0，接著在8(0 =2^1時(shí)繞回到0，接著在2^1到4^1隨B(t)線性地增加，接著在B(t) = 4ji時(shí)繞回到0，以此類推。為使DPLL適當(dāng)?shù)夭僮?，?yīng)解決TDC輸出的不連續(xù)性。解決這些不連續(xù)性的一個(gè)方 式是使用RF累加器122來(lái)追蹤輸出相位B(t)超過2 ji的次數(shù)。接著可將RF累加器122 的輸出(為2^1的整數(shù)倍)添加到TDC輸出，以便將操作范圍限于0到2^1，從而避免不連 續(xù)性。然而，RF累加器122可因其高操作頻率而消耗很多電流。如圖2中所示，TDC輸出每隔進(jìn)行跳躍，但在相繼的相位跳躍之間的2 Ji范圍 內(nèi)為連續(xù)的。如果輸出相位的變化速率有限，則TDC輸出的相位跳躍在其出現(xiàn)時(shí)可被識(shí)別 且被慮及。舉例來(lái)說(shuō)，可不調(diào)制DPLL 100，以使得M(t) = 0，且P(t)對(duì)于所有t來(lái)說(shuō)不具 有分?jǐn)?shù)部分。初始條件可為F(0) =0且A(0) =P(0)，以使得E(0) =0。由于DPLL經(jīng)鎖 定，所以控制信號(hào)S(t)可具有恒定值。如果輸入相位稍有增加(例如，增加了 0. 1弧度)， 則TDC 130將測(cè)量此相位且提供補(bǔ)償信號(hào)(例如，E(t) = -0. 1弧度)。然而，如果輸出相 位B (t)稍有減小(例如，減小了 -0. 1弧度)，則TDC 130將輸出大值(例如，2 Ji -0. 1弧 度)。于是將使相位誤差差了一個(gè)循環(huán)周期，此可能不利地影響DPLL的性能。然而，如果輸出相位的變化速率有限，則可將TDC輸出在一個(gè)參考周期內(nèi)的任何大變化歸因于相位跳躍。接著可將一個(gè)振蕩器周期添加到TDC輸出或從TDC輸出減去一個(gè) 振蕩器周期以獲得正確的相位值。在以上實(shí)例中，可將TDC輸出的為2 Ji -0. 1弧度的大值 歸因于相位跳躍，可從此值減去2 Ji，且可提供-0. 1弧度作為正確的TDC輸出值。在一方面中，在不使用RF累加器的情況下，基于來(lái)自TDC的分?jǐn)?shù)輸出相位和輸入 相位的分?jǐn)?shù)部分來(lái)操作DPLL。在每一參考周期中，可從輸入相位的分?jǐn)?shù)部分減去所述TDC 輸出，如下D(t) = Pf(t)-F(t),等式⑷其中Pf (t)為輸入相位的分?jǐn)?shù)部分且在0到2 Ji的范圍內(nèi)，且D(t)為輸入相位的分?jǐn)?shù)部分與TDC輸出之間的差，TDC輸出為輸出相位的分?jǐn)?shù)部 分。可假定輸入相位的變化速率和輸出相位的變化速率有限，且可假定相位誤差在每 一參考周期內(nèi)在到n的范圍內(nèi)。于是可如下確定相位誤差
D{t) 如果E{t) = \D{t) + 27t 如果 D⑷等式(5)
D{t)-2jt 如果
^o等式(5)展示將D(t)與閾值+ JI和-JI進(jìn)行比較的設(shè)計(jì)。還可將D(t)與其它閾 值進(jìn)行比較。如等式(5)中所展示，如果相位差大于Ji或小于，則假定相位跳躍已發(fā)生。在 此情況下，可將2 ji添加到所述相位差或從所述相位差減去2 JI，以使得所得相位誤差較接 近于零。圖3展示僅基于輸入相位和輸出相位的分?jǐn)?shù)部分而操作的DPLL 300的設(shè)計(jì)的框 圖。在DPLL 300內(nèi)，求和器310和輸入累加器312如上文針對(duì)圖1的求和器110和輸入累 加器112所描述般進(jìn)行操作，且提供輸入相位P(t)。單元313接收所述輸入相位并提供分 數(shù)部分Pf(t)。TDC 330接收來(lái)自受控振蕩器318的振蕩器信號(hào)和參考信號(hào)，且提供TDC輸 出F(t)，TDC輸出F(t)指示所述振蕩器信號(hào)與所述參考信號(hào)之間的精細(xì)/分?jǐn)?shù)相位差。求 和器314從分?jǐn)?shù)輸入相位&(0減去TDC輸出F(t)，且提供相位差D(t)。單元315接收所 述相位差，且確定相位誤差E(t)(例如，如等式(5)中所示)。環(huán)濾波器316對(duì)所述相位誤 差濾波，且提供用于振蕩器318的控制信號(hào)S(t)。在一種設(shè)計(jì)中，最初可使用RF累加器來(lái)將振蕩器318鎖定到調(diào)制信號(hào)。鎖定檢測(cè) 器(圖3中未展示)可(例如)通過觀測(cè)所述相位誤差的量值來(lái)確定DPLL 300是否已被 鎖定。在DPLL 300已被鎖定后，可停用RF累加器，且可僅使用輸入相位和輸出相位的分?jǐn)?shù) 部分來(lái)操作所述DPLL。在另一方面中，可使用合成累加器來(lái)確定粗略/整數(shù)輸出相位。合成累加器可基 于所述參考信號(hào)而非所述振蕩器信號(hào)而操作，且可因此比RF累加器消耗少得多的功率。圖4說(shuō)明具有合成累加器的DPLL的操作。在圖4中所示的實(shí)例中，振蕩器信號(hào)的 頻率為參考信號(hào)的頻率的3. 25倍，且可提供3. 25的頻率控制字(FCW)作為圖1中的信道 頻率。為簡(jiǎn)單起見，假定基于振蕩器信號(hào)和參考信號(hào)的上升沿來(lái)鎖定并觸發(fā)所述DPLL。振蕩器信號(hào)展示于圖4頂部處的第一排中，且參考信號(hào)展示于第二排中。RF累加器的輸出展示于第三排中。RF累加器在振蕩器信號(hào)的每一上升沿處遞增一，且因此在振蕩 器周期出現(xiàn)時(shí)追蹤振蕩器周期。在參考信號(hào)的每一上升沿處鎖存RF累加器的輸出，且每一 鎖存值展示于第三排的圓圈內(nèi)。通過將振蕩器周期的數(shù)目下舍入到最接近的整數(shù)值來(lái)獲得 每一鎖存值。舉例來(lái)說(shuō)，在圖4中，參考信號(hào)的第一上升沿與第二上升沿之間存在3. 25個(gè) 振蕩器周期，且RF累加器輸出為3，其等于經(jīng)下舍入的3. 25。在圖4所示的實(shí)例中，每參考 周期有3. 25個(gè)振蕩器周期，且鎖存值為0、3、6、9、13等。理想TDC的輸出展示于第四排中。所述TDC測(cè)量被下舍入函數(shù)忽略的輸出相位的 分?jǐn)?shù)部分。所述分?jǐn)?shù)部分等于參考信號(hào)的上升沿與振蕩器信號(hào)的在前面的最接近的上升沿 之間的差。對(duì)于參考信號(hào)的每一上升沿，所述TDC提供在0與1.0之間的分?jǐn)?shù)值。如圖4 中所示，TDC的輸出為周期性的。可通過將來(lái)自TDC的精細(xì)/分?jǐn)?shù)部分與來(lái)自RF累加器的 粗略/整數(shù)部分相加來(lái)獲得反饋相位。每參考周期的振蕩器周期的經(jīng)舍入數(shù)目(其還被稱作整數(shù)增量N(t))展示于第五 排中。對(duì)于參考信號(hào)的每一上升沿，N(t)等于當(dāng)前鎖存值與先前鎖存值之間的差。在圖4 中所示的實(shí)例中，N(t)為3、3、3、4、3、3、3、4、3等的序列。N(t)具有平均值3. 25且與TDC 輸出以相同方式為周期性的。此外，在DPLL已被鎖定后，N(t)僅具有兩個(gè)可能的整數(shù)值， 其在圖4中所示的實(shí)例中為3和4。即使在窄帶頻率調(diào)制的情況下應(yīng)用的DPLL時(shí)，在兩個(gè) 整數(shù)值之間的此切換仍為成立的。為在三個(gè)整數(shù)值之間切換，頻率調(diào)制將需要大于參考頻 率fMf，以使得一個(gè)額外的全振蕩器周期可配合在一參考周期內(nèi)。通常，峰值調(diào)制頻率為參 考頻率的部分。舉例來(lái)說(shuō)，峰值調(diào)制頻率可為幾MHz，而參考頻率可為幾十MHz。在此情況 下，N(t)僅具有兩個(gè)可能的整數(shù)值。如果N(t)可僅采用兩個(gè)可能的整數(shù)值，則可有可能在不使用在振蕩器頻率f。s。下 操作的RF累加器的情況下確定N(t)。通過利用即使在DPLL經(jīng)調(diào)制時(shí)相位誤差每參考周期 仍僅有少量變化的事實(shí)，可實(shí)現(xiàn)此。舉例來(lái)說(shuō)，峰值頻率調(diào)制對(duì)于具有4GHz振蕩器的低帶 EDGE來(lái)說(shuō)可為大約3MHz且在DPLL輸出處為四分的，所述參考頻率可為大約57MHz，且每參 考周期輸入相位的最大變化可為大約0. 3弧度或?yàn)閰⒖贾芷诘募s5%。因此，所述調(diào)制未遮 掩2 Ji相位跳躍，且DPLL的操作本質(zhì)上未變化?？稍诓皇褂肦F累加器的情況下如下確定N(t)。對(duì)于每一參考周期或更新時(shí)間間 隔t，可通過評(píng)估N(t)的兩個(gè)假設(shè)來(lái)確定N(t)的正確值。第一個(gè)假設(shè)a是對(duì)于N(t)為兩 個(gè)值中的較小者的情況，所述較小者表示為隊(duì)且對(duì)于圖4中所示的實(shí)例來(lái)說(shuō)等于3。第二 個(gè)假設(shè)b是對(duì)于N(t)為兩個(gè)值中的較大者的情況，所述較大者表示為Nh且對(duì)于圖4中所 示的實(shí)例來(lái)說(shuō)等于4?？蛇x擇提供較小相位誤差量值的假設(shè)，且用于正確假設(shè)的隊(duì)或NH可 用來(lái)更新存儲(chǔ)對(duì)振蕩器周期的數(shù)目的運(yùn)行計(jì)數(shù)的寄存器。此寄存器提供以振蕩器周期的整 數(shù)數(shù)目給出的粗略輸出相位C(t)?？扇缦略u(píng)估所述兩個(gè)假設(shè)a和b。在DPLL已被鎖定后，可(例如)基于輸入相位 P(t)的整數(shù)部分來(lái)初始化所述寄存器。在圖4中所示的實(shí)例中，將寄存器初始化到零。在 參考信號(hào)的第二個(gè)上升沿處，假設(shè)a具有假設(shè)的輸出相位Za(l) = 3+0+0. 25 = 3. 25，其中 3為用于假設(shè)a的隊(duì)值，0為來(lái)自所述寄存器的粗略輸出相位C (1)，且0. 25為TDC輸出值。 假設(shè)b具有假設(shè)的輸出相位Zb(l) = 4+0+0. 25 = 4. 25，其中4為用于假設(shè)值。將 用于所述兩個(gè)假設(shè)的所述假設(shè)的輸出相位Za(l)和Zb(l)與輸入相位P(l) = 3. 25進(jìn)行比
9較。由于Za(I)比Zb(I)更接近于P(I)，所以假設(shè)a為正確的假設(shè)。接著由3(其為用于正 確的假設(shè)a的隊(duì)值)來(lái)更新寄存器，且所述寄存器存儲(chǔ)為3的粗略輸出相位。
在參考信號(hào)的第三個(gè)上升沿處，假設(shè)a具有假設(shè)的輸出相位Za(2) = 3+3+0. 5 = 6. 5，其中第一個(gè)3為用于假設(shè)a的隊(duì)值，第二個(gè)3為來(lái)自所述寄存器的粗略輸出相位C (2)， 且0.5為TDC輸出值。假設(shè)b具有假設(shè)的輸出相位Zb (2) =4+3+0. 5 = 7. 5，其中4為用 于假設(shè)值。將用于所述兩個(gè)假設(shè)的所述假設(shè)的輸出相位Za (2)和Zb (2)與輸入相位 P (2) =6.5進(jìn)行比較。由于Za (2)比Zb⑵更接近于P(2)，所以假設(shè)a為正確的假設(shè)。接 著由3 (其為用于正確的假設(shè)a的隊(duì)值)來(lái)更新所述寄存器，且所述寄存器存儲(chǔ)為6的粗 略輸出相位?？舍槍?duì)每一后續(xù)參考周期重復(fù)相同的處理。一般來(lái)說(shuō)，可如下確定用于N(t)的兩所個(gè)可能的整數(shù)值Nl=Nh= ^ 等式(6)其中隊(duì)為N(t)的兩個(gè)可能的整數(shù)值中的較小者，Nh為N(t)的兩個(gè)可能的整數(shù)值中的較大者，且“「1，，表示上取整運(yùn)算符?？扇缦麓_定用于假設(shè)a和b的假設(shè)的輸出相位Za (t) = Nl+C (t) +F (t)，以及等式(7)Zb (t) = NH+C(t)+F(t),等式(8)其中C(t)為在參考周期t中的粗略輸出相位，Za(t)為在參考周期t中的用于假設(shè)a的假設(shè)的輸出相位，且Zb(t)為在參考周期t中的用于假設(shè)b的假設(shè)的輸出相位。可如下確定用于假設(shè)a和b的假設(shè)的相位誤差Ea (t) = P (t) -Za (t)，以及等式(9)Eb (t) = P(t)-Zb(t),等式(10)其中Ea(t)為在參考周期t中的用于假設(shè)a的假設(shè)的相位誤差，且Eb(t)為在參考周期t中的用于假設(shè)b的假設(shè)的相位誤差?？扇缦赂麓致暂敵鱿辔?c(i+i)=U+N否則ι。等式(ιι)可如下確定在參考周期t中的相位誤差E (t)E(t) = \EA!\ 如果丨4)1<1 幼)1 等式(12)
KW否則
O可將來(lái)自等式(12)的相位誤差提供到DPLL中的環(huán)濾波器。如等式(6)到(12)中所示，為在給定參考周期中的N(t)的兩個(gè)可能的整數(shù)值之 間進(jìn)行選擇，可評(píng)估所述兩個(gè)假設(shè)a和b?？蛇x擇具有更接近于輸入相位的假設(shè)的輸出相位 或等效地具有較小相位誤差量值的假設(shè)。圖5展示具有合成累加器的DPLL 500的設(shè)計(jì)的框圖。在DPLL 500內(nèi)，求和器510 和輸入累加器512如上文針對(duì)圖1的求和器110和輸入累加器112所描述般進(jìn)行操作，且提供輸入相位P α)。TDC 530接收來(lái)自受控振蕩器518的振蕩器信號(hào)和參考信號(hào)，且提供TDC輸出 F(t)，TDC輸出F(t)指示所述振蕩器信號(hào)與所述參考信號(hào)之間的相位差。相位檢測(cè)器520 接收所述振蕩器信號(hào)、所述TDC輸出和所述輸入相位并產(chǎn)生第一相位誤差E1 (t)。相位檢 測(cè)器520包括RF累加器522、鎖存器524和求和器526，其如上文針對(duì)圖1中的RF累加器 122、鎖存器124和求和器114和126所描述般進(jìn)行操作?？赏ㄟ^模式信號(hào)來(lái)啟用或停用相 位檢測(cè)器520。相位檢測(cè)器540接收信道頻率、所述參考信號(hào)、所述TDC輸出和所述輸入相 位，并產(chǎn)生第二相位誤差E2 (t)。相位檢測(cè)器540包括合成累加器且可如下文所述般實(shí)施。 可通過模式信號(hào)來(lái)啟用或停用相位檢測(cè)器540?？稍谌魏谓o定時(shí)刻啟用相位檢測(cè)器520或 540，且可停用另一相位檢測(cè)器以節(jié)省電池功率。
多路復(fù)用器(Mux) 514接收分別來(lái)自相位檢測(cè)器520和540的兩個(gè)相位誤差E1 (t) 和氏(0以及模式信號(hào)，并提供相位誤差E (t)。多路復(fù)用器514在啟用相位檢測(cè)器520時(shí) 提供第一相位誤差E1 (t)作為相位誤差E (t)，且在啟用相位檢測(cè)器540時(shí)提供第二相位誤 SE2(t)作為相位誤差E(t)。環(huán)濾波器516對(duì)相位誤差E(t)濾波且提供用于振蕩器518 的控制信號(hào)S (t)。在一種設(shè)計(jì)中，最初可啟用相位檢測(cè)器520且將其用來(lái)將振蕩器518鎖定到調(diào)制 信號(hào)。在DPLL 500已被鎖定后，可停用相位檢測(cè)器520，且可啟用相位檢測(cè)器540。鎖定檢 測(cè)器550接收來(lái)自相位檢測(cè)器520的第一相位誤SE1 (t)且確定DPLL 500是否已被鎖定。 可通過觀測(cè)第一相位誤差E1 (t)的量值來(lái)實(shí)現(xiàn)此確定，第一相位誤SE1 (t)的量值在DPLL 500未經(jīng)鎖定時(shí)最初可為大的且在DPLL 500經(jīng)鎖定時(shí)可為小的。鎖定檢測(cè)器550提供鎖定 指示符，鎖定指示符在DPLL經(jīng)鎖定時(shí)可被設(shè)定為一個(gè)邏輯值(例如，‘1 ‘)或在DPLL未 經(jīng)鎖定時(shí)被設(shè)定為另一邏輯值(例如，‘0')。模式選擇器552接收所述鎖定指示符且 可能接收?qǐng)D5中未展示的其它輸入，并提供模式信號(hào)。舉例來(lái)說(shuō)，模式選擇器552可在DPLL 一經(jīng)鎖定，或在稍后時(shí)間，便啟用相位檢測(cè)器540且停用相位檢測(cè)器520。在切斷RF累加器 522前的一定時(shí)期內(nèi)可同時(shí)啟用相位檢測(cè)器520與540。每當(dāng)檢測(cè)到鎖定損耗(例如，歸因 于對(duì)DPLL 500的嚴(yán)重干擾)時(shí)，或因任何其它原因，模式選擇器552便還可重新啟用相位 檢測(cè)器520。鎖定檢測(cè)器550和模式選擇器552還可用于圖3中的DPLL 300以在DPLL未 經(jīng)鎖定時(shí)用RF累加器(圖3中未展示)的輸出來(lái)產(chǎn)生相位誤差。圖6展示圖5中的相位檢測(cè)器540的設(shè)計(jì)的框圖。在此設(shè)計(jì)中，相位檢測(cè)器540 包括合成累加器610、假設(shè)評(píng)估單元620和舍入單元630。舍入單元630可接收信道頻率且 確定N(t)的兩個(gè)可能的整數(shù)值，其為隊(duì)和Nh?；蛘?，單元630可接收來(lái)自圖5中的鎖存器 524的粗略輸出相位A (t)。當(dāng)相位檢測(cè)器520經(jīng)啟用且DPLL 500經(jīng)鎖定時(shí)，粗略輸出相位 A(t)應(yīng)在隊(duì)與 之間切換。因此，在DPLL 500已被鎖定后，單元630可基于粗略輸出相 位A(t)的值來(lái)確定Nl和Nh。合成累加器610追蹤振蕩器周期的數(shù)目，但基于參考信號(hào)而非振蕩器信號(hào)來(lái)操 作，此可大大減少DPLL 500的功率消耗。合成累加器610包括寄存器612、求和器614和 多路復(fù)用器616。寄存器612以振蕩器周期的整數(shù)數(shù)目來(lái)存儲(chǔ)當(dāng)前粗略輸出相位C(t)。多 路復(fù)用器616接收隊(duì)和 以及指示哪個(gè)假設(shè)為正確/勝出的假設(shè)的選擇信號(hào)。在每一參 考周期中，多路復(fù)用器616在假設(shè)a為正確的假設(shè)時(shí)提供隊(duì)且在假設(shè)b為正確的假設(shè)時(shí)提供Nh。求和器614對(duì)來(lái)自寄存器612的當(dāng)前粗略輸出相位C(t)與多路復(fù)用器616的輸出 求和且提供經(jīng)更新的粗略輸出相位C(t+1)，粗略輸出相位C(t+1)存儲(chǔ)于寄存器612中。寄 存器612、求和器614和多路復(fù)用器616實(shí)施等式(11)。單元620在每一參考周期中評(píng)估兩個(gè)假設(shè)a和b且提供相位誤差E2 (t)以及指示 正確的假設(shè)的選擇信號(hào)。在單元620內(nèi)，求和器622a接收來(lái)自寄存器612的粗略輸出相位 C(t)、TDC輸出F(t)和隊(duì)且對(duì)其求和，并提供用于假設(shè)a的假設(shè)的輸出相位Za(t)(如等式 (7)中所示)。求和器624a從輸入相位P(t)減去假設(shè)的輸出相位Za(t)并提供用于假設(shè)a 的假設(shè)的相位誤差Ea(t)(如等式(9)中所示)。類似地，求和器622b接收粗略輸出檢測(cè)器 550接收來(lái)自相位檢測(cè)器520的第一相位誤gEi(t)且確定DPLL 500是否已被鎖定。可通 過觀測(cè)第一相位誤差Ejt)的量值來(lái)實(shí)現(xiàn)此確定，第一相位誤gEi(t)的量值在DPLL 500 未經(jīng)鎖定時(shí)最初可為大的且在DPLL 500經(jīng)鎖定時(shí)可為小的。鎖定檢測(cè)器550提供鎖定指 示符，鎖定指示符在DPLL經(jīng)鎖定時(shí)可被設(shè)定為一個(gè)邏輯值(例如，'1')或在DPLL未經(jīng) 鎖定時(shí)被設(shè)定為另一邏輯值(例如，‘0')。模式選擇器552接收所述鎖定指示符且可 能接收?qǐng)D5中未展示的其它輸入，并提供模式信號(hào)。舉例來(lái)說(shuō)，模式選擇器552可在DPLL 一經(jīng)鎖定，或在稍后時(shí)間，便啟用相位檢測(cè)器540且停用相位檢測(cè)器520。在切斷RF累加器 522前的一定時(shí)期內(nèi)可同時(shí)啟用相位檢測(cè)器520與540。每當(dāng)檢測(cè)到鎖定損耗(例如，歸因 于對(duì)DPLL 500的嚴(yán)重干擾)時(shí)，或因任何其它原因，模式選擇器552便還可重新啟用相位 檢測(cè)器520。鎖定檢測(cè)器550和模式選擇器552還可用于圖3中的DPLL 300以在DPLL未 經(jīng)鎖定時(shí)用RF累加器(圖3中未展示)的輸出來(lái)產(chǎn)生相位誤差。圖6展示圖5中的相位檢測(cè)器540的設(shè)計(jì)的框圖。在此設(shè)計(jì)中，相位檢測(cè)器540 包括合成累加器610、假設(shè)評(píng)估單元620和舍入單元630。舍入單元630可接收信道頻率且 確定N(t)的兩個(gè)可能的整數(shù)值，其為隊(duì)和Nh?；蛘?，單元630可接收來(lái)自圖5中的鎖存器 524的粗略輸出相位A (t)。當(dāng)相位檢測(cè)器520經(jīng)啟用且DPLL 500經(jīng)鎖定時(shí)，粗略輸出相位 A(t)應(yīng)在隊(duì)與 之間切換。因此，在DPLL 500已被鎖定后，單元630可基于粗略輸出相 位A(t)的值來(lái)確定隊(duì)和Nh。合成累加器610追蹤振蕩器周期的數(shù)目，但基于參考信號(hào)而非振蕩器信號(hào)來(lái)操 作，此可大大減少DPLL 500的功率消耗。合成累加器610包括寄存器612、求和器614和 多路復(fù)用器616。寄存器612以振蕩器周期的整數(shù)數(shù)目來(lái)存儲(chǔ)當(dāng)前粗略輸出相位C(t)。多 路復(fù)用器616接收隊(duì)和 以及指示哪個(gè)假設(shè)為正確/勝出的假設(shè)的選擇信號(hào)。在每一參 考周期中，多路復(fù)用器616在假設(shè)a為正確的假設(shè)時(shí)提供隊(duì)且在假設(shè)b為正確的假設(shè)時(shí)提 供Nh。求和器614對(duì)來(lái)自寄存器612的當(dāng)前粗略輸出相位C(t)與多路復(fù)用器616的輸出 求和且提供經(jīng)更新的粗略輸出相位C(t+1)，粗略輸出相位C(t+1)存儲(chǔ)于寄存器612中。寄 存器612、求和器614和多路復(fù)用器616實(shí)施等式(11)。單元620在每一參考周期中評(píng)估兩個(gè)假設(shè)a和b且提供相位誤差E2 (t)以及指示 正確的假設(shè)的選擇信號(hào)。在單元620內(nèi)，求和器622a接收來(lái)自寄存器612的粗略輸出相位 C(t)、TDC輸出F(t)和隊(duì)且對(duì)其求和，并提供用于假設(shè)a的假設(shè)的輸出相位Za(t)(如等式 (7)中所示)。求和器624a從輸入相位P(t)減去假設(shè)的輸出相位Za(t)并提供用于假設(shè) a的假設(shè)的相位誤差Ea(t)(如等式(9)中所示)。類似地，求和器622b接收粗略輸出相位 C(t)、TDC輸出F(t)和Nh且對(duì)其求和，并提供用于假設(shè)b的假設(shè)的輸出相位Zb(t)(如等式⑶中所示)。求和器624b從輸入相位P(t)減去假設(shè)的輸出相位Zb(t)并提供用于假設(shè)b 的假設(shè)的相位誤差Eb(t)(如等式(10)中所示)。選擇器626接收用于所述兩個(gè)假設(shè)的假設(shè)的相位誤差Ea(t)和Eb(t)且確定所述 兩個(gè)假設(shè)的相位誤差中的較小量值。選擇器626提供具有較小量值的假設(shè)的相位誤差作為 來(lái)自相位檢測(cè)器540的相位誤差E2(t)(如等式(12)中所示)。選擇器626還提供選擇信 號(hào)，所述選擇信號(hào)指示產(chǎn)生所述較小的假設(shè)的相位誤差量值的正確假設(shè)。圖4和圖6展示將RF累加器輸出下舍入(例如，從3. 25下舍入到3、從6. 5下 舍入到6等)的設(shè)計(jì)。在此情況下，對(duì)于每一假設(shè)，將TDC輸出F(t)添加到粗略輸出相位 C(t)。在另一設(shè)計(jì)中，將RF累加器輸出上舍入(例如，從3. 25上舍入到4、從6. 5上舍入到 7等)。在此情況下，對(duì)于每一假設(shè)，從粗略輸出相位C(t)減去TDC輸出F(t)(圖4或圖6 中未展示)。一般來(lái)說(shuō)，可以與更新所述合成累加器的方式一致的方式來(lái)評(píng)估所述假設(shè)。圖6展示對(duì)于在DPLL 500的正常操作期間可能有兩個(gè)整數(shù)值隊(duì)和NH的情況，合 成累加器610和假設(shè)評(píng)估單元620的實(shí)例設(shè)計(jì)。N(t)可具有兩個(gè)以上的可能的整數(shù)值，例 如，對(duì)于寬帶調(diào)制或在DPLL 500第一次加電時(shí)。可通過將校正因子應(yīng)用于來(lái)自所述合成累 加器的粗略輸出相位來(lái)補(bǔ)償歸因于寬帶調(diào)制較大頻率差。一般來(lái)說(shuō)，可針對(duì)N(t)的每一可 能的整數(shù)值評(píng)估一個(gè)假設(shè)?？蛇x擇具有最小相位誤差的假設(shè)，且可基于選定的假設(shè)的N(t) 值來(lái)更新所述合成累加器。在一種設(shè)計(jì)中，DPLL包括在振蕩器頻率下操作的RF累加器和在參考頻率下操作 的合成累加器(例如，如圖5中所示)。如上文針對(duì)圖5所描述，可在操作開始時(shí)使用RF累 加器，且可在DPLL已被鎖定后于正常操作期間使用合成累加器。在另一設(shè)計(jì)中，DPLL僅包括在參考頻率下操作的合成累加器。在操作開始時(shí)，可 針對(duì)N(t)的較多可能的值評(píng)估較多(例如，三個(gè)、四個(gè)或可能更多)假設(shè)。在DPLL已被鎖 定后，可針對(duì)較少的可能的N(t)值評(píng)估較少(例如，兩個(gè))假設(shè)?；蛘?，在操作開始時(shí)與在 正常操作期間可評(píng)估相同數(shù)目的假設(shè)(例如，兩個(gè)假設(shè))?？蛇x擇環(huán)帶寬，以用有限數(shù)目的 可能的N(t)值來(lái)實(shí)現(xiàn)所要的獲取性能。圖5中的DPLL 500可以與圖3中的DPLL 300等效的方式操作。當(dāng)DPLL 500經(jīng) 鎖定時(shí)，所述假設(shè)相位的整數(shù)部分(其為來(lái)自合成累加器610的粗略輸出相位C(t))應(yīng)匹 配輸入相位的整數(shù)部分。將通過圖6中的求和器624a和624b來(lái)消去這兩個(gè)整數(shù)部分，且 在相位誤差E2(t)中，將僅提供分?jǐn)?shù)部分之間的差。圖7展示圖5中的TDC 530的設(shè)計(jì)的示意圖。TDC 530將振蕩器信號(hào)的相位與參 考信號(hào)的相位進(jìn)行比較，且提供具有多個(gè)(B個(gè))位的分辨率的檢測(cè)到的相位差。TDC 530包括2B個(gè)延遲元件710a到710z、2B個(gè)D觸發(fā)器712a到712z，和溫度計(jì)/ 二進(jìn)制轉(zhuǎn)換器(thermometer-to-binary converter) 714。延遲元件 710a 到 710z 經(jīng)串聯(lián)耦 合，其中延遲元件710a接收振蕩器信號(hào)?？捎梅聪嗥骱?或其它類型的邏輯元件來(lái)實(shí)施每 一延遲元件710，以獲得所要的延遲分辨率。延遲元件710a到710z提供大約一個(gè)振蕩器周 期的總延遲。舉例來(lái)說(shuō)，如果振蕩器頻率f。s。為4GHz，則一個(gè)振蕩器周期為250皮秒(ps)， 且每一延遲元件710提供大約250/2b ps的延遲。D觸發(fā)器712a到712z使其D輸入分別耦合到延遲元件710a到710z的輸出，且其 時(shí)鐘輸入接收參考信號(hào)。每一 D觸發(fā)器712對(duì)來(lái)自相關(guān)聯(lián)的延遲元件710的輸出信號(hào)取樣并將所取樣的輸出提供到轉(zhuǎn)換器714。處于邏輯高的D觸發(fā)器的數(shù)目對(duì)處于邏輯低的D觸 發(fā)器的數(shù)目指示振蕩器信號(hào)與參考信號(hào)之間的相位差。此相位差具有1/2B振蕩器周期的分 辨率。轉(zhuǎn)換器714接收來(lái)自D觸發(fā)器712a到712z的2B個(gè)輸出，將這些2B個(gè)輸出轉(zhuǎn)換成B 位二進(jìn)制值，且提供所述B位二進(jìn)制值作為精細(xì)/分?jǐn)?shù)輸出相位。一般來(lái)說(shuō)，可用任何數(shù)目個(gè)位的分辨率來(lái)設(shè)計(jì)TDC 530。舉例來(lái)說(shuō)，視所要的延遲 分辨率、在集成電路(IC)工藝中可用的最小延遲等而定，B可為8或更大。所要的延遲分 辨率可視使用DPLL 500的應(yīng)用而定。DPLL可用于各種應(yīng)用。舉例來(lái)說(shuō)，DPLL可用于頻率合成器以產(chǎn)生所要頻率下的振 蕩器信號(hào)。在此情況下，可省略調(diào)制信號(hào)M(t)或?qū)⑵湓O(shè)定為零。DPLL還可用于極性調(diào)制器 (polar modulator)、正交調(diào)制器(quadrature modulator)、相位調(diào)制器、頻率調(diào)制器、解調(diào) 器等。對(duì)于調(diào)制器，調(diào)制信號(hào)的帶寬可大于DPLL的閉環(huán)帶寬?？稍O(shè)計(jì)DPLL以適應(yīng)調(diào)制信 號(hào)的寬帶寬。圖8展示支持寬帶調(diào)制的DPLL 302的設(shè)計(jì)的框圖。DPLL 302包括圖3中的 DPLL300中的所有方框。DPLL 302進(jìn)一步包括縮放單元(scaling unit) 320和求和器317。DPLL 302實(shí)施兩點(diǎn)或雙端口調(diào)制以便實(shí)現(xiàn)高帶寬調(diào)制?？蓪⒄{(diào)制信號(hào)M(t)提供 到低通調(diào)制路徑與高通調(diào)制路徑。在低通調(diào)制路徑中，求和器310和輸入累加器312對(duì)調(diào) 制信號(hào)M(t)進(jìn)行操作并提供輸入相位P(t)。通過輸入累加器312進(jìn)行的累加本質(zhì)上將頻 率轉(zhuǎn)換成相位。在高通調(diào)制路徑中，縮放單元320接收調(diào)制信號(hào)M(t)并以增益g(t)對(duì)其進(jìn) 行縮放且提供第二調(diào)制信號(hào)X(t)。求和器317耦合于環(huán)濾波器316的輸出與振蕩器318的 輸入之間。求和器317對(duì)來(lái)自環(huán)濾波器316的經(jīng)濾波的相位誤差信號(hào)與來(lái)自縮放單元320 的第二調(diào)制信號(hào)X(t)求和且提供用于振蕩器318的控制信號(hào)S(t)。調(diào)制信號(hào)的帶寬可由使用DPLL 302的應(yīng)用來(lái)確定且可比DPLL的閉環(huán)帶寬寬。 DPLL 302中的低通調(diào)制路徑的帶寬是由環(huán)濾波器316來(lái)確定且可相對(duì)較窄(例如，小于 lOOKHz)以便實(shí)現(xiàn)所要的噪聲濾波和環(huán)動(dòng)態(tài)。通過經(jīng)由單獨(dú)的高通和低通調(diào)制路徑來(lái)應(yīng)用 調(diào)制信號(hào)M(t)，DPLL 302可以比DPLL的閉環(huán)帶寬寬的信號(hào)帶寬來(lái)調(diào)制振蕩器318。為簡(jiǎn)單起見，圖3、圖5和圖8分別展示DPLL 300、500和502的功能方框。為清楚 起見，省略了特定細(xì)節(jié)。舉例來(lái)說(shuō)，可將延遲插入于DPLL 300、302和500內(nèi)的適當(dāng)位置處， 以便使這些DPLL內(nèi)的各種信號(hào)適當(dāng)?shù)貢r(shí)間對(duì)準(zhǔn)。圖3、圖5和圖8展示調(diào)制DPLL的一些實(shí)例設(shè)計(jì)。還可用其它設(shè)計(jì)來(lái)實(shí)施調(diào)制 DPLL，所述設(shè)計(jì)中的一些描述于2005年6月21日發(fā)布的題為“具有正向增益調(diào)適模塊的鎖 相環(huán)(PHASE LOCKED LOOP HAVING A FORWARD GAIN ADAPTATI0匪0DULE) ”的第 6，909，331 號(hào) 美國(guó)專利中。如第6，909，331號(hào)美國(guó)專利中所描述，可確定用于高通調(diào)制路徑的增益g(t)。對(duì)于圖3、圖5和圖8中相應(yīng)的DPLL 300,500和302，對(duì)振蕩器的干擾可能會(huì)擾亂 輸出相位的連續(xù)性。此干擾可源自電源中的瞬發(fā)性波動(dòng)、來(lái)自其它環(huán)的偽耦合等。一般來(lái) 說(shuō)，如果每參考周期的峰值輸出相移的量值小于二分之一個(gè)參考周期，則干擾并不麻煩，其 將為通常情況。因此，這些DPLL可能夠提供穩(wěn)健的性能。圖9展示采用本文中所描述的DPLL的通信裝置900的設(shè)計(jì)的框圖。裝置900可用 于無(wú)線通信裝置、蜂窩式電話、個(gè)人數(shù)字助理(PDA)、手持式裝置、無(wú)線調(diào)制解調(diào)器、無(wú)繩電 話、無(wú)線站、藍(lán)牙(Bluetooth)裝置等中。裝置900還可用于例如碼分多址(CDMA)系統(tǒng)、時(shí)分多址(TDMA)系統(tǒng)、頻分多址(FDMA)系統(tǒng)、正交FDMA(OFDMA)系統(tǒng)、無(wú)線局域網(wǎng)絡(luò)(WLAN) 等各種無(wú)線通信系統(tǒng)中。裝置900可支持例如cdma2000、寬帶CDMA(W-CDMA)等CDMA無(wú)線 電技術(shù)。裝置900還可支持例如全球移動(dòng)通信系統(tǒng)(GSM)的TDMA無(wú)線電技術(shù)。這些各種 系統(tǒng)和無(wú)線電技術(shù)為此項(xiàng)技術(shù)中所已知。在裝置900內(nèi)，數(shù)據(jù)處理器910可處理(例如，編碼和調(diào)制)數(shù)據(jù)以獲得符號(hào)。處 理器910還可根據(jù)用于通信的無(wú)線電技術(shù)來(lái)對(duì)所述符號(hào)執(zhí)行其它處理(例如，擴(kuò)頻、置亂 等)以獲得復(fù)合值樣本。處理器910可提供包含每一復(fù)合值樣本的實(shí)數(shù)部分的同相數(shù)據(jù) 信號(hào)I(t)和包含每一復(fù)合值樣本的虛數(shù)部分的正交數(shù)據(jù)信號(hào)Q(t)。正交/極性轉(zhuǎn)換器 (quadrature-to-polar converter)920可接收I (t)和Q(t)數(shù)據(jù)信號(hào)，將每一復(fù)合值樣本 從笛卡爾(Cartesian)坐標(biāo)轉(zhuǎn)換到極坐標(biāo)，且提供包絡(luò)信號(hào)Y (t)和相位信號(hào)0 (t)。在包絡(luò)路徑中，乘法器922可將包絡(luò)信號(hào)與增益G相乘，以獲得所要的輸出功率電 平。延遲單元924可提供可編程的延遲量以使所述包絡(luò)信號(hào)與所述相位信號(hào)時(shí)間對(duì)準(zhǔn)。濾 波器926可以適宜的濾波器響應(yīng)來(lái)對(duì)經(jīng)延遲的包絡(luò)信號(hào)濾波。數(shù)/模轉(zhuǎn)換器(DAC)928可 將經(jīng)濾波的包絡(luò)信號(hào)轉(zhuǎn)換到模擬且提供輸出包絡(luò)信號(hào)?？赏ㄟ^所述輸出包絡(luò)信號(hào)來(lái)改變功 率放大器(PA)954的增益以實(shí)現(xiàn)振幅調(diào)制。在相位路徑中，微分器930可對(duì)相位信號(hào)e (t)進(jìn)行微分且提供調(diào)制信號(hào)M(t)， 調(diào)制信號(hào)M(t)可含有I(t)和Q(t)數(shù)據(jù)信號(hào)的頻率分量。DPLL 940可接收調(diào)制信號(hào)M(t) 且產(chǎn)生用于DC0 950的控制信號(hào)S(t)?？捎脠D3中的DPLL 300、圖5中的DPLL 500或圖8 中的DPLL 302來(lái)實(shí)施DPLL 940。DC0 950可產(chǎn)生由所述調(diào)制信號(hào)調(diào)制的經(jīng)相位調(diào)制的信 號(hào)。放大器(Amp)952可放大所述經(jīng)相位調(diào)制的信號(hào)。PA 954可基于輸出的包絡(luò)信號(hào)來(lái)將 放大器952的輸出進(jìn)一步放大且提供經(jīng)相位調(diào)制且經(jīng)振幅調(diào)制的RF輸出信號(hào)?？刂破?處理器960可控制裝置900內(nèi)的數(shù)據(jù)處理器910和其它方框的操作。存 儲(chǔ)器962可存儲(chǔ)用于控制器/處理器960和/或其它方框的數(shù)據(jù)和程序代碼?？梢詳?shù)字方式來(lái)實(shí)施裝置900中的各種方框。舉例來(lái)說(shuō)，可用一個(gè)或一個(gè)以上數(shù) 字信號(hào)處理器(DSP)、精簡(jiǎn)指令集計(jì)算機(jī)(RISC)處理器、中央處理單元(CPU)等來(lái)實(shí)施處理 器910到濾波器926、微分器930、DPLL 940和控制器/處理器960。所述數(shù)字方框可實(shí)施 于一個(gè)或一個(gè)以上專用集成電路(ASIC)和/或其它集成電路(IC)上?？捎媚M電路來(lái)實(shí) 施裝置900中的剩余方框。DC0 950、放大器952和/或PA 954的部分可實(shí)施于一個(gè)或一 個(gè)以上RF IC(RFIC)、模擬IC、混合信號(hào)IC等上。圖10展示用于控制振蕩器(例如，DC0、VC0等)的過程1000的設(shè)計(jì)。可累加可包 括調(diào)制信號(hào)的至少一個(gè)輸入信號(hào)以獲得輸入相位(方框1012)?？纱_定振蕩器信號(hào)與參考 信號(hào)之間的相位差(例如，用TDC)以獲得用于所述振蕩器信號(hào)的輸出相位的分?jǐn)?shù)部分(方 框 1014)?？蓛H基于輸入相位的分?jǐn)?shù)部分和所述輸出相位的所述分?jǐn)?shù)部分來(lái)確定相位誤差 (方框1016)。所述分?jǐn)?shù)部分可具有所述振蕩器信號(hào)的一個(gè)周期的范圍。對(duì)于方框1016，可 確定所述輸出相位的分?jǐn)?shù)部分與所述輸入相位的分?jǐn)?shù)部分之間的相位差。如果所述相位差 小于第一值(例如，負(fù)的二分之一個(gè)振蕩器周期)，則可將預(yù)定值(例如，一個(gè)振蕩器周期) 添加到所述相位差。如果所述相位差大于第二值(例如，正的二分之一個(gè)振蕩器周期)，則 可從所述相位差減去預(yù)定值?？商峁┰谔砑踊驕p去所述預(yù)定值后的相位差(如果有的話)
15以作為相位誤差?？苫谒鱿辔徽`差而產(chǎn)生用于振蕩器的控制信號(hào)(方框1018)。可通過追蹤振蕩器信號(hào)的周期的數(shù)目(例如，用RF累加器)來(lái)確定所述輸出相位 的整數(shù)部分。在未經(jīng)鎖定時(shí)，可基于輸入相位的整數(shù)和分?jǐn)?shù)部分以及輸出相位的整數(shù)和分 數(shù)部分來(lái)確定所述相位誤差。在經(jīng)鎖定時(shí)，可僅基于輸入相位的分?jǐn)?shù)部分和輸出相位的分 數(shù)部分來(lái)確定所述相位誤差。圖11展示用于控制振蕩器(例如，DCO、VC0等)的過程1100的設(shè)計(jì)。可基于參 考信號(hào)通過追蹤來(lái)自振蕩器的振蕩器信號(hào)的周期的數(shù)目來(lái)確定粗略輸出相位c(t)(例如， 用合成累加器)，所述參考信號(hào)具有比所述振蕩器信號(hào)的頻率低的頻率(方框1112)?？苫?于所述振蕩器信號(hào)與所述參考信號(hào)之間的相位差來(lái)確定精細(xì)輸出相位F(t)(例如，用TDC) (方框1114)?？苫谒龃致暂敵鱿辔?、所述精細(xì)輸出相位和輸入相位P(t)來(lái)確定相位 誤差E(t)(方框1116)?？苫谒鱿辔徽`差而產(chǎn)生用于振蕩器的控制信號(hào)S(t)(方框 1118)。對(duì)于方框1112，可在每一更新時(shí)間間隔(例如，每一參考周期)中由第一整數(shù)值隊(duì) 或第二整數(shù)值NH來(lái)更新粗略輸出相位。所述第一整數(shù)值和所述第二整數(shù)值可為基于振蕩器 信號(hào)的頻率和參考信號(hào)的頻率所確定(例如，如等式(6)中所示)的連續(xù)整數(shù)值?？稍诿?一更新時(shí)間間隔中基于所述第一整數(shù)值和所述第二整數(shù)值、粗略輸出相位、精細(xì)輸出相位 和輸入相位來(lái)針對(duì)所述第一整數(shù)值和所述第二整數(shù)值評(píng)估兩個(gè)假設(shè)?？苫趯?duì)所述兩個(gè)假 設(shè)的評(píng)估的結(jié)果由所述第一整數(shù)值或所述第二整數(shù)值來(lái)更新粗略輸出相位。舉例來(lái)說(shuō)，可 基于所述第一整數(shù)值、粗略輸出相位和精細(xì)輸出相位來(lái)確定第一假設(shè)的輸出相位Za(t)?？?基于所述第二整數(shù)值、粗略輸出相位和精細(xì)輸出相位來(lái)確定第二假設(shè)的輸出相位Zb(t)?？?⑴在所述第一假設(shè)的輸出相位比所述第二假設(shè)的輸出相位更接近于輸入相位的情況下由 所述第一整數(shù)值或(ii)否則由所述第二整數(shù)值來(lái)更新所述粗略輸出相位。在第一持續(xù)時(shí)間中(例如，在操作開始時(shí))基于振蕩器信號(hào)通過追蹤振蕩器信號(hào) 的周期的數(shù)目來(lái)確定粗略輸出相位A(t)。在第二持續(xù)時(shí)間中(例如，在已實(shí)現(xiàn)鎖定后)基 于參考信號(hào)通過追蹤振蕩器信號(hào)的周期的數(shù)目來(lái)確定粗略輸出相位C(t)?？赏ㄟ^各種手段來(lái)實(shí)施本文中所描述的DPLL。舉例來(lái)說(shuō)，所述DPLL可實(shí)施于硬 件、固件、軟件或其組合中。對(duì)于硬件實(shí)施方案，可用一個(gè)或一個(gè)以上DSP、數(shù)字信號(hào)處理裝 置(DSPD)、可編程邏輯裝置(PLD)、現(xiàn)場(chǎng)可編程門陣列(FPGA)、處理器、控制器、微控制器、 微處理器、電子裝置、經(jīng)設(shè)計(jì)以執(zhí)行本文中所描述的功能的其它電子單元或數(shù)字電路、計(jì)算 機(jī)，或其組合來(lái)實(shí)施所述DPLL內(nèi)的方框。所述DPLL還可實(shí)施于IC、模擬IC、數(shù)字IC、RFIC、混合信號(hào)IC、ASIC、印刷電 路板(PCB)、電子裝置等上。還可用各種IC工藝技術(shù)來(lái)制造所述DPLL，例如互補(bǔ)金屬氧 化物半導(dǎo)體(CMOS)、N溝道MOS (N-M0S)、P溝道MOS (P-M0S)、雙極結(jié)晶體管(B JT)、雙極 CMOS(BiCMOS)、硅鍺(SiGe)、砷化鎵(GaAs)等。對(duì)于固件和/或軟件實(shí)施方案，可用執(zhí)行本文中所描述的功能的代碼(例如，程 序、函數(shù)、模塊、指令等)來(lái)實(shí)施DPLL內(nèi)的方框。一般來(lái)說(shuō)，有形地包含固件和/或軟件代碼 的任何計(jì)算機(jī)/處理器可讀媒體可用于實(shí)施本文中所描述的技術(shù)。舉例來(lái)說(shuō)，固件和/或 軟件代碼可存儲(chǔ)于存儲(chǔ)器(例如，圖9中的存儲(chǔ)器962)中且由處理器(例如，處理器960) 執(zhí)行。存儲(chǔ)器可實(shí)施于處理器內(nèi)或處理器外部。固件和/或軟件代碼還可存儲(chǔ)于計(jì)算機(jī)/處理器可讀媒體中，例如隨機(jī)存取存儲(chǔ)器(RAM)、只讀存儲(chǔ)器(ROM)、非易失性隨機(jī)存取存 儲(chǔ)器(NVRAM)、可編程只讀存儲(chǔ)器(PR0M)、電可擦除PROM(EEPROM)、快閃存儲(chǔ)器、軟盤、壓縮 光盤(CD)、數(shù)字多功能光盤(DVD)、磁性或光學(xué)數(shù)據(jù)存儲(chǔ)裝置等。所述代碼可由一個(gè)或一個(gè) 以上計(jì)算機(jī)/處理器執(zhí)行且可致使所述計(jì)算機(jī)/處理器執(zhí)行本文中所描述的功能性的特定方面。實(shí)施本文中所描述的DPLL的設(shè)備可為獨(dú)立裝置或可為較大裝置的部分。裝置可 為(i)獨(dú)立IC ； (ii) 一個(gè)或一個(gè)以上IC的集合，其可包括用于存儲(chǔ)數(shù)據(jù)和/或指令的存 儲(chǔ)器IC ； (iii)例如RF接收器(RFR)或RF發(fā)射器/接收器(RTR)等RFIC ； (iv)例如移動(dòng) 臺(tái)調(diào)制解調(diào)器(MSM)等ASIC;(v)可嵌入于其它裝置內(nèi)的模塊；(vi)接收器、蜂窩式電話、 無(wú)線裝置、手持機(jī)或移動(dòng)單元；(vii)等。提供本發(fā)明的先前描述以使得所屬領(lǐng)域的技術(shù)人員能夠制作或使用本發(fā)明。所屬 領(lǐng)域的技術(shù)人員將容易明白對(duì)本發(fā)明的各種修改，且在不脫離本發(fā)明的范圍的情況下，本 文中界定的一般原理可應(yīng)用于其它變化。因此，不希望本發(fā)明限于本文中所描述的實(shí)例和 設(shè)計(jì)，而將賦予其與本文中所揭示的原理和新穎特征一致的最廣范圍。
1權(quán)利要求
一種設(shè)備，其包含數(shù)字鎖相環(huán)(DPLL)，其經(jīng)配置以接收來(lái)自振蕩器的振蕩器信號(hào)，僅基于輸入相位的分?jǐn)?shù)部分和輸出相位的分?jǐn)?shù)部分來(lái)確定相位誤差，且基于所述相位誤差而產(chǎn)生用于所述振蕩器的控制信號(hào)。
2.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述輸入相位的所述分?jǐn)?shù)部分和所述輸出相位的 所述分?jǐn)?shù)部分各自具有所述振蕩器信號(hào)的一個(gè)周期的范圍。
3.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述DPLL包含時(shí)間/數(shù)字轉(zhuǎn)換器(TDC)，所述TDC 經(jīng)配置以確定所述振蕩器信號(hào)與參考信號(hào)之間的相位差，且提供所述相位差作為所述輸出 相位的所述分?jǐn)?shù)部分。
4.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述DPLL包含經(jīng)配置以累加至少一個(gè)輸入信號(hào)以獲得所述輸入相位的累加器，以及經(jīng)配置以接收所述輸入相位且提供所述輸入相位的所述分?jǐn)?shù)部分的單元。
5.根據(jù)權(quán)利要求4所述的設(shè)備，其中所述至少一個(gè)輸入信號(hào)包含調(diào)制信號(hào)。
6.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述DPLL經(jīng)配置以確定所述輸出相位的所述分?jǐn)?shù) 部分與所述輸入相位的所述分?jǐn)?shù)部分之間的相位差，在所述相位差小于第一值時(shí)將預(yù)定值 添加到所述相位差，在所述相位差大于第二值時(shí)從所述相位差中減去所述預(yù)定值，且提供 在添加或減去所述預(yù)定值后的所述相位差(如果有的話)作為所述相位誤差。
7.根據(jù)權(quán)利要求6所述的設(shè)備，其中所述預(yù)定值對(duì)應(yīng)于所述振蕩器信號(hào)的一個(gè)周期， 且其中所述第一值對(duì)應(yīng)于所述振蕩器信號(hào)的負(fù)二分之一個(gè)周期，且所述第二值對(duì)應(yīng)于所述 振蕩器信號(hào)的正二分之一個(gè)周期。
8.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述DPLL包含射頻(RF)累加器，其經(jīng)配置以通過追蹤所述振蕩器信號(hào)的周期的數(shù)目來(lái)確定所述輸出相位的整數(shù)部分，且其中所述DPLL經(jīng)配置以在所述DPLL未經(jīng)鎖定時(shí)，基于所述輸入相位的整數(shù)部分和所 述分?jǐn)?shù)部分以及所述輸出相位的所述整數(shù)和分?jǐn)?shù)部分來(lái)確定所述相位誤差，且在所述DPLL 經(jīng)鎖定時(shí)，僅基于所述輸入相位的所述分?jǐn)?shù)部分和所述輸出相位的所述分?jǐn)?shù)部分來(lái)確定所 述相位誤差。
9.一種方法，其包含僅基于輸入相位的分?jǐn)?shù)部分和輸出相位的分?jǐn)?shù)部分針對(duì)來(lái)自振蕩器的振蕩器信號(hào)確 定相位誤差；以及基于所述相位誤差而產(chǎn)生用于所述振蕩器的控制信號(hào)，其中所述輸入相位的所述分?jǐn)?shù) 部分和所述輸出相位的所述分?jǐn)?shù)部分各自具有所述振蕩器信號(hào)的一個(gè)周期的范圍。
10.根據(jù)權(quán)利要求9所述的方法，其進(jìn)一步包含基于所述振蕩器信號(hào)與參考信號(hào)之間的相位差來(lái)確定所述輸出相位的所述分?jǐn)?shù)部分。
11.根據(jù)權(quán)利要求9所述的方法，其中所述確定所述相位誤差包含確定所述輸出相位的所述分?jǐn)?shù)部分與所述輸入相位的所述分?jǐn)?shù)部分之間的相位差，在所述相位差小于第一值時(shí)，將預(yù)定值添加到所述相位差，在所述相位差大于第二值時(shí)，從所述相位差中減去所述預(yù)定值，以及提供在添加或減去所述預(yù)定值后的所述相位差(如果有的話)作為所述相位誤差。
12.根據(jù)權(quán)利要求9所述的方法，其進(jìn)一步包含通過追蹤所述振蕩器信號(hào)的周期的數(shù)目來(lái)確定所述輸出相位的整數(shù)部分； 在未經(jīng)鎖定時(shí)，基于所述輸入相位的整數(shù)部分和所述分?jǐn)?shù)部分以及所述輸出相位的所 述整數(shù)和分?jǐn)?shù)部分來(lái)確定所述相位誤差；以及在經(jīng)鎖定時(shí)，僅基于所述輸入相位的所述分?jǐn)?shù)部分和所述輸出相位的所述分?jǐn)?shù)部分來(lái) 確定所述相位誤差。
13.一種設(shè)備，其包含用于僅基于輸入相位的分?jǐn)?shù)部分和輸出相位的分?jǐn)?shù)部分針對(duì)來(lái)自振蕩器的振蕩器信 號(hào)確定相位誤差的裝置；以及用于基于所述相位誤差而產(chǎn)生用于所述振蕩器的控制信號(hào)的裝置，其中所述輸入相位 的所述分?jǐn)?shù)部分和所述輸出相位的所述分?jǐn)?shù)部分各自具有所述振蕩器信號(hào)的一個(gè)周期的 范圍。
14.根據(jù)權(quán)利要求13所述的設(shè)備，其進(jìn)一步包含用于基于所述振蕩器信號(hào)與參考信號(hào)之間的相位差來(lái)確定所述輸出相位的所述分?jǐn)?shù) 部分的裝置。
15.根據(jù)權(quán)利要求13所述的設(shè)備，其中所述用于確定所述相位誤差的裝置包含 用于確定所述輸出相位的所述分?jǐn)?shù)部分與所述輸入相位的所述分?jǐn)?shù)部分之間的相位差的裝置，用于在所述相位差小于第一值時(shí)將預(yù)定值添加到所述相位差的裝置， 用于在所述相位差大于第二值時(shí)從所述相位差中減去所述預(yù)定值的裝置，以及 用于提供在添加或減去所述預(yù)定值后的所述相位差(如果有的話)作為所述相位誤差 的裝置。
16.根據(jù)權(quán)利要求13所述的設(shè)備，其進(jìn)一步包含用于通過追蹤所述振蕩器信號(hào)的周期的數(shù)目來(lái)確定所述輸出相位的整數(shù)部分的裝置；用于在未經(jīng)鎖定時(shí)基于所述輸入相位的整數(shù)部分和所述分?jǐn)?shù)部分以及所述輸出相位 的所述整數(shù)和分?jǐn)?shù)部分來(lái)確定所述相位誤差的裝置；以及用于在經(jīng)鎖定時(shí)僅基于所述輸入相位的所述分?jǐn)?shù)部分和所述輸出相位的所述分?jǐn)?shù)部 分來(lái)確定所述相位誤差的裝置。
17.一種計(jì)算機(jī)程序產(chǎn)品，其包含 計(jì)算機(jī)可讀媒體，其包含用于致使至少一個(gè)計(jì)算機(jī)僅基于輸入相位的分?jǐn)?shù)部分和輸出相位的分?jǐn)?shù)部分針對(duì)來(lái) 自振蕩器的振蕩器信號(hào)確定相位誤差的代碼；以及用于致使所述至少一個(gè)計(jì)算機(jī)基于所述相位誤差而產(chǎn)生用于所述振蕩器的控制信號(hào) 的代碼，其中所述輸入相位的所述分?jǐn)?shù)部分和所述輸出相位的所述分?jǐn)?shù)部分各自具有所述 振蕩器信號(hào)的一個(gè)周期的范圍。
18.一種設(shè)備，其包含數(shù)字鎖相環(huán)(DPLL)，其經(jīng)配置以接收來(lái)自振蕩器的振蕩器信號(hào)和參考信號(hào)且產(chǎn)生用于 所述振蕩器的控制信號(hào)，所述DPLL包含經(jīng)配置以通過追蹤所述振蕩器信號(hào)的周期的數(shù)目來(lái)確定粗略輸出相位的合成累加器，所述合成累加器是基于具有比所述振蕩器信號(hào)的頻率 低的頻率的所述參考信號(hào)而被更新。
19.根據(jù)權(quán)利要求18所述的設(shè)備，其中所述合成累加器在每一更新時(shí)間間隔中由第一 整數(shù)值或第二整數(shù)值進(jìn)行更新，所述第一和第二整數(shù)值是由所述振蕩器信號(hào)的所述頻率和 所述參考信號(hào)的所述頻率確定的連續(xù)整數(shù)值。
20.根據(jù)權(quán)利要求19所述的設(shè)備，其中所述DPLL進(jìn)一步包含評(píng)估單元，所述評(píng)估單元 經(jīng)配置以在每一更新時(shí)間間隔中評(píng)估所述第一和第二整數(shù)值的兩個(gè)假設(shè)，且基于對(duì)所述兩 個(gè)假設(shè)的所述評(píng)估的結(jié)果來(lái)提供對(duì)在每一更新時(shí)間間隔中由所述第一或第二整數(shù)值更新 所述合成累加器的指示。
21.根據(jù)權(quán)利要求20所述的設(shè)備，其中所述DPLL進(jìn)一步包含時(shí)間/數(shù)字轉(zhuǎn)換器(TDC)， 所述TDC經(jīng)配置以基于所述振蕩器信號(hào)與所述參考信號(hào)之間的相位差來(lái)確定精細(xì)輸出相 位，且其中所述評(píng)估單元經(jīng)配置以基于所述第一和第二整數(shù)值、所述粗略輸出相位、所述精 細(xì)輸出相位和輸入相位來(lái)評(píng)估所述兩個(gè)假設(shè)。
22.根據(jù)權(quán)利要求21所述的設(shè)備，其中所述評(píng)估單元經(jīng)配置以基于所述第一整數(shù)值、 所述粗略輸出相位和所述精細(xì)輸出相位來(lái)確定第一假設(shè)的輸出相位，基于所述第二整數(shù) 值、所述粗略輸出相位和所述精細(xì)輸出相位來(lái)確定第二假設(shè)的輸出相位，且提供對(duì)在所述 第一假設(shè)的輸出相位比所述第二假設(shè)的輸出相位更接近于所述輸入相位的情況下由所述 第一整數(shù)值更新所述合成累加器或否則由所述第二整數(shù)值更新所述合成累加器的指示。
23.根據(jù)權(quán)利要求21所述的設(shè)備，其中所述評(píng)估單元經(jīng)配置以基于所述第一整數(shù)值、 所述粗略輸出相位、所述精細(xì)輸出相位和所述輸入相位來(lái)確定第一假設(shè)的相位誤差，基于 所述第二整數(shù)值、所述粗略輸出相位、所述精細(xì)輸出相位和所述輸入相位來(lái)確定第二假設(shè) 的相位誤差，且提供對(duì)在所述第一假設(shè)的相位誤差的量值小于所述第二假設(shè)的相位誤差的 量值的情況下由所述第一整數(shù)值更新所述合成累加器或否則由所述第二整數(shù)值更新所述 合成累加器的指示。
24.根據(jù)權(quán)利要求18所述的設(shè)備，其中所述DPLL進(jìn)一步包含射頻(RF)累加器，其經(jīng)配置以通過追蹤所述振蕩器信號(hào)的周期的數(shù)目來(lái)確定所述粗 略輸出相位，所述RF累加器是基于所述振蕩器信號(hào)而進(jìn)行操作。
25.根據(jù)權(quán)利要求24所述的設(shè)備，其中所述RF累加器在第一持續(xù)時(shí)間內(nèi)被啟用，且在 第二持續(xù)時(shí)間內(nèi)被停用，且其中所述合成累加器在所述第二持續(xù)時(shí)間內(nèi)被啟用。
26.根據(jù)權(quán)利要求24所述的設(shè)備，其中所述DPLL進(jìn)一步包含鎖定檢測(cè)器，所述鎖定檢 測(cè)器經(jīng)配置以確定所述DPLL是否經(jīng)鎖定，且其中在所述DPLL未經(jīng)鎖定時(shí)啟用所述RF累加器，且在所述DPLL已經(jīng)鎖定后啟用所述合成累加器。
27.一種方法，其包含基于參考信號(hào)，通過追蹤來(lái)自振蕩器的振蕩器信號(hào)的周期的數(shù)目來(lái)確定粗略輸出相 位，所述參考信號(hào)具有比所述振蕩器信號(hào)的頻率低的頻率；基于所述粗略輸出相位和輸入相位來(lái)確定相位誤差；以及基于所述相位誤差而產(chǎn)生用于所述振蕩器的控制信號(hào)。
全文摘要
在一個(gè)方面中，數(shù)字PLL(DPLL)基于輸入和輸出相位的分?jǐn)?shù)部分而操作。所述DPLL累加至少一個(gè)輸入信號(hào)以獲得輸入相位。所述DPLL(例如)使用時(shí)間/數(shù)字轉(zhuǎn)換器(TDC)基于來(lái)自振蕩器的振蕩器信號(hào)與參考信號(hào)之間的相位差來(lái)確定輸出相位的分?jǐn)?shù)部分。所述DPLL基于所述輸入相位的所述分?jǐn)?shù)部分和所述輸出相位的所述分?jǐn)?shù)部分來(lái)確定相位誤差。所述DPLL接著基于所述相位誤差而產(chǎn)生用于所述振蕩器的控制信號(hào)。在另一方面中，DPLL包括合成累加器，所述合成累加器基于所述參考信號(hào)通過追蹤振蕩器信號(hào)周期的數(shù)目來(lái)確定粗略輸出相位。
文檔編號(hào)H03L7/085GK101878594SQ200880118247
公開日2010年11月3日 申請(qǐng)日期2009年1月12日 優(yōu)先權(quán)日2007年11月29日
發(fā)明者加里·約翰·巴蘭坦, 孫博 申請(qǐng)人:高通股份有限公司