專利名稱：數(shù)字相位分析器和合成器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)字控制時(shí)鐘信號(hào)合成器和串行二進(jìn)制信號(hào)分析器。
背景技術(shù)：
數(shù)字控制時(shí)鐘信號(hào)合成器是眾所周知的。被稱為任意波形發(fā)生器的系統(tǒng)包括一組表示在當(dāng)前時(shí)間的輸出時(shí)鐘信號(hào)值的數(shù)字控制信號(hào)源。系統(tǒng)時(shí)鐘控制提供數(shù)字控制信號(hào)的比率，系統(tǒng)時(shí)鐘通常具有比合成時(shí)鐘信號(hào)高的頻率。這些數(shù)字控制信號(hào)被提供給數(shù)模轉(zhuǎn)換器(DAC)。DAC輸出的模擬信號(hào)被低通濾波并進(jìn)行閾值檢測。閾值檢測器輸出的信號(hào)就是合成的時(shí)鐘信號(hào)。
對(duì)于系統(tǒng)時(shí)鐘周期，當(dāng)合成的時(shí)鐘信號(hào)高時(shí)，數(shù)字信號(hào)具有最大值，而對(duì)于系統(tǒng)時(shí)鐘周期，當(dāng)合成的時(shí)鐘信號(hào)低時(shí)，數(shù)字信號(hào)具有最小值。對(duì)于發(fā)生上升沿和下降沿的系統(tǒng)時(shí)鐘周期，數(shù)字信號(hào)具有中間值。DAC產(chǎn)生一個(gè)與數(shù)字信號(hào)值相對(duì)應(yīng)的電平的模擬信號(hào)。例如，在上升沿，時(shí)鐘信號(hào)從前一個(gè)系統(tǒng)時(shí)鐘周期的最小值過度到下一個(gè)系統(tǒng)時(shí)鐘周期的最大值。在上升沿的系統(tǒng)時(shí)鐘周期，靠近最小值的中間值的數(shù)字控制信號(hào)使低通濾波模擬信號(hào)緩慢地相對(duì)上升，從而使信號(hào)通過閥值電平相對(duì)較晚。接著，在該系統(tǒng)時(shí)鐘周期內(nèi)上升沿的發(fā)生相對(duì)較晚。相反，靠近最大值的中間值的數(shù)字控制信號(hào)使低通濾波模擬信號(hào)快速地相對(duì)上升，從而使信號(hào)通過閥值電平相對(duì)較早。在這種情況下，在該系統(tǒng)時(shí)鐘周期內(nèi)上升沿的發(fā)生相對(duì)較早。下降沿的情況類似。以這種方式，使用位于系統(tǒng)時(shí)鐘周期內(nèi)的部分位置的上升和下降沿合成數(shù)字時(shí)鐘信號(hào)。
這樣的系統(tǒng)可以產(chǎn)生一個(gè)具有由相對(duì)較高分解準(zhǔn)確定位的邊沿的合成時(shí)鐘信號(hào)。然而，這樣的系統(tǒng)需要基本高于合成時(shí)鐘信號(hào)的系統(tǒng)時(shí)鐘頻率。由于合成時(shí)鐘需要一個(gè)相對(duì)較高的頻率，則這樣的系統(tǒng)需要一個(gè)極高頻率的系統(tǒng)時(shí)鐘信號(hào)，和一個(gè)對(duì)應(yīng)的高速數(shù)字控制信號(hào)源，DAC，低通濾波器，以及閾值檢測器。這樣的高頻分量成本較高，甚至技術(shù)上是不可能的。
已經(jīng)開發(fā)了提供具有由相對(duì)較高分解準(zhǔn)確定位的邊沿的合成時(shí)鐘信號(hào)，但不需要較高分量的其他技術(shù)。例如，1995年2月28日授權(quán)給Black等人，標(biāo)題為用于具有可編程周期的信號(hào)的合成的裝置和方法，美國專利5,394,106公開了這樣的一個(gè)系統(tǒng)。該專利公開的系統(tǒng)包括一組數(shù)字控制信號(hào)源，由系統(tǒng)時(shí)鐘計(jì)時(shí)的計(jì)數(shù)器，幅值比較器，和一個(gè)可變延遲電路。數(shù)字控制信號(hào)表示從最后產(chǎn)生的邊沿到下一個(gè)要求的邊沿的時(shí)間。每個(gè)數(shù)字控制信號(hào)的一部分表示從在前邊沿到所要求的合成時(shí)鐘信號(hào)的下一個(gè)邊沿的時(shí)間位置的整數(shù)個(gè)系統(tǒng)時(shí)鐘周期。每個(gè)數(shù)字控制信號(hào)的第二部分表示從在前邊沿到所要求的下一個(gè)邊沿的時(shí)間位置的系統(tǒng)時(shí)鐘周期的小數(shù)部分。數(shù)字控制信號(hào)通過一個(gè)累加器連接到幅值比較器的一個(gè)輸入端并且將來自計(jì)數(shù)器的值提供給幅值比較器的第二個(gè)輸入端。計(jì)數(shù)器計(jì)數(shù)系統(tǒng)時(shí)鐘周期，并且當(dāng)已經(jīng)計(jì)數(shù)所要求的時(shí)鐘周期數(shù)目時(shí)(即，已達(dá)到所要求的計(jì)數(shù))，幅值比較器產(chǎn)生一個(gè)邏輯‘1’信號(hào)以指示一個(gè)匹配。接著，數(shù)字控制信號(hào)的小數(shù)部分以可變延遲電路為條件以延遲用于系統(tǒng)時(shí)鐘周期的所要求部分的來自幅值比較器的邏輯‘1’輸出信號(hào)。來自可變延遲電路的延遲輸出信號(hào)在合成時(shí)鐘信號(hào)產(chǎn)生一個(gè)邊沿。
在不需要系統(tǒng)時(shí)鐘信號(hào)的頻率基本高于合成時(shí)鐘信號(hào)的頻率的情況下，5,394,106的系統(tǒng)在系統(tǒng)時(shí)鐘周期的小數(shù)分解部分將邊沿放置到合成時(shí)鐘信號(hào)。作為替換，系統(tǒng)時(shí)鐘信號(hào)的頻率僅需是與合成時(shí)鐘信號(hào)中所要求的最高頻率相同的量級(jí)。然而，在5,394,106這樣的系統(tǒng)，需要一個(gè)來自數(shù)字控制信號(hào)源的新數(shù)字控制信號(hào)以響應(yīng)來自幅值比較器的‘匹配’信號(hào)，即，當(dāng)已產(chǎn)生對(duì)應(yīng)于最后數(shù)字控制信號(hào)的邊沿時(shí)。因?yàn)榭梢允褂眠@樣的系統(tǒng)，并將其用于產(chǎn)生一個(gè)相位調(diào)制合成時(shí)鐘信號(hào)(就抖動(dòng)響應(yīng)測量而言)，在改變時(shí)間周期時(shí)需要新的數(shù)字控制值。換言之，與系統(tǒng)時(shí)鐘異步地接收輸入數(shù)字控制值。
然而，本領(lǐng)域技術(shù)人員應(yīng)該認(rèn)識(shí)到，同步數(shù)字系統(tǒng)較容易設(shè)計(jì)，實(shí)現(xiàn)，以及集成到其他的數(shù)字系統(tǒng)。5,394,106系統(tǒng)的異步使得將這樣的系統(tǒng)集成到一個(gè)數(shù)字系統(tǒng)較為困難。第二，異步系統(tǒng)使得準(zhǔn)確濾波不易設(shè)計(jì)和實(shí)現(xiàn)。這樣，在不需要具有基本高于合成時(shí)鐘信號(hào)的頻率的頻率的系統(tǒng)時(shí)鐘的情況下，需要一種時(shí)鐘信號(hào)合成器，該合成器允許準(zhǔn)確和高分解的邊沿配置，以及該合成器以同步方式操作(即，接收的數(shù)字控制信號(hào)與系統(tǒng)時(shí)鐘同步)。
時(shí)鐘信號(hào)分析器也是眾所周知。這樣的分析器產(chǎn)生表示輸入時(shí)鐘信號(hào)相位的數(shù)據(jù)。以與上面描述的時(shí)鐘信號(hào)發(fā)生器對(duì)應(yīng)的方式，一個(gè)時(shí)鐘信號(hào)分析器包括一個(gè)在輸入時(shí)鐘信號(hào)的一個(gè)邊沿啟動(dòng)，在下一個(gè)邊沿停止的計(jì)數(shù)器。該計(jì)數(shù)器由系統(tǒng)時(shí)鐘計(jì)時(shí)，并且在計(jì)數(shù)周期結(jié)束時(shí)的計(jì)數(shù)給出兩個(gè)邊沿之間的時(shí)間表示。
上面的方法具有系統(tǒng)時(shí)鐘周期的分解。一種用于實(shí)現(xiàn)較好分解的方法包括兩個(gè)斜波發(fā)生器，與系統(tǒng)時(shí)鐘相比這兩個(gè)斜波發(fā)生器能夠?qū)崿F(xiàn)較好的分解。脈沖用于表示所分析的時(shí)鐘信號(hào)內(nèi)的邊沿位置。一個(gè)啟動(dòng)脈沖觸發(fā)一個(gè)斜波發(fā)生器，該斜波發(fā)生器在一個(gè)系統(tǒng)時(shí)鐘周期期間從最小電壓跨越最大電壓。該斜波發(fā)生器繼續(xù)直到下一個(gè)時(shí)鐘周期開始為止。在下一個(gè)時(shí)鐘周期開始時(shí)的斜波信號(hào)值轉(zhuǎn)換為數(shù)字信號(hào)，并且是從開始脈沖到下一個(gè)時(shí)鐘周期開始的時(shí)鐘周期的小數(shù)部分的表示較小值表示出現(xiàn)的啟動(dòng)脈沖接近該時(shí)鐘周期的結(jié)束而較大值表示出現(xiàn)的啟動(dòng)脈沖僅跟在系統(tǒng)時(shí)鐘周期之后。啟動(dòng)脈沖還啟動(dòng)一個(gè)開始計(jì)數(shù)系統(tǒng)時(shí)鐘周期的計(jì)數(shù)器。停止脈沖使計(jì)數(shù)器停止并觸發(fā)第二斜波發(fā)生器。第二斜波發(fā)生器以與第一斜波發(fā)生器類似的方式操作并產(chǎn)生一個(gè)指示從停止脈沖到下一個(gè)時(shí)鐘周期開始的時(shí)鐘周期的小數(shù)部分的數(shù)字值。第二斜波發(fā)生器的值還轉(zhuǎn)換為一個(gè)數(shù)字值。這樣，啟動(dòng)脈沖和停止脈沖之間的持續(xù)時(shí)間可確定為，計(jì)數(shù)器內(nèi)的系統(tǒng)時(shí)鐘周期數(shù)目，加上啟動(dòng)脈沖和由第一斜波發(fā)生器的數(shù)字值表示的第一完整系統(tǒng)時(shí)鐘周期之間的時(shí)鐘周期的小數(shù)部分，減去停止脈沖和由第二波發(fā)生器的數(shù)字值表示的下一個(gè)完整系統(tǒng)時(shí)鐘周期之間的時(shí)鐘周期的小數(shù)部分。
規(guī)定合成時(shí)鐘信號(hào)的每個(gè)邊沿不總是必須的，分析輸入時(shí)鐘信號(hào)的每個(gè)邊沿的時(shí)間也不總是必須的。在某些情況下，在低于合成或分析的數(shù)據(jù)信號(hào)內(nèi)的邊沿比率的較低比率，提供邊沿?cái)?shù)據(jù)，以及接收邊沿定時(shí)數(shù)據(jù)就已足夠。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的原則，一個(gè)數(shù)字相位合成器包括一個(gè)連續(xù)相位數(shù)據(jù)信號(hào)源。一個(gè)內(nèi)插器響應(yīng)連續(xù)相位數(shù)據(jù)信號(hào)中的每一個(gè)產(chǎn)生連續(xù)邊沿配置數(shù)據(jù)信號(hào)。相位調(diào)制器產(chǎn)生一個(gè)輸出時(shí)鐘信號(hào)，該信號(hào)具有常常由連續(xù)邊沿配置數(shù)據(jù)信號(hào)確定配置的邊沿。類似地，一個(gè)數(shù)字相位分析器包括一組具有邊沿的串行二進(jìn)制輸入信號(hào)源。一個(gè)相位解調(diào)器產(chǎn)生表示串行二進(jìn)制輸入信號(hào)的每個(gè)邊沿位置的連續(xù)數(shù)據(jù)信號(hào)。一個(gè)抽取器在低于產(chǎn)生串行二進(jìn)制輸入信號(hào)的邊沿的較低比率產(chǎn)生相位數(shù)據(jù)信號(hào)。
在不需要系統(tǒng)時(shí)鐘具有基本高于合成時(shí)鐘信號(hào)的頻率的頻率的情況下，根據(jù)本發(fā)明的時(shí)鐘信號(hào)合成器允許準(zhǔn)確和較高的分解邊緣配置，并且該合成器以同步方式操作。


附圖中圖1是一個(gè)用于串行二進(jìn)制信號(hào)的相位測量/發(fā)生器系統(tǒng)的方框圖；圖2是可用于圖1所示系統(tǒng)的時(shí)鐘信號(hào)合成器的方框圖；圖3是圖2所示的時(shí)鐘信號(hào)合成器的詳細(xì)方框圖；圖4是用于理解根據(jù)本發(fā)明的相位測量/發(fā)生器系統(tǒng)的操作的波形圖；圖5是可用于圖3的時(shí)鐘信號(hào)合成器的內(nèi)插器的詳細(xì)方框圖；圖6和7波形圖，圖9和8是表，都用于理解圖2和3所示的時(shí)鐘信號(hào)合成器的相位調(diào)制器的操作；圖10是可用于圖1所示系統(tǒng)的串行二進(jìn)制輸入信號(hào)分析器的方框圖；圖11是圖10所示的串行二進(jìn)制輸入信號(hào)分析器的詳細(xì)方框圖；圖12是圖11所示的延遲和寄存器陣列電路的詳細(xì)方框圖；圖13是用于理解圖11和12所示的串行二進(jìn)制輸入信號(hào)分析器的操作的波形圖；圖14是可用于圖11所示的串行二進(jìn)制輸入信號(hào)分析器的濾波器的詳細(xì)方框圖。
具體實(shí)施例方式
圖1是一個(gè)用于數(shù)字信號(hào)的相位測量/發(fā)生器系統(tǒng)10的方框圖。圖1a是配置為用于響應(yīng)相位數(shù)據(jù)信號(hào)產(chǎn)生時(shí)鐘輸出信號(hào)的系統(tǒng)10的方框圖以及圖1b是配置為用于測量串行二進(jìn)制輸入信號(hào)的相位的系統(tǒng)10的方框圖。圖1a和b中相同的部件被標(biāo)以相同的標(biāo)記數(shù)字。
在圖1a，輸入端IN連接到一個(gè)產(chǎn)生規(guī)定所產(chǎn)生的時(shí)鐘輸出信號(hào)的希望的相位特征的信號(hào)的系統(tǒng)控制器(未示出)。
輸入端IN連接到處理器5的輸入端。處理器5的輸出端連接到相位合成器20的輸入端。相位合成器20的數(shù)據(jù)輸出端連接到時(shí)鐘輸出端CLK OUT，并且相位合成器20的選通信號(hào)輸出端STROBE連接到處理器5的相應(yīng)輸入端。
控制輸入端連接到系統(tǒng)控制器(未示出)并接收用于控制系統(tǒng)10的配置和操作的數(shù)據(jù)。控制輸入端連接到控制接口電路12的輸入端。控制接口電路12的狀態(tài)輸出端產(chǎn)生表示系統(tǒng)10的操作條件的狀態(tài)信號(hào)并連接到系統(tǒng)控制器。
參考時(shí)鐘信號(hào)REF CLK連接到鎖相環(huán)(PLL)14的參考輸入端。環(huán)路濾波器15也連接到PLL14。PLL14將時(shí)鐘信號(hào)提供給系統(tǒng)10的各個(gè)部件，各部件以公知方式同步到參考時(shí)鐘。為簡化附圖，圖1未示出這些時(shí)鐘信號(hào)。
在圖1b，輸入端IN連接到串行二進(jìn)制輸入信號(hào)源。輸入端IN連接到相位分析器30的輸入端。相位分析器30的相位數(shù)據(jù)輸出端連接到后處理器25的數(shù)據(jù)輸入端。后處理器25的輸出端連接到產(chǎn)生表示串行二進(jìn)制輸入信號(hào)IN的檢測相位特性的數(shù)據(jù)的輸出端OUT。分析器30的選通輸出端STROBE連接到后處理器25的相應(yīng)輸入端。另外，來自分析器30的恢復(fù)時(shí)鐘輸出端連接到恢復(fù)時(shí)鐘輸出端。圖1b所示系統(tǒng)的剩余部分與圖1a所示的部分相同。以下面詳細(xì)描述的方式，圖1a的系統(tǒng)10與圖1b的系統(tǒng)相同，如連接圖1a和圖1b之間的虛線所示。
在操作中，系統(tǒng)控制器(未示出)經(jīng)控制輸入端將控制數(shù)據(jù)提供給系統(tǒng)10?？刂平涌?2以各種公知方式中的任何一種接收并存儲(chǔ)這些信息。例如，控制輸入端可以連接到多位并行數(shù)字總線，多位并行數(shù)字總線連接到一個(gè)微處理器。作為一種替換，在示出的實(shí)施例，控制輸入端是一種串行數(shù)字輸入終端，它包括一個(gè)串行數(shù)據(jù)信號(hào)線、一個(gè)時(shí)鐘信號(hào)線，而且還可能包括用于控制流向或來自控制接口12的數(shù)據(jù)流的控制線?？刂平涌?2包括連接到控制輸入終端的寄存器，用于存儲(chǔ)來自控制輸入終端的值。寄存器的輸出終端均以已知的方式與系統(tǒng)10中控制的的多個(gè)電路連接。
類似地，控制接口可以包括寄存器，或者鎖存器，或者傳輸門(根據(jù)需要)，它的輸入終端與系統(tǒng)10的節(jié)點(diǎn)連接從而監(jiān)測節(jié)點(diǎn)的值。這些電路的輸出終端與狀態(tài)輸出終端連接。此外，上面描述的寄存器，包括控制值，也可以使他們的輸出終端連接到狀態(tài)輸出終端。還可能共享這些控制寄存器，以及一些包含的控制值和其它提供的狀態(tài)值。對(duì)于控制輸入終端，狀態(tài)輸出終端可以是多位并行數(shù)據(jù)總線，或者象在給出的實(shí)施例中，是包括數(shù)據(jù)信號(hào)線、時(shí)鐘信號(hào)線及可能的控制線的串行信號(hào)線。系統(tǒng)控制器(未示出)能夠從這些電路中以一種已知的方式讀取數(shù)據(jù)來判斷系統(tǒng)10的當(dāng)前狀態(tài)。
在圖1a中，系統(tǒng)控制器(未示出)已經(jīng)提供控制數(shù)據(jù)給控制接口12，來配置系統(tǒng)10使其作為時(shí)鐘輸出信號(hào)發(fā)生器，其方式將在下面詳述。在該操作模式下，當(dāng)要求新的相位數(shù)據(jù)時(shí)合成器20向處理器5發(fā)出選通信號(hào)。作為對(duì)該選通信號(hào)的響應(yīng)，處理器5將相應(yīng)的表示時(shí)鐘輸出信號(hào)(CLK OUT)的相位特性的數(shù)據(jù)(PHASE DATA)提供給合成器20。正如下面將要詳細(xì)描述的，處理器5既可以與相位合成器20一起進(jìn)行實(shí)體信號(hào)處理，也可以在沒有實(shí)體處理的情況下使輸入相位特征信號(hào)直接地從輸入端IN到相位合成器20。然而，在所述實(shí)施例，預(yù)處理器5與相位合成器20內(nèi)的相對(duì)高速電路一起以下面所述方式執(zhí)行相對(duì)低速的信號(hào)處理。
合成器20產(chǎn)生具有根據(jù)從預(yù)處理器5接收的相位數(shù)據(jù)放置的邊沿的時(shí)鐘輸出信號(hào)CLK OUT。時(shí)鐘輸出信號(hào)CLK OUT具有基本上在預(yù)定比率(波特)出現(xiàn)的邊沿，包括這些邊沿的相位調(diào)制。然而，在恒定比率需要(經(jīng)STROBE信號(hào))來自預(yù)處理器5的相位數(shù)據(jù)，該恒定比率小于輸出串行二進(jìn)制信號(hào)OUT內(nèi)的邊沿的預(yù)定(波特)比率，所有這些以下面更為詳細(xì)描述的方式進(jìn)行。即，所產(chǎn)生的時(shí)鐘輸出信號(hào)CLK OUT內(nèi)的邊沿與來自預(yù)處理器5的相位數(shù)據(jù)異步地產(chǎn)生。
在圖1b，系統(tǒng)控制器(未示出)已將控制數(shù)據(jù)提供給控制接口12以配置系統(tǒng)，使其以下面更為詳細(xì)描述的方式，操作為一個(gè)串行二進(jìn)制輸入信號(hào)測量系統(tǒng)。在該操作模式，分析器30接收具有基本上預(yù)定比率(波特)出現(xiàn)的邊沿的串行二進(jìn)制輸入信號(hào)IN，但是進(jìn)行相位調(diào)制。分析器30計(jì)算表示從串行二進(jìn)制輸入信號(hào)IN的每個(gè)邊沿到下一個(gè)連續(xù)邊沿所經(jīng)歷的時(shí)間的數(shù)據(jù)，并產(chǎn)生一個(gè)表示分析器30接收的串行二進(jìn)制輸入信號(hào)IN的相位特性的相位表示數(shù)據(jù)信號(hào)PHASE DATA序列。這些相位表示數(shù)據(jù)信號(hào)PHASE DATA與表示新的相位表示數(shù)據(jù)PHASE DATA是否可用的選通信號(hào)STROBE一起用于后處理器25。響應(yīng)選通信號(hào)STROBE，后處理器25接收相位表示數(shù)據(jù)信號(hào)PHASE DATA并產(chǎn)生一個(gè)表示串行二進(jìn)制輸入信號(hào)的相位特性的輸出信號(hào)OUT。以與上面描述的預(yù)處理器5相似的方式，后處理器25可以執(zhí)行實(shí)體信號(hào)處理，或也可以在沒有任何實(shí)體處理的情況下使相位數(shù)據(jù)輸出信號(hào)PHASE DATA直接地從分析器30到相位特性輸出端OUT。然而，在所述實(shí)施例，后處理器25與分析器30內(nèi)的相對(duì)高速信號(hào)處理一起以下面所述方式執(zhí)行相對(duì)低速的信號(hào)處理。
與上面參照?qǐng)D1a所述的數(shù)字時(shí)鐘產(chǎn)生系統(tǒng)類似，將相位數(shù)據(jù)在恒定比率提供給后處理器25(經(jīng)STROBE信號(hào))，同時(shí)串行二進(jìn)制輸入信號(hào)內(nèi)的邊沿基本出現(xiàn)在預(yù)定的比率(波特)，盡管進(jìn)行相位調(diào)制，所有的這些以下面所述的方式進(jìn)行。這樣，與串行二進(jìn)制輸入信號(hào)內(nèi)的邊沿異步地產(chǎn)生相位數(shù)據(jù)。另外，在所示實(shí)施例，分析器30還產(chǎn)生一個(gè)具有基本上與接收的串行二進(jìn)制輸入信號(hào)IN相同的相位的恢復(fù)時(shí)鐘信號(hào)RECOVERED CLK。
圖2是可用于圖1所示的系統(tǒng)10的時(shí)鐘信號(hào)合成器20的方框圖。在圖2，將來自預(yù)處理器5(圖1)的相位數(shù)據(jù)連接到內(nèi)插濾波器22的一個(gè)輸入端。內(nèi)插濾波器22的選通信號(hào)輸出端連接到預(yù)處理器5的相應(yīng)輸入端。內(nèi)插濾波器22的數(shù)據(jù)輸出端連接到相位調(diào)制器26的一個(gè)輸入端。相位調(diào)制器26的一個(gè)輸出端連接到時(shí)鐘信號(hào)輸出端CLK OUT。
在操作中，內(nèi)插濾波器22通過啟動(dòng)選通信號(hào)STROBE要求來自預(yù)處理器5的相位數(shù)據(jù)。響應(yīng)選通信號(hào)STROBE，預(yù)處理器5以上面描述的公知方式提供表示所要求的時(shí)鐘輸出信號(hào)CLK OUT的相位特性的數(shù)據(jù)。內(nèi)插濾波器22接著產(chǎn)生連續(xù)邊沿配置數(shù)據(jù)信號(hào)，每個(gè)這樣的信號(hào)規(guī)定時(shí)鐘輸出信號(hào)CLK OUT內(nèi)的一個(gè)邊沿的位置。以這種方式，內(nèi)插濾波器22產(chǎn)生邊沿配置信號(hào)，以下面更為詳細(xì)描述的方式，該信號(hào)以相位調(diào)制器26為條件來產(chǎn)生一個(gè)時(shí)鐘輸出信號(hào)，該時(shí)鐘輸出信號(hào)具有一個(gè)從來自預(yù)處理器5的在前相位數(shù)據(jù)信號(hào)表示的特性到最后接收的相位數(shù)據(jù)信號(hào)表示的特性平滑變化的相位特性。相位調(diào)制器26產(chǎn)生具有響應(yīng)來自內(nèi)插濾波器22的邊沿配置信號(hào)的每一個(gè)而放置的邊沿的時(shí)鐘輸出信號(hào)CLK OUT。
圖3是一個(gè)圖1和2所示的串行二進(jìn)制信號(hào)合成器20的更為詳細(xì)的方框圖。在圖3，來自預(yù)處理器5(圖1)的相位數(shù)據(jù)連接到內(nèi)插器220的數(shù)據(jù)輸入端。內(nèi)插器220的一個(gè)輸出端連接到位擴(kuò)充器230的一個(gè)輸入端。如下面更為詳細(xì)描述的，來自PLL14的系統(tǒng)時(shí)鐘信號(hào)連接到分頻器232的一個(gè)輸入端。分頻器232的一個(gè)輸出端連接到時(shí)鐘選擇器234的一個(gè)數(shù)據(jù)輸入端。時(shí)鐘選擇器234的一個(gè)數(shù)據(jù)輸出端連接到內(nèi)插器220的時(shí)鐘輸入端。內(nèi)插器220的選通輸出端連接到內(nèi)插濾波器20的STROBE輸出端。內(nèi)插器220，位擴(kuò)充器230，分頻器232和時(shí)鐘選擇器234的組合形成內(nèi)插濾波器22。
PLL14在系統(tǒng)時(shí)鐘頻率還產(chǎn)生一個(gè)多相位時(shí)鐘信號(hào)。在所示實(shí)施例，多相位時(shí)鐘信號(hào)包括具有相位φ0到φ7的時(shí)鐘信號(hào)。選擇多相位時(shí)鐘信號(hào)的第一相位，φ0，作為系統(tǒng)時(shí)鐘信號(hào)SYS CLK，并且將其連接到計(jì)數(shù)器262的一個(gè)輸入端。
位擴(kuò)充器230的一個(gè)輸出端連接到加法器268的第一輸入端。將加法器268的相應(yīng)的第一和第二輸出端連接到解碼器272的相應(yīng)的第一和第二控制輸入端。解碼器272的輸出端連接到模擬多路復(fù)用器(MUX)274的一個(gè)數(shù)據(jù)輸入端。MUX 274的輸出端連接到低通濾波器276的輸入端。低通濾波器(LPF)276的輸出端連接到比較器278的數(shù)據(jù)輸入。比較器278的輸出端連接到合成器20的輸出端并產(chǎn)生時(shí)鐘輸出信號(hào)CLK OUT。
加法器268的第三輸出端連接到第一數(shù)字到模擬轉(zhuǎn)換器(DAC)264，和第二DAC266的相應(yīng)輸入端。第一和第二DACs264和266的相應(yīng)輸出端產(chǎn)生信號(hào)A1和A2并連接到解碼器272的相應(yīng)輸入端。多相位系統(tǒng)時(shí)鐘信號(hào)的所有相位，φ到φ7，連接到模擬MUX 274的控制輸入端。計(jì)數(shù)器252，MUX274，LPF276和比較器278的組合形成相位調(diào)制器26。
圖4示出來自PLL14(圖1)的多相位系統(tǒng)時(shí)鐘信號(hào)。在示出的實(shí)施例，多相位系統(tǒng)時(shí)鐘包括具有相同頻率的8個(gè)時(shí)鐘信號(hào)，但是分別為8個(gè)平均分隔的相位，以便簡化本發(fā)明的描述。多相位系統(tǒng)時(shí)鐘信號(hào)可以由環(huán)形振蕩器以公知方式產(chǎn)生。多相位系統(tǒng)時(shí)鐘信號(hào)還可能包括多于或少于8個(gè)的相位。選擇多相位系統(tǒng)時(shí)鐘信號(hào)中的一個(gè)相位以提供一個(gè)系統(tǒng)時(shí)鐘信號(hào)。在示出的實(shí)施例，使用φ0作為系統(tǒng)時(shí)鐘。
內(nèi)插濾波器22內(nèi)的分頻器232從PLL14接收系統(tǒng)時(shí)鐘信號(hào)，并在系統(tǒng)時(shí)鐘信號(hào)頻率的相應(yīng)分諧波(即，系統(tǒng)時(shí)鐘頻率的1/2，1/4，1/8等)產(chǎn)生多個(gè)時(shí)鐘信號(hào)。在優(yōu)選實(shí)施例，分頻器232產(chǎn)生9個(gè)這樣的時(shí)鐘信號(hào)。這9個(gè)分頻時(shí)鐘信號(hào)，和系統(tǒng)時(shí)鐘信號(hào)，提供給時(shí)鐘選擇器234，時(shí)鐘選擇器234選擇這些信號(hào)中的一個(gè)作為內(nèi)插器220的時(shí)鐘信號(hào)。
內(nèi)插濾波器22是一個(gè)在相對(duì)稀少的接收相位數(shù)據(jù)信號(hào)之間進(jìn)行內(nèi)插，以產(chǎn)生名義上在波特的邊沿配置數(shù)據(jù)信號(hào)的低通濾波器。這種設(shè)計(jì)允許相位數(shù)據(jù)輸入比率從相對(duì)較低的比率1.5MHz，增加到象700到1400MHz這樣的頻率的較大范圍。在示出的實(shí)施例，以公知方式配置內(nèi)插器22，以便提供接收相位數(shù)據(jù)信號(hào)之間的輸出邊沿配置數(shù)據(jù)信號(hào)的內(nèi)插。
圖5是一個(gè)可用于圖3的時(shí)鐘信號(hào)合成器20的內(nèi)插器220的更為詳細(xì)的方框圖。圖5示出內(nèi)插器220的三個(gè)方框圖。在圖5a，將來自預(yù)處理器5的相位數(shù)據(jù)連接到鎖存器222的一個(gè)輸入端。鎖存器222的一個(gè)輸出端連接到第一矩形波串濾波器226的一個(gè)輸入端。第一矩形波串濾波器226的一個(gè)輸出端連接到第二矩形波串濾波器228的一個(gè)輸入端。第二矩形波串濾波器228的一個(gè)輸出端連接到一個(gè)漏斗移相器229的一個(gè)輸入端。漏斗移相器229的一個(gè)輸出端連接到內(nèi)插器220的一個(gè)輸出端OUT，內(nèi)插器220的一個(gè)輸出端OUT連接到相位調(diào)制器26(圖3)。在波特FBAUD示出的來自時(shí)鐘選擇器234(圖3)的一個(gè)時(shí)鐘信號(hào)連接到第二矩形波串濾波器228的時(shí)鐘輸入端以及固定頻率的分頻器223的一個(gè)輸入端。固定頻率分頻率223的一個(gè)輸出端連接到第一矩形波串濾波器226的時(shí)鐘輸入端以及第二固定頻率分頻率221的一個(gè)輸入端。第二固定頻率分頻率221的一個(gè)輸出端連接到鎖存器222的時(shí)鐘輸入端以及內(nèi)插器220的選通輸出端STROBE。
矩形波串濾波器眾所周知，并且在預(yù)定的時(shí)間周期具有平脈沖響應(yīng)特性。本領(lǐng)域的技術(shù)人員認(rèn)識(shí)到這樣的濾波器將提供輸入信號(hào)的線性內(nèi)插和放大。串聯(lián)，并工作在相同時(shí)間周期的兩個(gè)這樣的矩形波串濾波器將提供一個(gè)二次內(nèi)插功能和放大。本領(lǐng)域的技術(shù)人員還認(rèn)識(shí)到也可以采用其他的內(nèi)插方案。
在操作中，鎖存器222接收來自預(yù)處理器5的相位數(shù)據(jù)并響應(yīng)來自第二固定頻率分頻器221的選通信號(hào)STROBE寄存該信號(hào)。選通信號(hào)STROBE直接從系統(tǒng)時(shí)鐘信號(hào)通過分頻器232和時(shí)鐘選擇器234(圖3)以及第一和第二固定分頻器223和221的頻率分割得到。因此，與系統(tǒng)時(shí)鐘同步地接收相位數(shù)據(jù)，并且相位數(shù)據(jù)不響應(yīng)任何產(chǎn)生的邊沿的定時(shí)。寄存相位數(shù)據(jù)提供給第一和第二矩形波串濾波器226和228的串聯(lián)。第一和第二矩形波串濾波器提供相位數(shù)據(jù)信號(hào)的二次內(nèi)插和放大并在波特產(chǎn)生一組連續(xù)的邊沿配置信號(hào)。將連續(xù)的邊沿配置信號(hào)提供給相位調(diào)制器26(圖3)。
第二矩形波串濾波器228的輸出是一個(gè)具有預(yù)定位數(shù)的多位數(shù)字?jǐn)?shù)。漏斗移相器229進(jìn)行工作以便通過選擇位的子集衰減來自第二矩形波串濾波器的樣本的幅值，并根據(jù)時(shí)鐘因數(shù)M3和M4以公知方式對(duì)其進(jìn)行移相。漏斗移相器229的輸出連接到位擴(kuò)充器230(圖3)。
本領(lǐng)域技術(shù)人員將理解矩形波串濾波器可以分解為累加器和差分器的串聯(lián)。本領(lǐng)域的技術(shù)人員還理解，因?yàn)槔奂悠骱筒罘制鞯牟僮鳛榫€性操作，其可以以任何順序配置。進(jìn)一步，還理解累加操作是一個(gè)相對(duì)高速的操作，并且差分操作是一個(gè)相對(duì)低速的操作。
圖5b示出圖5a的內(nèi)插器220，其中第一矩形波串濾波器226分解為累加器252和差分器254的串聯(lián)，并且第二矩形波串濾波器228分解為累加器256和差分器258的串聯(lián)。方框258示出差分器258對(duì)M樣本分開的樣本進(jìn)行操作，并且差分器254對(duì)M4樣本分開的樣本進(jìn)行操作。然而，因?yàn)镸＝M3·M4，并且所提供的時(shí)鐘信號(hào)通過第一矩形波串分頻器223由因數(shù)M3進(jìn)行分頻，差分器操作的時(shí)間周期與差分器258操作的時(shí)間周期相同。
圖5c示出內(nèi)插器220的另一個(gè)配置，其中兩個(gè)差分器254和258直接連接到鎖存器222的后面，鎖存器222由兩個(gè)累加器252和256跟隨。在這種情況下差分器對(duì)相鄰樣本(由一個(gè)樣本分開)進(jìn)行操作，但是因?yàn)槠溆蛇x通信號(hào)計(jì)時(shí)，該選通信號(hào)通過第一和第二固定頻率分頻器223和221的串聯(lián)由M進(jìn)行分頻，差分器仍操作在相同的時(shí)間周期。然而，圖5c的配置已將相對(duì)低速的差分操作與相對(duì)高速的累加操作分開。因此，鎖存器222，以及兩個(gè)差分器254和258可放置在其上構(gòu)成系統(tǒng)10的集成電路芯片的外部。這些部件放置在預(yù)處理器5內(nèi)，如上所述。高速累加器保留在包含系統(tǒng)10的集成芯片內(nèi)。通過將低速部件移出包含系統(tǒng)10的集成電路芯片，減少了集成電路芯片內(nèi)所需要的電路部件，以及接口面積。
再次參照?qǐng)D3，位擴(kuò)展器230接收來自漏斗移相器229(圖5)的輸出信號(hào)。位擴(kuò)充器230擴(kuò)充來自漏斗移相器229的輸出信號(hào)內(nèi)的位數(shù)，并執(zhí)行低速濾波操作。例如，在示出的實(shí)施例，位擴(kuò)充器230產(chǎn)生具有15位的信號(hào)。在優(yōu)選實(shí)施例，根據(jù)下面詳細(xì)描述的電路配置，可以要求較多的位。在示出的實(shí)施例，由第一級(jí)低通濾波器執(zhí)行濾波，在示出的實(shí)施例第一級(jí)低通濾波由一個(gè)IIR濾波器構(gòu)成。位擴(kuò)充器230將輸出信號(hào)提供給相位調(diào)制器26。
來自位擴(kuò)充器230的信號(hào)被認(rèn)為是表示所要求的以波特進(jìn)行的下一個(gè)未調(diào)制時(shí)鐘信號(hào)邊沿到下一個(gè)合成時(shí)鐘輸出信號(hào)的邊沿的時(shí)間差值量的固定點(diǎn)實(shí)數(shù)，即，來自位擴(kuò)充器230的信號(hào)包括固定位寬的整數(shù)部分，以及固定位寬的小數(shù)部分。該實(shí)數(shù)可為正或負(fù)。整數(shù)部分表示所要求的合成時(shí)鐘信號(hào)的下一個(gè)邊沿的時(shí)間位置與未調(diào)制時(shí)鐘信號(hào)的下一個(gè)邊沿的時(shí)間位置之間的總系統(tǒng)時(shí)鐘周期的數(shù)，而小數(shù)部分表示合成時(shí)鐘信號(hào)的下一個(gè)邊沿的時(shí)間位置與未調(diào)制時(shí)鐘信號(hào)的下一個(gè)邊沿的時(shí)間位置之間的系統(tǒng)時(shí)鐘周期的小數(shù)部分。
在示出的實(shí)施例，系統(tǒng)時(shí)鐘頻率與2的乘方到波特有關(guān)。即，如果波特為FBAUD，則系統(tǒng)時(shí)鐘頻率為2m·FBAUD。在這種情況下，以波特表示的每個(gè)時(shí)鐘信號(hào)周期包括2m系統(tǒng)時(shí)鐘周期。M的值可由系統(tǒng)控制器經(jīng)控制接口12進(jìn)行選擇。響應(yīng)來自系統(tǒng)控制經(jīng)控制接口12的控制信號(hào)，配置計(jì)數(shù)器262，以便通過將其配置為m位計(jì)數(shù)器來與所選的m值一致。M位計(jì)數(shù)器262響應(yīng)多相位系統(tǒng)時(shí)鐘信號(hào)中的一個(gè)在示出的實(shí)施例，相位Φ0。因此，來自m位計(jì)數(shù)器262的輸出為以波特計(jì)數(shù)系統(tǒng)時(shí)鐘比率和周期的m位數(shù)字信號(hào)，即，在周期開始計(jì)數(shù)為0，在周期中間計(jì)數(shù)為2m-1，以及在結(jié)束計(jì)數(shù)為2m-1，僅在開始為0。
配置計(jì)數(shù)器的大小，以及m的值以便以要求的波特從系統(tǒng)時(shí)鐘頻率向內(nèi)插器220提供時(shí)鐘信號(hào)。同時(shí)，配置時(shí)鐘選擇器234以選擇來自時(shí)鐘分頻器232的輸出除以2m。在該配置，來自時(shí)鐘選擇器234的時(shí)鐘信號(hào)單位為波特。這通常是所要求的，盡管也可選擇其他配置。
例如，如果PLL14提供的系統(tǒng)時(shí)鐘頻率為1228.8MHz，并且所要求的波特為2.4MHz，則m選擇為9。計(jì)數(shù)器262配置為9位計(jì)數(shù)器，以波特計(jì)數(shù)系統(tǒng)時(shí)鐘比率，以及周期，即，在周期開始計(jì)數(shù)為0，在周期中間計(jì)數(shù)為256，以及在0重新開始之前的周期結(jié)束計(jì)數(shù)為511。
通過參照?qǐng)D6和7示出的波形圖可以較好地理解相位調(diào)制器26的操作。圖6中的最高波形表示系統(tǒng)時(shí)鐘信號(hào)SYS CLK的上升沿，如上所述，該上升沿為多相位系統(tǒng)時(shí)鐘信號(hào)的Φ0。系統(tǒng)時(shí)鐘信號(hào)SYS CLK以計(jì)數(shù)器262為條件進(jìn)行計(jì)數(shù)以及周期從0到511并回到0。這由表示對(duì)應(yīng)于系統(tǒng)時(shí)鐘信號(hào)SYS CLK的響應(yīng)上升沿的計(jì)數(shù)器262的多位輸出端的值的圖6中的第二波形表示。
來自內(nèi)插濾波器22的位擴(kuò)充器230的信號(hào)，以波特表示時(shí)鐘輸出信號(hào)的下一個(gè)要求邊沿的時(shí)間位置和名義上的時(shí)鐘信號(hào)的下一個(gè)邊沿的時(shí)間位置之間的時(shí)間差值，并表示為一個(gè)具有整數(shù)和小數(shù)部分的固定點(diǎn)實(shí)數(shù)，所有這些如上所述。該信號(hào)在加法器268與計(jì)數(shù)器262的輸出組合。如上所述，固定點(diǎn)實(shí)數(shù)的整數(shù)部分表示系統(tǒng)時(shí)鐘周期的整數(shù)部分，而來自計(jì)數(shù)器262的輸出信號(hào)也表示系統(tǒng)時(shí)鐘周期的整數(shù)部分。這樣，來自計(jì)數(shù)器262的信號(hào)被認(rèn)為是僅具有整數(shù)部分和零值小數(shù)部分的固定點(diǎn)實(shí)數(shù)。在優(yōu)選實(shí)施例，從來自未擴(kuò)充器230的時(shí)間差值信號(hào)減去計(jì)數(shù)器262的輸出。因此，加法器268的輸出為從0到511遞減計(jì)數(shù)，接著遞減通過256，接著通過1遞減回0的數(shù)。然而，計(jì)數(shù)方向不影響邊沿的產(chǎn)生，因?yàn)?和256在時(shí)間周期內(nèi)是相同的，與計(jì)數(shù)遞增和遞減無關(guān)。
來自加法器268的差值信號(hào)也被認(rèn)為是一個(gè)具有整數(shù)部分和小數(shù)部分的固定點(diǎn)實(shí)數(shù)。該信號(hào)以下面的方式控制時(shí)鐘輸出信號(hào)的下一個(gè)邊沿的配置。該信號(hào)的整數(shù)部分被稱為粗分解信號(hào)，并將其連接到解碼器272的第一控制輸入端C。小數(shù)部分的最高有效位是一個(gè)中分解信號(hào)，并將其連接到解碼器272的第二控制輸入端M。在示出的實(shí)施例，中分解信號(hào)為三位信號(hào)。然而，在優(yōu)選實(shí)施例，中分解信號(hào)可以多于三位。小數(shù)部分的下一個(gè)最高有效部分為精細(xì)分解信號(hào)并將其連接到第一和第二數(shù)模轉(zhuǎn)換器(DACs)264和266的相應(yīng)輸入端。在示出的實(shí)施例，精細(xì)分解信號(hào)F也是一個(gè)三位信號(hào)。然而，在優(yōu)選實(shí)施例，該精細(xì)分解信號(hào)可以多于三位。
如果來自位擴(kuò)充器230的時(shí)間差值信號(hào)為正，則加法器268的輸出值大于計(jì)數(shù)器262的輸出值，并且如果時(shí)間差值信號(hào)為負(fù)，則加法器268的輸出值小于計(jì)數(shù)器262的輸出值。圖6的第三波形表示當(dāng)時(shí)間差值信號(hào)的整數(shù)部分為+1時(shí)加法器268的整數(shù)(粗分解C)輸出。當(dāng)從+1減去計(jì)數(shù)器262的輸出值時(shí)，結(jié)果為大于計(jì)數(shù)器262的值的值。圖6的第四波形表示當(dāng)時(shí)間差值信號(hào)的整數(shù)部分為-1時(shí)加法器268的整數(shù)(粗分解C)輸出。當(dāng)從-1減去計(jì)數(shù)器262的輸出值時(shí)，結(jié)果為小于計(jì)數(shù)器262的值的值。
如下面詳細(xì)描述的，在加法器268的整數(shù)輸出為0的時(shí)間間隔期間產(chǎn)生時(shí)鐘輸出信號(hào)CLK OUT的上升沿而在加法器268的整數(shù)輸出為256的時(shí)間間隔期間產(chǎn)生下降沿。加法器268與計(jì)數(shù)器262組合，允許邊沿位置，這樣所產(chǎn)生的時(shí)鐘輸出信號(hào)CLK OUT的相位，被移相整數(shù)個(gè)系統(tǒng)時(shí)鐘周期。然而，在下面的描述中，假定時(shí)間差值信號(hào)的整數(shù)部分等于0并且由此來自加法器268的整數(shù)(粗分解C)等于來自計(jì)數(shù)器262的值。
圖6的下面8個(gè)波形圖表示相位Φ0到Φ7的多相位系統(tǒng)時(shí)鐘信號(hào)。這些波形圖的左側(cè)部分表示在產(chǎn)生時(shí)鐘輸出信號(hào)SYS CLK的上升沿的時(shí)間間隔期間，當(dāng)加法器268的整數(shù)輸出值，C，等于0時(shí)的這些信號(hào)，而右側(cè)部分表示當(dāng)C等于256(時(shí)鐘輸出信號(hào)SYS CLK的下降沿)時(shí)的這些信號(hào)。如圖6所示，在一個(gè)單個(gè)的時(shí)鐘周期內(nèi)存在由多相位時(shí)鐘信號(hào)內(nèi)的相應(yīng)信號(hào)的相關(guān)相位定義的，被標(biāo)以W0到W7，8個(gè)子時(shí)間間隔。本領(lǐng)域的技術(shù)人員可以以公知方式設(shè)計(jì)并實(shí)現(xiàn)用于產(chǎn)生表示時(shí)間間隔W0到W7中每一個(gè)的相應(yīng)二進(jìn)制信號(hào)，或具有表示時(shí)間間隔W0到W7中相應(yīng)的一個(gè)的值的數(shù)字計(jì)數(shù)信號(hào)的電路。
解碼器272以下面詳細(xì)描述的方式進(jìn)行操作以產(chǎn)生8個(gè)信號(hào)D0到D7。圖8示出的表有助于理解解碼器272的操作。在圖8的表中，最左列表示粗分解C(來自加法器的整數(shù)值)，而第二行表示中分解值M(來自加法器268的小數(shù)部分的最高有效三位)。最右列表示解碼器272產(chǎn)生的信號(hào)D0到D7。信號(hào)D0到D7為多電平模擬信號(hào)。在示出的實(shí)施例，這些信號(hào)具有9個(gè)可能的值，盡管在優(yōu)選實(shí)施例可以多于9個(gè)電平。這些信號(hào)電平可以由從0，表示最小電平，到8，表示最大電平變化的值定義。
模擬多路復(fù)用器(MUX)274響應(yīng)多相位系統(tǒng)時(shí)鐘信號(hào)以每次一個(gè)系統(tǒng)時(shí)鐘周期的順序循環(huán)通過信號(hào)D0到D7。在相位間隔W0期間，MUX274將D0信號(hào)提供給其輸出端；在相位間隔W1期間，MUX274將D1信號(hào)提供給其輸出端，依次類推。
解碼器272產(chǎn)生的信號(hào)D0到D7的配置基于來自加法器268的C和M值。解碼器272產(chǎn)生的信號(hào)D0到D7的特定值由圖8表中的列D0到D7表示。在C值大于0而小于256的時(shí)間間隔期間，在圖8表中的中間行示出，所有的這些多電平模擬信號(hào)D0到D7具有值8，與中間分解信號(hào)M的值無關(guān)(由M列內(nèi)的“X”表示，含義是‘無關(guān)’)。在該間隔期間，解碼器272將具有電平8的模擬信號(hào)源連接到所有輸出端D0到D7。這樣，在該間隔由MUX274產(chǎn)生的信號(hào)具有恒定值8。在加法器268的輸出大于256但不覆蓋0的時(shí)間間隔期間，圖8表中的最下面的行示出，所有的這些多電平模擬信號(hào)D0到D7具有值0，與中間分解信號(hào)M的值無關(guān)。在該間隔期間，解碼器272將具有電平0的模擬信號(hào)源連接到所有輸出端D0到D7。這樣，在該間隔由MUX274產(chǎn)生的信號(hào)具有恒定值0。
在圖8表中上部的第8行，以及圖6左側(cè)的波形圖示出C信號(hào)等于0的時(shí)間間隔。在該間隔信號(hào)D0到D7以下面方式形成。如果中間分解信號(hào)M為0，則信號(hào)D0將呈現(xiàn)模擬電平1到8中的任何一個(gè)(由圖6中的信號(hào)D0的多個(gè)水平線表示)。特定模擬電平從來自第一DAC 264的信號(hào)A1得到，該信號(hào)由圖8表中的列中的項(xiàng)“A1”表示，該列表示信號(hào)D0，信號(hào)D0位于表示C信號(hào)0和M信號(hào)0的行。在示出的實(shí)施例，在該時(shí)間間隔，解碼器272將第一DAC264的輸出連接到D0輸出端。對(duì)于等于0的C和等于0的M，信號(hào)D0到D7將呈現(xiàn)模擬電平8。解碼器272將具有電平8的模擬信號(hào)源連接到D0到D7輸出端。當(dāng)MUX274掃過信號(hào)D0到D7時(shí)，如上所述，產(chǎn)生圖6中標(biāo)以“0”的信號(hào)的左側(cè)部分，并且以下面詳細(xì)描述的方式在相位間隔W0期間產(chǎn)生上升沿。
如果中間分解信號(hào)等于1，將D0信號(hào)設(shè)定到模擬值0。信號(hào)D1可以呈現(xiàn)模擬電平1到8(來自第一DAC264的信號(hào)A1)；并且剩余信號(hào)信號(hào)D2到D7呈現(xiàn)模擬值8，如圖8所示。當(dāng)MUX274掃過信號(hào)D0到D7，如上所述，產(chǎn)生圖6中標(biāo)以“1”的信號(hào)的左側(cè)部分，并且在相位間隔W1期間產(chǎn)生上升沿。類似地，當(dāng)M信號(hào)具有值2到7，信號(hào)D2到D7分別具有來自第一DAC264的信號(hào)A1的可變模擬值1到8。前面的Dx信號(hào)值具有模擬值0并且跟隨的Dx信號(hào)值具有模擬值8。當(dāng)MUX274掃過信號(hào)D0到D7，如上所述，產(chǎn)生圖6中標(biāo)以2到7的信號(hào)的左側(cè)部分，并且分別在相位間隔W2到W7期間產(chǎn)生上升沿。
在圖8表中下部的第8行，以及圖6右側(cè)的波形圖示出C信號(hào)等于256的時(shí)間間隔。在該間隔信號(hào)D0到D7以下面方式形成。如果中間分解信號(hào)M為0，則信號(hào)D0將呈現(xiàn)模擬電平1到8中的任何一個(gè)(由圖6中的信號(hào)D0的多個(gè)水平線表示)。特定模擬電平從來自第二DAC 266的信號(hào)A2得到，該信號(hào)由圖8表中的列中的項(xiàng)“A2”表示，該列表示信號(hào)D0，信號(hào)D0位于表示C信號(hào)256和M信號(hào)0的行。在示出的實(shí)施例，在該時(shí)間間隔，解碼器272將第二DAC264的輸出連接到D0輸出端。對(duì)于等于256的C和等于0的M，信號(hào)D1到D7將呈現(xiàn)模擬電平0。解碼器272將具有電平0的模擬信號(hào)源連接到D1到D7輸出端。當(dāng)MUX274掃過信號(hào)D0到D7時(shí)，如上所述，產(chǎn)生圖6中標(biāo)以“0”的信號(hào)的右側(cè)部分，并且以下面詳細(xì)描述的方式在相位間隔W0期間產(chǎn)生下降沿。
如果中間分解信號(hào)等于0，將D0信號(hào)設(shè)定到模擬值8。信號(hào)D1可以呈現(xiàn)模擬電平0到7(來自第二DAC266的信號(hào)A2)；并且剩余信號(hào)信號(hào)D2到D7呈現(xiàn)模擬值0，如圖8所示。當(dāng)MUX274掃過信號(hào)D0到D7，如上所述，產(chǎn)生圖6中標(biāo)以“1”的信號(hào)的右側(cè)部分，并且在相位間隔W1期間產(chǎn)生下降沿。類似地，當(dāng)M信號(hào)具有值2到7，信號(hào)D2到D7分別具有來自第二DAC266的信號(hào)A2的可變模擬值0到7。前面的Dx信號(hào)值具有模擬值8并且跟隨的Dx信號(hào)值具有模擬值0。當(dāng)MUX274掃過信號(hào)D0到D7，如上所述，產(chǎn)生圖6中標(biāo)以2到7的信號(hào)的右側(cè)部分，并且分別在相位間隔W2到W7期間產(chǎn)生下降沿。
如上所述，模擬MUX274響應(yīng)多相位時(shí)鐘信號(hào)將來自解碼器272的信號(hào)D0到D7以每次一個(gè)系統(tǒng)時(shí)鐘周期的順序連接到其輸出端D。這樣以下面描述的方式低通濾波所產(chǎn)生的信號(hào)D并檢測閾值，以產(chǎn)生時(shí)鐘輸出信號(hào)CLK OUT。
來自加法器268的精細(xì)分解信號(hào)F將邊沿以下面的方式放置在規(guī)定相位間隔W0到W7內(nèi)的規(guī)定時(shí)間。如上所述精細(xì)分解信號(hào)F連接到第一和第二DACs(DAC1 264和DAC2 266)。圖9示出標(biāo)示出第一和第二DACs，264和266提供的，對(duì)應(yīng)于精細(xì)分解信號(hào)F的每個(gè)值，模擬信號(hào)A1和A2的相應(yīng)輸出電平。即，對(duì)于具有值0的精細(xì)分解信號(hào)F，第一DAC(DAC1)264產(chǎn)生一個(gè)具有電平1的模擬信號(hào)A1并且第二DAC(DAC2)266同時(shí)產(chǎn)生一個(gè)具有電平7的模擬信號(hào)A2。對(duì)于具有值1的精細(xì)分解信號(hào)F，第一DAC產(chǎn)生一個(gè)具有電平2的模擬信號(hào)A1并且第二DAC同時(shí)產(chǎn)生一個(gè)具有電平6的模擬信號(hào)A2，依次類推。
圖7示出兩個(gè)用于所選的MUX274的信號(hào)D的可能的波形圖。圖7中最上面的波形圖d表示一個(gè)選擇的波形，其中來自加法器268的精細(xì)分解信號(hào)F的值為6。如圖9表中所示，這樣，A1信號(hào)的值為2并且A2信號(hào)的值為6。在示出的波形圖D，A1信號(hào)和A2信號(hào)的時(shí)間位置由一組細(xì)的水平線表示，與圖6中一樣。將實(shí)際選擇的D內(nèi)的A1和A2信號(hào)表示為粗線。當(dāng)該信號(hào)由LPF268低通濾波時(shí)，在圖7中的第二波形表示所產(chǎn)生的波形。
與濾波電平上升的最大電平(8)相比，因?yàn)锳1電平(2)相對(duì)較低，濾波波形上升相對(duì)較慢。因此，濾波電平在A1時(shí)間間隔的晚些時(shí)候上升通過閾值Th(在示出實(shí)施例設(shè)定在最大和最小值的中間)。類似地，與濾波電平下降的最小電平(0)相比，因?yàn)锳2電平(6)相對(duì)較高，濾波波形下降相對(duì)較慢。因此，濾波電平在A2時(shí)間間隔的晚些時(shí)候下降通過閾值Th。
將濾波波形與閾值Th在比較器278內(nèi)進(jìn)行比較。當(dāng)濾波波形的值小于閾值Th時(shí)，比較器278的輸出較小，而當(dāng)濾波波形的值大于閾值Th時(shí)，比較器278的輸出較大。在圖7的第三波形示出比較器278的輸出，并且其為時(shí)鐘輸出信號(hào)CLKOUT。
圖7的第四波形D示出一個(gè)選擇的波形，其中來自內(nèi)插濾波器22的精細(xì)分解信號(hào)值為2。這樣，A1信號(hào)值為6并且A2信號(hào)值為2，如圖9表中所示。將選擇的信號(hào)D表示為粗線。當(dāng)該信號(hào)D由LPF268低通濾波時(shí)，所產(chǎn)生的波形表示在圖7的第五波形。
與濾波電平上升的最大電平(8)相比，因?yàn)锳1電平(6)相對(duì)較高，濾波波形上升相對(duì)較快。因此，濾波電平在A1時(shí)間間隔的早些時(shí)候上升通過閾值Th。類似地，與濾波電平下降的最小電平(0)相比，因?yàn)锳2電平(2)相對(duì)較低，濾波波形下降相對(duì)較快。因此，濾波電平在A2時(shí)間間隔的早些時(shí)候下降通過閾值Th。
將濾波波形與閾值Th在比較器278內(nèi)進(jìn)行比較。比較器278的輸出表示為圖7的第六波形，并且為時(shí)鐘輸出信號(hào)CLK OUT。如圖6和7所示，響應(yīng)來自內(nèi)插濾波器22的中間和精細(xì)分解信號(hào)使用系統(tǒng)時(shí)鐘周期的1/64分解放置每個(gè)邊沿的位置。另外，以比波特低的比率接收來自預(yù)處理器5的相位數(shù)據(jù)信號(hào)。，并且以固定的頻率同步接收，而不是基于時(shí)鐘輸出信號(hào)CLK OUT內(nèi)的所產(chǎn)生的邊沿的比率。
本領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到計(jì)數(shù)器262輸出端的最低有效位的信號(hào)表示來自計(jì)數(shù)器262的輸入端的系統(tǒng)時(shí)鐘信號(hào)的2分頻的時(shí)鐘信號(hào)。并且每個(gè)其他位輸出信號(hào)表示一個(gè)來自下一個(gè)最低有效位的2分頻的時(shí)鐘信號(hào)。接著，計(jì)數(shù)器262還可以被認(rèn)為是表示一個(gè)多位分頻器，例如由內(nèi)插濾波器22的分頻器232表示。為此目的，在示出的實(shí)施例使用一個(gè)一個(gè)單個(gè)計(jì)數(shù)器，其輸出端不但連接到相位調(diào)制器26的加法器268而且連接到內(nèi)插濾波器22內(nèi)的時(shí)鐘選擇器234。(時(shí)鐘選擇器234還接收來自PLL14的未分頻的系統(tǒng)時(shí)鐘信號(hào))因?yàn)閮?nèi)插濾波器22與相位調(diào)制器26內(nèi)的計(jì)數(shù)器262共享時(shí)鐘分頻器232，其在內(nèi)插濾波器22內(nèi)示出。
現(xiàn)在參照?qǐng)D1b示出的數(shù)字相位分析器，圖10是可用于圖1所示的系統(tǒng)10的時(shí)鐘信號(hào)分析器的方框圖。在圖10，輸入端IN連接到一組二進(jìn)制輸入信號(hào)源。輸入端IN連接到相位解調(diào)器32的輸入端。并且相位解調(diào)器32的輸出端連接到抗假信號(hào)濾波器36的輸入端。抗假信號(hào)濾波器36的輸出端連接到抽取器39的輸入端。抽取器39的數(shù)據(jù)輸出端產(chǎn)生表示輸入端IN的串行二進(jìn)制輸入信號(hào)的相位特性的數(shù)據(jù)，并連接到輸出端PHASE DATA。來自抽取器39的選通輸出端連接到選通輸出端STROBE。
串行二進(jìn)制輸入信號(hào)在輸入端IN具有一般對(duì)應(yīng)于波特時(shí)間位置的邊沿。該串行二進(jìn)制輸入信號(hào)可以是相位調(diào)制信號(hào)，其中邊沿的位置在相位中是變化的，或者信號(hào)可以是數(shù)據(jù)傳送信號(hào)，其中表示由信號(hào)傳送的數(shù)據(jù)的這樣的邊沿要么出現(xiàn)，要么不出現(xiàn)。在傳送信號(hào)的數(shù)據(jù)情況下，出現(xiàn)的邊沿實(shí)質(zhì)上將在波特上發(fā)生。
相位解調(diào)器32產(chǎn)生表示串行二進(jìn)制輸入信號(hào)中每一個(gè)邊沿的邊沿位置數(shù)據(jù)。在檢測到每一個(gè)邊沿時(shí)產(chǎn)生邊沿位置數(shù)據(jù)并參照時(shí)鐘合成器20如上所述與邊沿位置數(shù)據(jù)一致。抽取器39產(chǎn)生一個(gè)樣本，代表串行二進(jìn)制輸入信號(hào)的相位特性，每一個(gè)預(yù)設(shè)邊沿位置數(shù)與系統(tǒng)時(shí)鐘同步性地脈沖調(diào)制，并且與邊沿的發(fā)生異步?？辜傩盘?hào)濾波器36以已知的方式防止抽取過程中的混淆。
此外，再參照?qǐng)D10，具有圖3所示結(jié)構(gòu)并如上所述工作的相位調(diào)制器26，可以具有與解調(diào)器32的輸出端相連的輸入端，如圖10的虛線圖所示。在虛線圖中相位調(diào)制器26的輸出端與產(chǎn)生恢復(fù)時(shí)鐘輸出信號(hào)的輸出端相連。如上所述，參照?qǐng)D3，相位調(diào)制器接受邊沿位置數(shù)據(jù)并響應(yīng)該邊沿位置數(shù)據(jù)產(chǎn)生時(shí)鐘輸出信號(hào)CLK OUT。相位解調(diào)器32產(chǎn)生與從輸入端IN接受的串行二進(jìn)制輸入信號(hào)有關(guān)的邊沿位置數(shù)據(jù)，并且該邊沿位置數(shù)據(jù)對(duì)應(yīng)于從圖3的內(nèi)插濾波器22接收的邊沿位置數(shù)據(jù)。作為對(duì)該數(shù)據(jù)的響應(yīng)，相位調(diào)制器26能夠產(chǎn)生一個(gè)已恢復(fù)的時(shí)鐘輸出信號(hào)，它具有與接收到的邊沿位置數(shù)據(jù)相對(duì)應(yīng)的相位，并且在輸入終端IN與接收到的串行二進(jìn)制輸入信號(hào)一致。
圖11是圖1和10中給出的相位分析器30的更詳細(xì)的方框圖。在圖11中，輸入終端IN與串行二進(jìn)制輸入信號(hào)的源相連。該輸入終端IN與一個(gè)延遲電路322的輸入端相連。延遲電路322的輸出端與寄存器陣列324的數(shù)據(jù)輸入端相連。鎖存器陣列324的輸出端與串行二進(jìn)制解碼器326的輸入端相連。二進(jìn)制解碼器326的數(shù)據(jù)輸出端與寄存器328的第一輸入端相連。寄存器328的輸出端與抗假信號(hào)濾波器36和相位調(diào)制器26相連。
系統(tǒng)時(shí)鐘信號(hào)SYS CLK，它是多相位時(shí)鐘信號(hào)φ0，與計(jì)數(shù)器330的輸入端相連。計(jì)數(shù)器330的輸出端與寄存器328的第二輸入端相連。延遲電路322，鎖存器陣列324，二進(jìn)制編碼器326，計(jì)數(shù)器330以及寄存器328一起構(gòu)成相位解調(diào)器32。
寄存器328的輸出端與位擴(kuò)充器362的輸入端相連。位擴(kuò)充器的輸出端與第一矩形波串濾波器364的數(shù)據(jù)輸入端相連。第一矩形波串濾波器364的輸出端與第二矩形波串濾波器366的數(shù)據(jù)輸入端相連。第二矩形波串濾波器366的輸出端與第三矩形波串濾波器368的數(shù)據(jù)輸入端相連。第三矩形波串濾波器368的輸出端與柱體位移器370的輸入端相連。柱體位移器370的輸出端與鎖存器392的輸入端相連。鎖存器392產(chǎn)生代表數(shù)據(jù)的相位來描述串行二進(jìn)制輸入信號(hào)的相位特性，并與輸出端PHASE DATA相連。
來自PLL 14的系統(tǒng)時(shí)鐘信號(hào)SYS CLK還與分頻器372的輸入端相連。分頻器372的輸出端與時(shí)鐘選擇器374的輸入端相連。時(shí)鐘選擇器374的輸出端與第一固定分頻器376輸入端以及第一和第二矩形波串濾波器364，366的相應(yīng)時(shí)鐘輸入端相連。第一固定分頻器376的輸出端與第二固定分頻器394的輸入端和第三矩形波串濾波器368的時(shí)鐘輸入端相連。第二固定分頻器394的輸出端與鎖存器392的時(shí)鐘輸入端相連。位擴(kuò)充器362，相應(yīng)的第一，第二和第三矩形波串濾波器364，366，368，柱體位移器370，分頻器372，時(shí)鐘選擇器374，以及第一固定分頻器376一起構(gòu)成抗假信號(hào)濾波器36。鎖存器392和第二固定分頻器394一起構(gòu)成抽取器39。
在操作中，延遲電路322，鎖存器陣列324以及二進(jìn)制編碼器326一起工作，在輸入端IN檢測串行二進(jìn)制輸入信號(hào)的邊沿，其方式將在下面更詳細(xì)地描述。當(dāng)檢測到一個(gè)邊沿時(shí)，二進(jìn)制編碼器在其時(shí)鐘輸出端產(chǎn)生一個(gè)信號(hào)，它以寄存器328將該數(shù)據(jù)封閉到計(jì)數(shù)器330和二進(jìn)制編碼器326的相應(yīng)數(shù)據(jù)輸出端為條件。計(jì)數(shù)器330對(duì)系統(tǒng)時(shí)鐘SYS CLK的循環(huán)計(jì)數(shù)。接著，存儲(chǔ)在寄存器328的計(jì)數(shù)值代表從前一次檢測到的邊沿開始的整數(shù)個(gè)系統(tǒng)時(shí)鐘周期。這樣就粗略給出了沿的位置。
圖12是圖11所示的延遲電路322和鎖存器陣列電路324的更為詳細(xì)的方框圖。在圖12，鎖存器陣列324由8行鎖存器陣列組成，每行包含8個(gè)鎖存器，每個(gè)鎖存器為D型觸發(fā)器，以及每個(gè)D型觸發(fā)器具有一個(gè)D輸入端，一個(gè)時(shí)鐘輸入端(由小三角形表示)以及一個(gè)Q輸出端(僅由鎖存器陣列324的左上部的鎖存器L0表示)。64個(gè)觸發(fā)器的總和構(gòu)成一個(gè)具有8行和8列的陣列。
Φ1時(shí)鐘信號(hào)共同地提供給第一(最左側(cè))列的8個(gè)D型觸發(fā)器的時(shí)鐘輸入端。這些鎖存器從最上行到最下行被標(biāo)以L0到L7。這些鎖存器的輸出端分別連接到鎖存器陣列324的輸出端Q0到Q7。Φ2時(shí)鐘信號(hào)共同地提供給第二列的8個(gè)D型觸發(fā)器的時(shí)鐘輸入端。這些鎖存器從最上行到最下行被標(biāo)以L8到L15。這些鎖存器的輸出端分別連接到鎖存器陣列324的輸出端Q8到Q15(為簡化起見未示出)。Φ3時(shí)鐘信號(hào)共同地提供給第三列的8個(gè)D型觸發(fā)器的時(shí)鐘輸入端。這些鎖存器從最上行到最下行被標(biāo)以L16到L23。這些鎖存器的輸出端分別連接到鎖存器陣列324的輸出端Q16到Q23(為簡化起見未示出)。Φ4時(shí)鐘信號(hào)共同地提供給第四列的8個(gè)D型觸發(fā)器的時(shí)鐘輸入端。這些鎖存器從最上行到最下行被標(biāo)以L24到L31。這些鎖存器的輸出端分別連接到鎖存器陣列324的輸出端Q24到Q31(為簡化起見未示出)。Φ5時(shí)鐘信號(hào)共同地提供給第五列的8個(gè)D型觸發(fā)器的時(shí)鐘輸入端。這些鎖存器從最上行到最下行被標(biāo)以L32到L39。這些鎖存器的輸出端分別連接到鎖存器陣列324的輸出端Q32到Q39(為簡化起見未示出)。Φ6時(shí)鐘信號(hào)共同地提供給第六列的8個(gè)D型觸發(fā)器的時(shí)鐘輸入端。這些鎖存器從最上行到最下行被標(biāo)以L40到L47。這些鎖存器的輸出端分別連接到鎖存器陣列324的輸出端Q40到Q47(為簡化起見未示出)。Φ7時(shí)鐘信號(hào)共同地提供給第七列的8個(gè)D型觸發(fā)器的時(shí)鐘輸入端。這些鎖存器從最上行到最下行被標(biāo)以L48到L55。這些鎖存器的輸出端分別連接到鎖存器陣列324的輸出端Q48到Q55(為簡化起見未示出)。Φ8時(shí)鐘信號(hào)共同地提供給第八列的8個(gè)D型觸發(fā)器的時(shí)鐘輸入端。這些鎖存器從最上行到最下行被標(biāo)以L56到L63。這些鎖存器的輸出端分別連接到鎖存器陣列324的輸出端Q56到Q63(為簡化起見未示出)。
輸入端IN連接到第一延遲電路322(1)，第二延遲電路322(2)，第三延遲電路322(3)，第四延遲電路322(4)，第五延遲電路322(5)，第六延遲電路322(6)，以及第七延遲電路322(7)的串聯(lián)的輸入端。第一延遲電路322(1)，第二延遲電路322(2)，第三延遲電路322(3)，第四延遲電路322(4)，第五延遲電路322(5)，第六延遲電路322(6)，以及第七延遲電路322(7)的組合構(gòu)成延遲電路322。
第七延遲電路322(7)的輸出端產(chǎn)生到鎖存器陣列324的C0信號(hào)并共同地連接到鎖存器的第一行(L0，L8，L16，L24，L32，L40，L48以及L56)的輸入端D。第七延遲電路322(7)的輸出端產(chǎn)生到鎖存器陣列324的C0信號(hào)并共同地連接到鎖存器的第一行(L0，L8，L16，L24，L32，L40，L48以及L56)的輸入端D。第六延遲電路322(6)的輸出端產(chǎn)生到鎖存器陣列324的C1信號(hào)并共同地連接到鎖存器的第二行(L1，L9，L17，L25，L33，L41，L49以及L57)的輸入端D。第五延遲電路322(5)的輸出端產(chǎn)生到鎖存器陣列324的C2信號(hào)并共同地連接到鎖存器的第三行(L2，L10，L18，L26，L34，L42，L50以及L58)的輸入端D。第四延遲電路322(4)的輸出端產(chǎn)生到鎖存器陣列324的C3信號(hào)并共同地連接到鎖存器的第四行(13，L11，L19，L27，L35，L43，L51以及L59)的輸入端D。第三延遲電路322(3)的輸出端產(chǎn)生到鎖存器陣列324的C4信號(hào)并共同地連接到鎖存器的第五行(L4，L12，L20，L28，L36，L44，L52以及L60)的輸入端D。第二延遲電路322(2)的輸出端產(chǎn)生到鎖存器陣列324的C5輸入信號(hào)并共同地連接到鎖存器的第六行(L5，L13，L21，L29，L37，L45，L53以及L61)的輸入端D。第一延遲電路322(1)的輸出端產(chǎn)生到鎖存器陣列324的C6輸入信號(hào)并共同地連接到鎖存器的第七行(L6，L14，L22，L30，L38，L46，L54以及L62)的輸入端D。輸入端IN產(chǎn)生到鎖存器陣列324的C7輸入信號(hào)并共同地連接到鎖存器的第八行(L7，L15，L23，L31，L39，L48，L56以及L64)的輸入端D。
參照?qǐng)D13所示的波形圖可以更好地理解圖11的解調(diào)器，特別是圖12的延遲電路322和鎖存器陣列324的操作。在圖13，最上面的波形是串行二進(jìn)制輸入信號(hào)IN部分，示出一個(gè)上升沿。第二波形表示系統(tǒng)時(shí)鐘信號(hào)SYS CLK的上升沿，如上所述，該信號(hào)為多相位系統(tǒng)時(shí)鐘信號(hào)的相位Φ0。計(jì)數(shù)器330(圖11)在系統(tǒng)時(shí)鐘信號(hào)SYS CLK的每個(gè)上升沿增加其計(jì)數(shù)。字示出的實(shí)施例，在計(jì)數(shù)器330取得值83之后，以及在其增加到84之前串行二進(jìn)制輸入信號(hào)IN的上升沿出現(xiàn)。如前所述，延遲電路322，鎖存器電路324以及二進(jìn)制解碼器326的組合檢測邊沿，并以檢測到邊沿時(shí)使鎖存器328鎖存計(jì)數(shù)器330的值為條件。
下面的8個(gè)波形表示多相位時(shí)鐘系統(tǒng)信號(hào)。這些信號(hào)定義8個(gè)相位間隔，W0到W7，如前面詳細(xì)描述的。下一個(gè)波形是較大分解的串行二進(jìn)制輸入信號(hào)IN(也是提供給鎖存器電路324的信號(hào)C7)。在大約通過相位間隔W5的3/4時(shí)出現(xiàn)上升沿。
在操作中，延遲電路322(x)中的每個(gè)被設(shè)計(jì)為提供一個(gè)1/64系統(tǒng)時(shí)鐘SYS CLK信號(hào)的固定延遲。串行二進(jìn)制輸入信號(hào)IN通過延遲電路322(1)到322(7)的組合以形成一組延遲信號(hào)C0到C7。鎖存器L0到L7分別接收信號(hào)C0到C7，并且由相位Φ1信號(hào)計(jì)時(shí)。這樣，鎖存器L0到L7在相位Φ1信號(hào)的上升沿鎖存信號(hào)C0到C7，并分別在輸出端Q0到Q7產(chǎn)生鎖存信號(hào)。在示出的波形，這些信號(hào)全部是邏輯‘0’信號(hào)。鎖存器L8到L15由相位Φ2信號(hào)計(jì)時(shí)，并在相位Φ2信號(hào)的上升沿鎖存8個(gè)延遲信號(hào)C0到C7，并分別在輸出端Q8到Q15產(chǎn)生鎖存信號(hào)(未示出)，依次類推。具體表示為，鎖存器L40到L47鎖存在相位Φ6信號(hào)的上升沿接收的8個(gè)延遲信號(hào)C0到C7，并分別在輸出端Q40到Q47產(chǎn)生鎖存信號(hào)。下面將討論這些樣本值。鎖存器56到L63鎖存在相位Φ0信號(hào)的上升沿接收的8個(gè)延遲信號(hào)C0到C7，并分別在輸出端Q40到Q47產(chǎn)生鎖存信號(hào)。這些信號(hào)全部是邏輯‘1’。
在圖13將C7信號(hào)由一個(gè)粗線表示。由圖13的細(xì)線表示C6到C0信號(hào)，相對(duì)于前面的信號(hào)每個(gè)信號(hào)被延遲1/64系統(tǒng)時(shí)鐘周期。在相位Φ6信號(hào)的上升沿，已出現(xiàn)串行二進(jìn)制輸入信號(hào)IN的上升沿，該串行二進(jìn)制輸入信號(hào)IN為C7信號(hào)。這樣，C7信號(hào)為邏輯‘1’信號(hào)。這樣，接收C7信號(hào)的鎖存器L47鎖存邏輯‘1’信號(hào)，并產(chǎn)生為邏輯‘1’信號(hào)的Q47輸出信號(hào)。類似地，在相位Φ6信號(hào)的上升沿，已出現(xiàn)C2和C6信號(hào)的上升沿。這樣，接收C6和C5延遲信號(hào)的鎖存器L46和L45鎖存邏輯‘1’信號(hào)，并分別產(chǎn)生為邏輯‘1’信號(hào)的Q46和Q45輸出信號(hào)。
相反地，還未產(chǎn)生相位Φ6信號(hào)上升沿，C4延遲信號(hào)上升沿的C4延遲信號(hào)。這樣，接收C4延遲信號(hào)的鎖存器L44，鎖存一個(gè)邏輯‘0’信號(hào)，并產(chǎn)生為邏輯‘0’信號(hào)的Q44輸出信號(hào)。類似地，在相位Φ6信號(hào)上升沿，仍然還未產(chǎn)生C0和C3信號(hào)的上升沿。這樣，接收C3到C0延遲信號(hào)的鎖存器L43和L40，鎖存一個(gè)邏輯‘0’信號(hào)，并分別產(chǎn)生為邏輯‘0’信號(hào)的Q43和Q40輸出信號(hào)。
二進(jìn)制編碼器326處理Q0到Q63信號(hào)以檢測邊沿。如果所有的Q0到Q63信號(hào)的邏輯值相同(即，或者全為邏輯‘1’信號(hào)或者全為邏輯‘0’信號(hào))，則檢測無邊沿。這就是系統(tǒng)時(shí)鐘時(shí)間間隔在計(jì)數(shù)器330內(nèi)的計(jì)數(shù)為83時(shí)的系統(tǒng)時(shí)鐘時(shí)間間隔之前或之后的情況。參照?qǐng)D13內(nèi)最上面的三個(gè)波形圖，對(duì)于在前系統(tǒng)時(shí)鐘時(shí)間間隔，Q0到Q63信號(hào)全為邏輯‘0’信號(hào)而對(duì)于在后系統(tǒng)時(shí)鐘時(shí)間間隔，Q0到Q63信號(hào)全為邏輯‘1’信號(hào)。在這種情況下，在二進(jìn)制編碼器326的時(shí)鐘輸出端未產(chǎn)生時(shí)鐘信號(hào)。
然而，如果兩個(gè)相鄰Q信號(hào)具有不同的邏輯值，則由二進(jìn)制編碼器326檢測一個(gè)邊沿。在圖13示出的波形圖，在計(jì)數(shù)器具有值83的系統(tǒng)時(shí)鐘時(shí)間間隔期間，信號(hào)Q44具有邏輯‘0’值而信號(hào)Q45具有邏輯‘1’值。這表示一個(gè)上升沿。以類似的方式，如果信號(hào)Qn具有邏輯‘1’值而信號(hào)Qn+1具有邏輯‘0’值，則檢測一個(gè)下降沿。在任何一種情況下，通過二進(jìn)制編碼器326將剛好處于邏輯值的變化之前的具有Q信號(hào)數(shù)目的值的多位二進(jìn)制信號(hào)提供給寄存器328并且將時(shí)鐘信號(hào)提供給寄存器328。
在示出實(shí)施例，將具有值44的6-位二進(jìn)制信號(hào)提供給寄存器328。響應(yīng)來自二進(jìn)制編碼器326的時(shí)鐘信號(hào)，寄存器328寄存計(jì)數(shù)器330的值(表示檢測到最后邊沿之后的完整時(shí)鐘周期數(shù))以及來自編碼器326的值(表示當(dāng)前時(shí)鐘周期周期內(nèi)的邊沿位置的小數(shù)部分)。在示出的實(shí)施例，來自寄存器328的輸出為15位數(shù)字信號(hào)。在一個(gè)優(yōu)選實(shí)施例，寄存器328以同步方式進(jìn)行操作，在時(shí)鐘輸入端接收系統(tǒng)時(shí)鐘SYS CLK信號(hào)，以及來自二進(jìn)制編碼器326的寄存使能輸入端的時(shí)鐘輸出信號(hào)。
本領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到對(duì)于所有的n可通過計(jì)算Qn和Qn+1的異來提供二進(jìn)制編碼器326內(nèi)的邊沿檢測功能(QnQn+1)。如果對(duì)于所有的n(QnQn+1)＝0(即，如果所有的信號(hào)具有相同的邏輯值)，則檢測到無邊沿并且未產(chǎn)生用于寄存器328的時(shí)鐘信號(hào)。如果對(duì)于所有的n(QnQn+1)＝1(即，Qn和Qn+1不同)，則二進(jìn)制編碼器326在數(shù)據(jù)輸出端產(chǎn)生一個(gè)n值并且產(chǎn)生用于寄存器328的時(shí)鐘信號(hào)。
在示出的實(shí)施例，將8個(gè)延遲信號(hào)提供給8個(gè)相應(yīng)行的寄存器，以及寄存器的8列接收來自多相位系統(tǒng)時(shí)鐘的8個(gè)相應(yīng)相位信號(hào)以產(chǎn)生一個(gè)系統(tǒng)時(shí)鐘周期的1/64檢測分解。本領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到其他的配置是可能的。例如，將顯示系統(tǒng)時(shí)鐘周期的1/128延遲的16延遲電路提供給相應(yīng)行的寄存器，并且寄存器的8列接收來自多相位系統(tǒng)時(shí)鐘的8個(gè)相應(yīng)相位信號(hào)以產(chǎn)生一個(gè)系統(tǒng)時(shí)鐘周期的1/128檢測分解?；蛘?，將顯示系統(tǒng)時(shí)鐘周期的1/128延遲的8延遲電路提供給8個(gè)相應(yīng)行的寄存器，并且寄存器的16列接收來自多相位系統(tǒng)時(shí)鐘的16個(gè)相應(yīng)相位信號(hào)以產(chǎn)生一個(gè)系統(tǒng)時(shí)鐘周期的1/128檢測分解。或者，將顯示系統(tǒng)時(shí)鐘周期的1/256延遲的16延遲電路提供給16個(gè)相應(yīng)行的寄存器，并且寄存器的16列接收來自多相位系統(tǒng)時(shí)鐘的16個(gè)相應(yīng)相位信號(hào)以產(chǎn)生一個(gè)系統(tǒng)時(shí)鐘周期的1/256檢測分解。
在每個(gè)檢測邊沿出現(xiàn)的，來自寄存器328的邊沿位置數(shù)據(jù)可用于其他電路部件。例如，在示出的實(shí)施例，邊沿位置數(shù)據(jù)可提供給相位調(diào)制器26，該相位調(diào)制器根據(jù)該數(shù)據(jù)產(chǎn)生一個(gè)恢復(fù)串行二進(jìn)制信號(hào)。也可以響應(yīng)該數(shù)據(jù)執(zhí)行其他功能。
來自寄存器328的邊沿位置數(shù)據(jù)也提供給抗假信號(hào)濾波器36。如上所述，相對(duì)于內(nèi)插濾波器22(圖3)，分頻器372和時(shí)鐘選擇器374協(xié)同操作以選擇一個(gè)用于抗假信號(hào)濾波器36的時(shí)鐘頻率，或者為系統(tǒng)時(shí)鐘頻率或者系統(tǒng)時(shí)鐘頻率的分諧波。如上所述，連接到系統(tǒng)時(shí)鐘的計(jì)數(shù)器330提供分頻器372的時(shí)鐘分頻功能。
來自時(shí)鐘選擇器374的所選時(shí)鐘信號(hào)提供一個(gè)用于第一和第二矩形波串濾波器的時(shí)鐘信號(hào)。在第一固定分頻器376，該信號(hào)還被因數(shù)M分頻，接著在第二固定分頻器394再次被因數(shù)M4分頻。來自第一固定時(shí)鐘分頻器376的輸出時(shí)鐘信號(hào)提供一個(gè)用于第三矩形波串濾波器的時(shí)鐘信號(hào)，并且來自第二固定時(shí)鐘分頻器394的輸出時(shí)鐘信號(hào)提供一個(gè)用于鎖存器392的時(shí)鐘信號(hào)。
抗假信號(hào)濾波器36由第一級(jí)低通濾波器和位擴(kuò)充器362，以及三個(gè)矩形波串濾波器364，366和368的串聯(lián)構(gòu)成，其中的每一個(gè)平均一個(gè)預(yù)定的時(shí)間窗口上的樣本。位擴(kuò)充器362實(shí)現(xiàn)為第一級(jí)LPF。在示出的實(shí)施例，其以公知方式實(shí)現(xiàn)為一個(gè)IIR濾波器。另外，位擴(kuò)充器362將其輸出信號(hào)內(nèi)的位數(shù)從寄存器328得到的15位擴(kuò)充到23位。操作第一和第二矩形波串濾波器364和366的串聯(lián)以平均來自時(shí)鐘選擇器374的所選濾波器時(shí)鐘頻率的M個(gè)樣本。操作第三矩形波串濾波器368以平均由固定因數(shù)M分頻的所選濾波器時(shí)鐘頻率的M個(gè)樣本。來自第三矩形波串濾波器368的輸出信號(hào)為來自寄存器328的一組邊沿位置數(shù)據(jù)信號(hào)的低通濾波形式。在抽取處理期間該濾波以公知方式防止抗假因素出現(xiàn)。如上所述，桶(barrel)移相器370移相濾波相位數(shù)據(jù)信號(hào)以說明由低通濾波矩形波串濾波器引入的增益變化。鎖存器392鎖存來自寄存器328的每M個(gè)邊沿位置數(shù)據(jù)樣本中的一個(gè)輸出相位信號(hào)，其中M＝M3·M4。這些輸出相位數(shù)據(jù)樣本提供給后處理器25(圖1)，并且到鎖存器392的時(shí)鐘信號(hào)用作后處理器25的選通信號(hào)。
如上所述，在時(shí)鐘輸出信號(hào)合成器的情況下，對(duì)于上面討論的某些信號(hào)處理有可能與預(yù)處理器5共享，或者在串行二進(jìn)制輸入信號(hào)分析器的情況下使用后處理器25。圖14是圖11示出的抗假濾波器36的更為詳細(xì)的方框圖，盡管圖14示出的技術(shù)同樣可用于圖3示出的內(nèi)插濾波器。
圖14由圖11的抗假信號(hào)濾波器36的相應(yīng)配置的四個(gè)方框圖組成。圖14a是圖11示出的抗假信號(hào)濾波器36的簡化方框圖。在圖14a，第一，第二，和第三矩形波串濾波器364，366和368的串聯(lián)連接在邊沿位置數(shù)據(jù)信號(hào)源和鎖存器392之間。第一和第二矩形波串濾波器，364和366由波特FBAUD處的時(shí)鐘信號(hào)計(jì)時(shí)。第三矩形波串濾波器368由波特FBAUD/M處的時(shí)鐘信號(hào)計(jì)時(shí)。鎖存器392由波特FBAUD/M處的時(shí)鐘信號(hào)計(jì)時(shí)，其中M＝MA·M4，該時(shí)鐘信號(hào)也是選通信號(hào)STROBE。
正如所公知的，平均功能可被認(rèn)為是累積功能的組合，累積功能是一個(gè)相對(duì)高速操作，而差分功能被認(rèn)為是相對(duì)低速操作。圖14b示出以公知方式分解為累加器和差分器的串聯(lián)的第一，第二和第三矩形波串濾波器，364，366和368中的每一個(gè)。第一矩形波串364包括累加器42和差分器44的串聯(lián)；第二矩形波串366包括累加器62和差分器64的串聯(lián)；第三矩形波串368包括累加器82和差分器84的串聯(lián)。因?yàn)槔奂雍筒罘痔幚頌榫€性處理，累加器42，62和82以及差分器44，64和84可以以任何順序串聯(lián)。
圖14c是一個(gè)不同的配置，其中三個(gè)累加器42，62和82連接到三個(gè)差分器44’，64’和84’。在圖14c，第一和第二累加器42和62由波特FBAUD的時(shí)鐘信號(hào)計(jì)時(shí)，第三累加器82由FBAUD/M3比率的時(shí)鐘信號(hào)計(jì)時(shí)。三個(gè)差分器44’，64’和84’全部由FBAUD/M3比率的時(shí)鐘信號(hào)計(jì)時(shí)。
圖14d是另一個(gè)配置，其中寄存器392位于三個(gè)累加器42，62和82和三個(gè)差分器44”，64”和84”之間。在圖14d，寄存器392和三個(gè)差分器44”，64”和84”全部由FBAUD/M比率的時(shí)鐘信號(hào)計(jì)時(shí)。該配置在信號(hào)處理鏈結(jié)束時(shí)分組差分器電路44”，64”和84”，信號(hào)處理鏈在相對(duì)低速的FBAUD/M操作。在示出的實(shí)施例，在包含系統(tǒng)10的半導(dǎo)體芯片內(nèi)構(gòu)成三個(gè)累加器42，62和82，以及寄存器392，而差分器44”，64”和84”構(gòu)成在芯片外部，并且處于圖11的后處理器25內(nèi)。
圖3示出的內(nèi)插濾波器22內(nèi)的矩形波串濾波器234和226可以類似地分解為累加器和差分器并重新配置，因此差分器可以在預(yù)處理器5內(nèi)構(gòu)成，處于集成電路芯片外部。本申請(qǐng)公開的這種處理重新配置不改變上述功能，但是將相對(duì)低速處理移出芯片。減少了必須在集成電路芯片內(nèi)構(gòu)成的電路。這就降低了這樣的芯片，以及使用這樣芯片的任何產(chǎn)品的成本。
將圖3的內(nèi)插濾波器22與圖11的抗假信號(hào)濾波器36進(jìn)行比較，可以看出在這兩個(gè)濾波器共享很多相同的部件。例如，PLL14，時(shí)鐘分頻器(232和372)，時(shí)鐘選擇器(234和374)，第一固定分頻器(236和376)和第二固定分頻器(238和394)出現(xiàn)在內(nèi)插濾波器22和抗假信號(hào)濾波器36。剩余部件第一矩形波串濾波器(224和364)，第二矩形波串濾波器(226和366)以及第三矩形波串濾波器368；位擴(kuò)充器(230和362)；桶移相器(228和370)；以及鎖存器(222和392)；可以使用本領(lǐng)域技術(shù)人員公知的任何方式通過將數(shù)據(jù)和時(shí)鐘輸入端切換到相應(yīng)的其他部件的適當(dāng)輸出端進(jìn)行電連接。類似地，相位調(diào)制器26的輸入端可以在系統(tǒng)操作為一個(gè)時(shí)鐘信號(hào)合成器時(shí)從內(nèi)插器22的輸出切換到，系統(tǒng)操作為一個(gè)時(shí)鐘信號(hào)分析器時(shí)的相位解調(diào)器32的輸出。參照?qǐng)D1，通過從系統(tǒng)控制器(未示出)提供到系統(tǒng)10的控制信號(hào)經(jīng)控制接口12進(jìn)行控制操作模式。控制接口12可以將適當(dāng)?shù)目刂菩盘?hào)提供到切換部件以便以要求的方式連接示出的部件。
如上所述的串行二進(jìn)制信號(hào)合成器與固定頻率系統(tǒng)時(shí)鐘同步地接收相位表示數(shù)據(jù)，并且一個(gè)串行二進(jìn)制信號(hào)分析器與固定頻率系統(tǒng)時(shí)鐘同步地產(chǎn)生相位表示數(shù)據(jù)。同步地操作地的這樣系統(tǒng)易于用作測量儀器的一部分。另外，易于設(shè)計(jì)和實(shí)現(xiàn)為內(nèi)插濾波器和抗假信號(hào)濾波器這樣系統(tǒng)中所必須的數(shù)字濾波。進(jìn)一步，可以理解在不需要分開的時(shí)鐘恢復(fù)電路的情況下，串行二進(jìn)制信號(hào)分析器可以處理其中出現(xiàn)或不出現(xiàn)邊沿的數(shù)字信號(hào)。
權(quán)利要求
1.一種時(shí)鐘輸出信號(hào)合成器，包括系統(tǒng)時(shí)鐘信號(hào)源；相位數(shù)據(jù)信號(hào)源；一個(gè)內(nèi)插器，連接到相位數(shù)據(jù)信號(hào)源，用于與系統(tǒng)時(shí)鐘信號(hào)同步地接收相位數(shù)據(jù)信號(hào)，并響應(yīng)每個(gè)接收的相位數(shù)據(jù)信號(hào)產(chǎn)生連續(xù)邊沿配置數(shù)據(jù)信號(hào)；和一個(gè)相位調(diào)制器，連接到內(nèi)插器，用于產(chǎn)生具有放置在由連續(xù)邊沿配置數(shù)據(jù)信號(hào)確定的時(shí)間的邊沿的時(shí)鐘輸出信號(hào)。
2.一種串行二進(jìn)制輸入信號(hào)分析器，包括系統(tǒng)時(shí)鐘信號(hào)源；具有邊沿的串行二進(jìn)制輸入信號(hào)源；一個(gè)相位解調(diào)器，連接到串行二進(jìn)制輸入信號(hào)源，用于連續(xù)產(chǎn)生表示串行二進(jìn)制輸入信號(hào)的每個(gè)邊沿位置的連續(xù)數(shù)據(jù)信號(hào)；和一個(gè)抽取器，連接到相位解調(diào)器，用于與系統(tǒng)時(shí)鐘信號(hào)同步地產(chǎn)生相位數(shù)據(jù)信號(hào)。
3.如權(quán)利要求2所述的分析器，進(jìn)一步包括一個(gè)連接到相位解調(diào)器的相位調(diào)制器，用于產(chǎn)生具有與串行二進(jìn)制輸入信號(hào)相同相位的恢復(fù)時(shí)鐘輸出信號(hào)。
全文摘要
一種數(shù)字相位合成器包括一個(gè)連續(xù)相位數(shù)據(jù)信號(hào)源。一個(gè)內(nèi)插器響應(yīng)每個(gè)連續(xù)相位數(shù)據(jù)信號(hào)產(chǎn)生連續(xù)邊沿配置數(shù)據(jù)信號(hào)。一個(gè)相位調(diào)制器產(chǎn)生具有放置在由連續(xù)邊沿放置數(shù)據(jù)信號(hào)確定的時(shí)間的邊沿的輸出時(shí)鐘信號(hào)。類似地，一個(gè)數(shù)字相位分析器包括一個(gè)具有邊沿的串行二進(jìn)制輸入信號(hào)源。一個(gè)相位解調(diào)器產(chǎn)生表示串行二進(jìn)制輸入信號(hào)的每個(gè)邊沿位置的連續(xù)數(shù)據(jù)信號(hào)。一個(gè)抽取器在低于串行二進(jìn)制輸入信號(hào)邊沿的比率產(chǎn)生相位數(shù)據(jù)信號(hào)。
文檔編號(hào)H03L7/16GK1533033SQ20041003042
公開日2004年9月29日 申請(qǐng)日期2000年3月25日 優(yōu)先權(quán)日2000年3月25日
發(fā)明者D·H·沃拉維爾, D·G·克尼里姆, D H 沃拉維爾, 克尼里姆 申請(qǐng)人:特克特朗尼克公司