專利名稱：基于分?jǐn)?shù)輸入和輸出相位而操作的數(shù)字鎖相環(huán)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及電子元件，且更具體來說，涉及數(shù)字鎖相環(huán)。
背景技術(shù)：
鎖相環(huán)(PLL)為許多電子電路的整體部分且在通信電路中尤其重要。舉例來說， 數(shù)字電路使用時鐘信號來觸發(fā)同步電路(例如，觸發(fā)器)。發(fā)射器和接收器將本地振蕩器(LO)信號分別用于上變頻轉(zhuǎn)換和下變頻轉(zhuǎn)換。用于無線通信系統(tǒng)的無線裝置(例如，蜂窩式電話)通常將時鐘信號用于數(shù)字電路且將LO信號用于發(fā)射器和接收器。用振蕩器來產(chǎn)生時鐘信號和LO信號，且通常用PLL來控制時鐘信號和LO信號的頻率。PLL通常包括用以調(diào)整來自振蕩器的振蕩器信號的頻率和/或相位的各種電路塊。這些電路塊可能會消耗相對大量的功率，此對于例如蜂窩式電話的便攜式裝置來說可能為不合意的。因此，此項技術(shù)中需要在不犧牲性能的情況下減少PLL的功率消耗的技術(shù)。

發(fā)明內(nèi)容
本文中描述具有良好性能和較低功率消耗的數(shù)字PLL (DPLL)。DPLL為具有以數(shù)字方式實施的電路塊而非具有模擬電路的PLL。數(shù)字實施可提供一些優(yōu)點，例如較低的成本、較小的電路面積等。在一個方面中，DPLL可基于輸入和輸出相位的分?jǐn)?shù)部分來操作。DPLL可累加可包括調(diào)制信號的至少一個輸入信號以獲得輸入相位。DPLL可(例如)使用時間/數(shù)字轉(zhuǎn)換器(TDC)基于來自振蕩器的振蕩器信號與參考信號之間的相位差來確定輸出相位的分?jǐn)?shù)部分。DPLL接著可基于所述輸入相位的分?jǐn)?shù)部分和所述輸出相位的分?jǐn)?shù)部分來確定相位誤差。分?jǐn)?shù)部分可具有所述振蕩器信號的一個周期的范圍。在一種設(shè)計中，DPLL可確定所述輸出相位的分?jǐn)?shù)部分與所述輸入相位的分?jǐn)?shù)部分之間的相位差。DPLL接著可將預(yù)定值(例如，一個振蕩器周期)添加到所述相位差或從所述相位差減去所述預(yù)定值(如果需要)，以使得所得相位誤差在預(yù)定范圍內(nèi)(例如，負(fù)的二分之一個振蕩器周期到正的二分之一個振蕩器周期)。DPLL可基于所述相位誤差而產(chǎn)生用于所述振蕩器的控制信號。在另一方面中，DPLL可包括合成累加器(synthesized accumulator)和TDC。所述合成累加器可通過追蹤振蕩器信號的周期的數(shù)目來確定粗略輸出相位?？苫诰哂斜人稣袷幤餍盘柕念l率低的頻率的參考信號來更新所述合成累加器。所述TDC可基于所述振蕩器信號與所述參考信號之間的相位差來確定精細(xì)輸出相位。DPLL可基于所述粗略輸出相位、所述精細(xì)輸出相位和所述輸入相位來產(chǎn)生用于振蕩器的控制信號。
以下更詳細(xì)地描述本發(fā)明的各個方面和特征。


圖I展示DPLL的框圖。圖2展示TDC的輸出對輸入的圖表。圖3展不基于分?jǐn)?shù)輸入和輸出相位而操作的DPLL的框圖。圖4展示合成累加器的操作。圖5展示具有合成累加器的DPLL的框圖。圖6展示具有合成累加器的相位檢測器的框圖。 圖7展示TDC的示意圖。圖8展示具有合成累加器的另一 DPLL的框圖。圖9展示通信裝置的框圖。圖10展示用于控制振蕩器的過程。圖11展示用于控制振蕩器的另一過程。
具體實施例方式圖I展示DPLL 100的設(shè)計的框圖。在DPLL 100內(nèi)，求和器110接收調(diào)制信號M(t)并對其求和，所述調(diào)制信號M(t)對于用于通信的頻道的中心頻率來說具有靜態(tài)值。輸入累加器112累加求和器110的輸出并提供輸入相位P (t)。所述累加本質(zhì)上將頻率轉(zhuǎn)換成相位。通過參考信號觸發(fā)輸入累加器112，所述參考信號可具有固定頻率fMf。還用所述參考信號來更新DPLL 100內(nèi)的各種電路塊和信號，且t為所述參考信號的索引。射頻(RF)累加器122針對每一振蕩器周期遞增一，振蕩器周期為來自受控振蕩器118的振蕩器信號的一個周期。鎖存器124在由所述參考信號觸發(fā)時鎖存RF累加器122的輸出且提供粗略/整數(shù)輸出相位Aa^TDC 130接收所述振蕩器信號和所述參考信號，在由所述參考信號觸發(fā)時確定所述振蕩器信號的相位，且提供TDC輸出F(t)，TDC輸出F(t)指示所述振蕩器信號與所述參考信號之間的精細(xì)/分?jǐn)?shù)相位差。TDC 130實施用于DPLL 100的分?jǐn)?shù)相位傳感器。求和器126接收粗略輸出相位A (t)和TDC輸出F(t)并對其求和，且提供反饋相位Z (t)，反饋相位Z (t)為對輸出相位B (t)的估計。求和器114接收反饋相位Z (t)并從輸入相位P (t)減去反饋相位Z (t)，且提供相位誤差E(t)。環(huán)濾波器116對所述相位誤差濾波且提供用于振蕩器118的控制信號S (t)。環(huán)濾波器116設(shè)定DPLL 100的環(huán)動態(tài)。所述控制信號調(diào)整振蕩器118的頻率，以使得振蕩器信號的相位遵照調(diào)制的相位?？刂菩盘柨删哂腥魏芜m宜數(shù)目個位的分辨率，例如，8、12、16、20、24或更多位的分辨率。振蕩器118可為數(shù)字受控振蕩器(DCO)、電壓受控振蕩器(VCO)、電流受控振蕩器(ICO)，或頻率可由控制信號調(diào)整的某一其它類型的振蕩器。振蕩器118可在標(biāo)稱頻率f；s。下操作，標(biāo)稱頻率f；s?？捎墒褂肈PLL 100的應(yīng)用來確定。舉例來說，DPLL 100可用于無線通信裝置，且f。,?？蔀閹装僬缀?MHz)或幾千兆赫(GHz)?？苫诰w振蕩器(XO)、電壓受控晶體振蕩器(VCXO)、溫度補償式晶體振蕩器(TCXO)或具有準(zhǔn)確頻率的某一其它類型的振蕩器來產(chǎn)生所述參考信號。所述參考信號的頻率可遠低于所述振蕩器信號的頻率。舉例來說，仁#可為幾十冊^，而4?？蔀槿舾蒅Hz?？梢哉袷幤髦芷跒閱挝粊斫o出輸入相位P (t)、輸出相位B (t)和反饋相位Z (t)。在圖I中所示的設(shè)計中，DPLL 100的反饋路徑包括(i)RF累加器122，其用以測量以振蕩器周期的整數(shù)數(shù)目而給出的粗略輸出相位；以及(ii)TDC 130，其用以測量由一個振蕩器周期的部分給出的精細(xì)輸出相位。RF累加器122與TDC 130的組合測量總輸出相位B⑴，總輸出相位B (t)包括來自RF累加器122的粗略/整數(shù)部分和來自TDC 130的精細(xì)/分?jǐn)?shù)部分。在本文中的描述中，術(shù)語“精細(xì)”與“分?jǐn)?shù)”互換使用，且術(shù)語“粗略”與“整數(shù)”也互換使用。從所述輸入相位減去反饋相位Z(t)(其是對輸出相位的估計)以獲得用于環(huán)濾波器116的相位誤差?？苫谒鰠⒖夹盘杹聿僮鱀PLL 100中的除RF累加器122外的所有方框。RF累加器122基于振蕩器信號而操作，振蕩器信號的頻率可比所述參考信號高許多倍。因此，RF累加器122可占DPLL 100的總功率消耗的大部分(例如，50%左右)。因此，可需要在RF累加器122關(guān)閉的情況下操作DPLL 100以便節(jié)省電池功率。 在一個參考周期(其為參考信號的一個周期)中，可將總輸出相位Θ total給出為Θ total = 2 π · fosc/fref 弧度。等式(I)可以振蕩器周期為單位來給出總輸出相位且可將其分成整數(shù)部分Θ int和分?jǐn)?shù)部分0fM。。可以振蕩器周期的整數(shù)數(shù)目或2π弧度的整數(shù)倍來給出整數(shù)部分eint?？捎梢粋€振蕩器周期的部分或在O到2π弧度的范圍內(nèi)來給出分?jǐn)?shù)部分θ Μ。。可如下給出整數(shù)部分θ int和分?jǐn)?shù)部分θ frac :爲(wèi)B(tài)f= 2/Γ *以及等式⑵
' 9Θ frac= Θ total- Θ int,等式⑶其中《 L表示下取整運算符(floor operator)。RF累加器122可通過確定在一個參考周期內(nèi)的振蕩器周期的數(shù)目來確定輸出相位的整數(shù)部分。TDC 130可通過將振蕩器信號的相位與參考信號的相位進行比較來確定輸出相位的分?jǐn)?shù)部分。圖2展示TDC 130的輸出對輸入的圖表。水平軸展示輸出相位B (t)，其為到TDC130的輸入。垂直軸展不TDC輸出F (t)。對于水平軸與垂直軸,一個振蕩器周期等于2 π。如圖2中所示，TDC 130具有不連續(xù)的輸出對輸入。TDC輸出F(t)在O到2 Ji等于輸出相位B (t)，接著在B (t) =2 時繞回到0，接著在2 到4 隨B(t)線性地增加，接著在B (t) =4 π時繞回到0，以此類推。為使DPLL適當(dāng)?shù)夭僮?，?yīng)解決TDC輸出的不連續(xù)性。解決這些不連續(xù)性的一個方式是使用RF累加器122來追蹤輸出相位B(t)超過2 Ji的次數(shù)。接著可將RF累加器122的輸出(為2 Ji的整數(shù)倍)添加到TDC輸出，以便將操作范圍限于O到2 Ji，從而避免不連續(xù)性。然而，RF累加器122可因其高操作頻率而消耗很多電流。如圖2中所示，TDC輸出每隔2π進行跳躍，但在相繼的相位跳躍之間的2 π范圍內(nèi)為連續(xù)的。如果輸出相位的變化速率有限，則TDC輸出的相位跳躍在其出現(xiàn)時可被識別且被慮及。舉例來說，可不調(diào)制DPLL 100，以使得M(t)=0，且P(t)對于所有t來說不具有分?jǐn)?shù)部分。初始條件可為F (O) =0且A (O) =P (O)，以使得E (O) =0。由于DPLL經(jīng)鎖定，所以控制信號s(t)可具有恒定值。如果輸入相位稍有增加(例如，增加了 O. I弧度)，則TDC 130將測量此相位且提供補償信號(例如，E(t)=-0. I弧度)。然而，如果輸出相位B(t)稍有減小(例如，減小了 -O. I弧度)，則TDC 130將輸出大值(例如，2 π -O. I弧度)。于是將使相位誤差差了一個循環(huán)周期，此可能不利地影響DPLL的性能。然而，如果輸出相位的變化速率有限，則可將TDC輸出在一個參考周期內(nèi)的任何大變化歸因于相位跳躍。接著可將一個振蕩器周期添加到TDC輸出或從TDC輸出減去一個振蕩器周期以獲得正確的相位值。在以上實例中，可將TDC輸出的為2 π-O. I弧度的大值歸因于相位跳躍，可從此值減去2 π，且可提供-O. I弧度作為正確的TDC輸出值。在一方面中，在不使用RF累加器的情況下，基于來自TDC的分?jǐn)?shù)輸出相位和輸入相位的分?jǐn)?shù)部分來操作DPLL。在每一參考周期中，可從輸入相位的分?jǐn)?shù)部分減去所述TDC輸出，如下D(t) = Pf(t)-F(t),等式(4)
其中Pf (t)為輸入相位的分?jǐn)?shù)部分且在O到2 的范圍內(nèi)，且D(t)為輸入相位的分?jǐn)?shù)部分與TDC輸出之間的差，TDC輸出為輸出相位的分?jǐn)?shù)部分?？杉俣ㄝ斎胂辔坏淖兓俾屎洼敵鱿辔坏淖兓俾视邢?，且可假定相位誤差在每一參考周期內(nèi)在-Ji到Ji的范圍內(nèi)。于是可如下確定相位誤差
1){ 如來-π< 1)( <π/(/) = < 1)( +2π 如){ < —π 等式(5)
I)(t )-2π 如采 I)(t) > π
、a等式(5)展示將D(t)與閾值+ π和-π進行比較的設(shè)計。還可將D(t)與其它閾值進行比較。如等式(5)中所展示，如果相位差大于π或小于-η，則假定相位跳躍已發(fā)生。在此情況下，可將2 π添加到所述相位差或從所述相位差減去2 π，以使得所得相位誤差較接近于零。圖3展不僅基于輸入相位和輸出相位的分?jǐn)?shù)部分而操作的DPLL 300的設(shè)計的框圖。在DPLL 300內(nèi)，求和器310和輸入累加器312如上文針對圖I的求和器110和輸入累加器112所描述般進行操作，且提供輸入相位P (t)。單元313接收所述輸入相位并提供分?jǐn)?shù)部分Pf(t)。TDC 330接收來自受控振蕩器318的振蕩器信號和參考信號，且提供TDC輸出F (t)，TDC輸出F (t)指示所述振蕩器信號與所述參考信號之間的精細(xì)/分?jǐn)?shù)相位差。求和器314從分?jǐn)?shù)輸入相位Pf (t)減去TDC輸出F (t)，且提供相位差D (t)。單元315接收所述相位差，且確定相位誤差E (t)(例如，如等式(5)中所示)。環(huán)濾波器316對所述相位誤差濾波，且提供用于振蕩器318的控制信號S (t)。在一種設(shè)計中，最初可使用RF累加器來將振蕩器318鎖定到調(diào)制信號。鎖定檢測器(圖3中未展示)可(例如)通過觀測所述相位誤差的量值來確定DPLL 300是否已被鎖定。在DPLL 300已被鎖定后，可停用RF累加器，且可僅使用輸入相位和輸出相位的分?jǐn)?shù)部分來操作所述DPLL。在另一方面中，可使用合成累加器來確定粗略/整數(shù)輸出相位。合成累加器可基于所述參考信號而非所述振蕩器信號而操作，且可因此比RF累加器消耗少得多的功率。
圖4說明具有合成累加器的DPLL的操作。在圖4中所示的實例中，振蕩器信號的頻率為參考信號的頻率的3. 25倍，且可提供3. 25的頻率控制字(FCW)作為圖I中的信道頻率。為簡單起見，假定基于振蕩器信號和參考信號的上升沿來鎖定并觸發(fā)所述DPLL。振蕩器信號展示于圖4頂部處的第一排中，且參考信號展示于第二排中。RF累加器的輸出展示于第三排中。RF累加器在振蕩器信號的每一上升沿處遞增一，且因此在振蕩器周期出現(xiàn)時追蹤振蕩器周期。在參考信號的每一上升沿處鎖存RF累加器的輸出，且每一鎖存值展示于第三排的圓圈內(nèi)。通過將振蕩器周期的數(shù)目下舍入到最接近的整數(shù)值來獲得每一鎖存值。舉例來說，在圖4中，參考信號的第一上升沿與第二上升沿之間存在3. 25個振蕩器周期，且RF累加器輸出為3，其等于經(jīng)下舍入的3. 25。在圖4所示的實例中，每參考周期有3. 25個振蕩器周期，且鎖存值為0、3、6、9、13等。理想TDC的輸出展示于第四排中。所述TDC測量被下舍入函數(shù)忽略的輸出相位的分?jǐn)?shù)部分。所述分?jǐn)?shù)部分等于參考信號的上升沿與振蕩器信號的在前面的最接近的上升沿之間的差。對于參考信號的每一上升沿，所述TDC提供在O與I. O之間的分?jǐn)?shù)值。如圖4中所示，TDC的輸出為周期性的?？赏ㄟ^將來自TDC的精細(xì)/分?jǐn)?shù)部分與來自RF累加器的 粗略/整數(shù)部分相加來獲得反饋相位。每參考周期的振蕩器周期的經(jīng)舍入數(shù)目(其還被稱作整數(shù)增量N (t))展示于第五排中。對于參考信號的每一上升沿，N(t)等于當(dāng)前鎖存值與先前鎖存值之間的差。在圖4中所示的實例中，N(t)為3、3、3、4、3、3、3、4、3等的序列。N(t)具有平均值3. 25且與TDC輸出以相同方式為周期性的。此外，在DPLL已被鎖定后，N(t)僅具有兩個可能的整數(shù)值，其在圖4中所示的實例中為3和4。即使在窄帶頻率調(diào)制的情況下應(yīng)用的DPLL時，在兩個整數(shù)值之間的此切換仍為成立的。為在三個整數(shù)值之間切換，頻率調(diào)制將需要大于參考頻率fMf，以使得一個額外的全振蕩器周期可配合在一參考周期內(nèi)。通常，峰值調(diào)制頻率為參考頻率的部分。舉例來說，峰值調(diào)制頻率可為幾MHz，而參考頻率可為幾十MHz。在此情況下，N(t)僅具有兩個可能的整數(shù)值。如果N(t)可僅采用兩個可能的整數(shù)值，則可有可能在不使用在振蕩器頻率f；s。下操作的RF累加器的情況下確定N(t)。通過利用即使在DPLL經(jīng)調(diào)制時相位誤差每參考周期仍僅有少量變化的事實，可實現(xiàn)此。舉例來說，峰值頻率調(diào)制對于具有4GHz振蕩器的低帶EDGE來說可為大約3MHz且在DPLL輸出處為四分的，所述參考頻率可為大約57MHz，且每參考周期輸入相位的最大變化可為大約O. 3弧度或為參考周期的約5%。因此，所述調(diào)制未遮掩2 Ji相位跳躍，且DPLL的操作本質(zhì)上未變化。可在不使用RF累加器的情況下如下確定N(t)。對于每一參考周期或更新時間間隔t，可通過評估N(t)的兩個假設(shè)來確定N(t)的正確值。第一個假設(shè)a是對于N(t)為兩個值中的較小者的情況，所述較小者表示為隊且對于圖4中所示的實例來說等于3。第二個假設(shè)b是對于N(t)為兩個值中的較大者的情況，所述較大者表示為Nh且對于圖4中所示的實例來說等于4。可選擇提供較小相位誤差量值的假設(shè)，且用于正確假設(shè)的隊或Nh可用來更新存儲對振蕩器周期的數(shù)目的運行計數(shù)的寄存器。此寄存器提供以振蕩器周期的整數(shù)數(shù)目給出的粗略輸出相位C (t)。可如下評估所述兩個假設(shè)a和b。在DPLL已被鎖定后，可(例如)基于輸入相位P(t)的整數(shù)部分來初始化所述寄存器。在圖4中所示的實例中，將寄存器初始化到零。在參考信號的第二個上升沿處，假設(shè)a具有假設(shè)的輸出相位Za (I) =3+0+0. 25=3. 25，其中3為用于假設(shè)a的隊值，O為來自所述寄存器的粗略輸出相位C(I)，且O. 25為TDC輸出值。假設(shè)b具有假設(shè)的輸出相位Zb (I) =4+0+0. 25=4. 25，其中4為用于假設(shè)b的Nh值。將用于所述兩個假設(shè)的所述假設(shè)的輸出相位Za(I)和Zb(I)與輸入相位P(l)=3.25進行比較。由于Za(I)比Zb(I)更接近于P(l)，所以假設(shè)a為正確的假設(shè)。接著由3(其為用于正確的假設(shè)a的隊值)來更新寄存器，且所述寄存器存儲為3的粗略輸出相位。在參考信號的第三個上升沿處，假設(shè)a具有假設(shè)的輸出相位Za(2)=3+3+0. 5=6. 5，其中第一個3為用于假設(shè)a的隊值，第二個3為來自所述寄存器的粗略輸出相位C (2)，且
O.5為TDC輸出值。假設(shè)b具有假設(shè)的輸出相位Zb (2) =4+3+0. 5=7. 5，其中4為用于假設(shè)b的乂值。將用于所述兩個假設(shè)的所述假設(shè)的輸出相位Za (2)和ZJ2)與輸入相位P(2)=6.5進行比較。由于Za(2)比Zb⑵更接近于P(2)，所以假設(shè)a為正確的假設(shè)。接著由3(其為用于正確的假設(shè)a的隊值)來更新所述寄存器，且所述寄存器存儲為6的粗略輸出相位。 可針對每一后續(xù)參考周期重復(fù)相同的處理。一般來說，可如下確定用于N(t)的兩所個可能的整數(shù)值Nl= 和N,, = ·等式(6)
J ref,
.Λf其中隊為N(t)的兩個可能的整數(shù)值中的較小者，NHSN(t)的兩個可能的整數(shù)值中的較大者，且
“「I，,表示上取整運算符。可如下確定用于假設(shè)a和b的假設(shè)的輸出相位Za (t) =Nl+C (t) +F (t)，以及等式(7)Zb (t) =Nh+C (t) +F (t),等式(8)其中C(t)為在參考周期t中的粗略輸出相位，Za(t)為在參考周期t中的用于假設(shè)a的假設(shè)的輸出相位，且Zb(t)為在參考周期t中的用于假設(shè)b的假設(shè)的輸出相位。可如下確定用于假設(shè)a和b的假設(shè)的相位誤差Ea(t)=P(t)_Za(t),以及等式(9)Eb (t) =P (t)-Zb ⑴，等式(10)其中Ea(t)為在參考周期t中的用于假設(shè)a的假設(shè)的相位誤差，且Eb(t)為在參考周期t中的用于假設(shè)b的假設(shè)的相位誤差。可如下更新粗略輸出相位
,V KV)+N,如果|￡.々)|<|/4(/)| “
_4] · 義-否則1I等式⑶
a 可如下確定在參考周期t中的相位誤差E (t)
I ^!<1^)1 ^(12)
.O可將來自等式(12)的相位誤差提供到DPLL中的環(huán)濾波器。如等式(6)到(12)中所示，為在給定參考周期中的N(t)的兩個可能的整數(shù)值之間進行選擇，可評估所述兩個假設(shè)a和b?？蛇x擇具有更接近于輸入相位的假設(shè)的輸出相位或等效地具有較小相位誤差量值的假設(shè)。圖5展示具有合成累加器的DPLL 500的設(shè)計的框圖。在DPLL 500內(nèi)，求和器510和輸入累加器512如上文針對圖I的求和器110和輸入累加器112所描述般進行操作，且提供輸入相位P (t)。TDC 530接收來自受控振蕩器518的振蕩器信號和參考信號，且提供TDC輸出F(t)，TDC輸出F(t)指示所述振蕩器信號與所述參考信號之間的相位差。相位檢測器520接收所述振蕩器信號、所述TDC輸出和所述輸入相位并產(chǎn)生第一相位誤差E1 (t)。相位檢測器520包括RF累加器522、鎖存器524和求和器526，其如上文針對圖I中的RF累加器122、鎖存器124和求和器114和126所描述般進行操作?？赏ㄟ^模式信號來啟用或停用相位檢測器520。相位檢測器540接收信道頻率、所述參考信號、所述TDC輸出和所述輸入相位，并產(chǎn)生第二相位誤差E2 (t)。相位檢測器540包括合成累加器且可如下文所述般實施?？赏ㄟ^模式信號來啟用或停用相位檢測器540?？稍谌魏谓o定時刻啟用相位檢測器520或540，且可停用另一相位檢測器以節(jié)省電池功率。 多路復(fù)用器(Mux) 514接收分別來自相位檢測器520和540的兩個相位誤差E1 (t)和&(0以及模式信號，并提供相位誤差E (t)。多路復(fù)用器514在啟用相位檢測器520時提供第一相位誤差E1U)作為相位誤差E (t)，且在啟用相位檢測器540時提供第二相位誤差&(0作為相位誤差E(t)。環(huán)濾波器516對相位誤差E(t)濾波且提供用于振蕩器518的控制信號S (t)。在一種設(shè)計中，最初可啟用相位檢測器520且將其用來將振蕩器518鎖定到調(diào)制信號。在DPLL 500已被鎖定后，可停用相位檢測器520，且可啟用相位檢測器540。鎖定檢測器550接收來自相位檢測器520的第一相位誤差E1 (t)且確定DPLL 500是否已被鎖定?？赏ㄟ^觀測第一相位誤差E1U)的量值來實現(xiàn)此確定，第一相位誤差E1U)的量值在DPLL500未經(jīng)鎖定時最初可為大的且在DPLL 500經(jīng)鎖定時可為小的。鎖定檢測器550提供鎖定指示符，鎖定指示符在DPLL經(jīng)鎖定時可被設(shè)定為一個邏輯值(例如，’ I’)或在DPLL未經(jīng)鎖定時被設(shè)定為另一邏輯值(例如，’O’)。模式選擇器552接收所述鎖定指示符且可能接收圖5中未展不的其它輸入,并提供模式信號。舉例來說，模式選擇器552可在DPLL —經(jīng)鎖定，或在稍后時間，便啟用相位檢測器540且停用相位檢測器520。在切斷RF累加器522前的一定時期內(nèi)可同時啟用相位檢測器520與540。每當(dāng)檢測到鎖定損耗(例如，歸因于對DPLL 500的嚴(yán)重干擾)時，或因任何其它原因，模式選擇器552便還可重新啟用相位檢測器520。鎖定檢測器550和模式選擇器552還可用于圖3中的DPLL 300以在DPLL未經(jīng)鎖定時用RF累加器(圖3中未展示)的輸出來產(chǎn)生相位誤差。圖6展示圖5中的相位檢測器540的設(shè)計的框圖。在此設(shè)計中，相位檢測器540包括合成累加器610、假設(shè)評估單元620和舍入單元630。舍入單元630可接收信道頻率且確定N(t)的兩個可能的整數(shù)值，其為隊和Nh?；蛘?，單元630可接收來自圖5中的鎖存器524的粗略輸出相位A (t)。當(dāng)相位檢測器520經(jīng)啟用且DPLL 500經(jīng)鎖定時，粗略輸出相位A(t)應(yīng)在隊與乂之間切換。因此，在DPLL 500已被鎖定后，單元630可基于粗略輸出相位A(t)的值來確定Nl和Nh。合成累加器610追蹤振蕩器周期的數(shù)目，但基于參考信號而非振蕩器信號來操作，此可大大減少DPLL 500的功率消耗。合成累加器610包括寄存器612、求和器614和多路復(fù)用器616。寄存器612以振蕩器周期的整數(shù)數(shù)目來存儲當(dāng)前粗略輸出相位C(t)。多路復(fù)用器616接收隊和乂以及指示哪個假設(shè)為正確/勝出的假設(shè)的選擇信號。在每一參考周期中，多路復(fù)用器616在假設(shè)a為正確的假設(shè)時提供隊且在假設(shè)b為正確的假設(shè)時提供Nh。求和器614對來自寄存器612的當(dāng)前粗略輸出相位C(t)與多路復(fù)用器616的輸出求和且提供經(jīng)更新的粗略輸出相位C(t+1)，粗略輸出相位C(t+1)存儲于寄存器612中。寄存器612、求和器614和多路復(fù)用器616實施等式(11)。單元620在每一參考周期中評估兩個假設(shè)a和b且提供相位誤差E2 (t)以及指示正確的假設(shè)的選擇信號。在單元620內(nèi)，求和器622a接收來自寄存器612的粗略輸出相位C(t)、TDC輸出F(t)和隊且對其求和，并提供用于假設(shè)a的假設(shè)的輸出相位Za(t)(如等式
(7)中所示)。求和器624a從輸入相位P(t)減去假設(shè)的輸出相位Za(t)并提供用于假設(shè)a的假設(shè)的相位誤差Ea (t)(如等式(9)中所示)。類似地，求和器622b接收粗略輸出相位C(t)、TDC輸出F(t)和Nh且對其求和，并提供用于假設(shè)b的假設(shè)的輸出相位Zb(t)(如等式
(8)中所示)。求和器624b從輸入相位P(t)減去假設(shè)的輸出相位Zb(t)并提供用于假設(shè)b的假設(shè)的相位誤差Eb (t)(如等式(10)中所示)。選擇器626接收用于所述兩個假設(shè)的假設(shè)的相位誤差Ea(t)和Eb(t)且確定所述兩個假設(shè)的相位誤差中的較小量值。選擇器626提供具有較小量值的假設(shè)的相位誤差作為來自相位檢測器540的相位誤差E2 (t)(如等式(12)中所示)。選擇器626還提供選擇信號，所述選擇信號指示產(chǎn)生所述較小的假設(shè)的相位誤差量值的正確假設(shè)。圖4和圖6展示將RF累加器輸出下舍入(例如，從3. 25下舍入到3、從6. 5下舍入到6等)的設(shè)計。在此情況下，對于每一假設(shè)，將TDC輸出F(t)添加到粗略輸出相位C(t)。在另一設(shè)計中，將RF累加器輸出上舍入(例如，從3. 25上舍入到4、從6. 5上舍入到7等)。在此情況下，對于每一假設(shè)，從粗略輸出相位C (t)減去TDC輸出F (t)(圖4或圖6中未展示)。一般來說，可以與更新所述合成累加器的方式一致的方式來評估所述假設(shè)。圖6展示對于在DPLL 500的正常操作期間可能有兩個整數(shù)值隊和Nh的情況，合成累加器610和假設(shè)評估單元620的實例設(shè)計。N(t)可具有兩個以上的可能的整數(shù)值，例如，對于寬帶調(diào)制或在DPLL 500第一次加電時?？赏ㄟ^將校正因子應(yīng)用于來自所述合成累加器的粗略輸出相位來補償歸因于寬帶調(diào)制較大頻率差。一般來說，可針對N(t)的每一可能的整數(shù)值評估一個假設(shè)?？蛇x擇具有最小相位誤差的假設(shè)，且可基于選定的假設(shè)的N(t)值來更新所述合成累加器。在一種設(shè)計中，DPLL包括在振蕩器頻率下操作的RF累加器和在參考頻率下操作的合成累加器(例如，如圖5中所示)。如上文針對圖5所描述，可在操作開始時使用RF累加器，且可在DPLL已被鎖定后于正常操作期間使用合成累加器。在另一設(shè)計中，DPLL僅包括在參考頻率下操作的合成累加器。在操作開始時，可針對N(t)的較多可能的值評估較多(例如，三個、四個或可能更多)假設(shè)。在DPLL已被鎖定后，可針對較少的可能的N(t)值評估較少(例如，兩個)假設(shè)?；蛘?，在操作開始時與在正常操作期間可評估相同數(shù)目的假設(shè)(例如，兩個假設(shè))?？蛇x擇環(huán)帶寬，以用有限數(shù)目的可能的N(t)值來實現(xiàn)所要的獲取性能。圖5中的DPLL 500可以與圖3中的DPLL 300等效的方式操作。當(dāng)DPLL 500經(jīng)鎖定時，所述假設(shè)相位的整數(shù)部分(其為來自合成累加器610的粗略輸出相位C(t))應(yīng)匹配輸入相位的整數(shù)部分。將通過圖6中的求和器624a和624b來消去這兩個整數(shù)部分，且在相位誤差E2 (t)中，將僅提供分?jǐn)?shù)部分之間的差。圖7展示圖5中的TDC 530的設(shè)計的示意圖。TDC 530將振蕩器信號的相位與參考信號的相位進行比較，且提供具有多個(B個)位的分辨率的檢測到的相位差。TDC 530包括2B個延遲元件710a到710z、2B個D觸發(fā)器712a到712z，和溫度計/二進制轉(zhuǎn)換器(thermometer-to-binary converter) 714。延遲兀件710a到710z經(jīng)串聯(lián)率禹合，其中延遲元件710a接收振蕩器信號。可用反相器和/或其它類型的邏輯元件來實施每一延遲元件710，以獲得所要的延遲分辨率。延遲元件710a到710z提供大約一個振蕩器周期的總延遲。舉例來說，如果振蕩器頻率f；s。為4GHz，則一個振蕩器周期為250皮秒(ps)，且每一延遲元件710提供大約250/2b ps的延遲。D觸發(fā)器712a到712z使其D輸入分別耦合到延遲元件710a到710z的輸出，且其 時鐘輸入接收參考信號。每一 D觸發(fā)器712對來自相關(guān)聯(lián)的延遲兀件710的輸出信號取樣并將所取樣的輸出提供到轉(zhuǎn)換器714。處于邏輯高的D觸發(fā)器的數(shù)目對處于邏輯低的D觸發(fā)器的數(shù)目指示振蕩器信號與參考信號之間的相位差。此相位差具有1/2B振蕩器周期的分辨率。轉(zhuǎn)換器714接收來自D觸發(fā)器712a到712z的2B個輸出，將這些2B個輸出轉(zhuǎn)換成B位二進制值，且提供所述B位二進制值作為精細(xì)/分?jǐn)?shù)輸出相位。一般來說，可用任何數(shù)目個位的分辨率來設(shè)計TDC 530。舉例來說，視所要的延遲分辨率、在集成電路(IC)工藝中可用的最小延遲等而定，B可為8或更大。所要的延遲分辨率可視使用DPLL 500的應(yīng)用而定。DPLL可用于各種應(yīng)用。舉例來說，DPLL可用于頻率合成器以產(chǎn)生所要頻率下的振蕩器信號。在此情況下，可省略調(diào)制信號M(t)或?qū)⑵湓O(shè)定為零。DPLL還可用于極性調(diào)制器(polar modulator)、正交調(diào)制器(quadrature modulator)、相位調(diào)制器、頻率調(diào)制器、解調(diào)器等。對于調(diào)制器，調(diào)制信號的帶寬可大于DPLL的閉環(huán)帶寬?？稍O(shè)計DPLL以適應(yīng)調(diào)制信號的寬帶寬。圖8展示支持寬帶調(diào)制的DPLL 302的設(shè)計的框圖。DPLL 302包括圖3中的DPLL300中的所有方框。DPLL 302進一步包括縮放單元(scaling unit) 320和求和器317。DPLL 302實施兩點或雙端口調(diào)制以便實現(xiàn)高帶寬調(diào)制?？蓪⒄{(diào)制信號M(t)提供到低通調(diào)制路徑與高通調(diào)制路徑。在低通調(diào)制路徑中，求和器310和輸入累加器312對調(diào)制信號M(t)進行操作并提供輸入相位P(t)。通過輸入累加器312進行的累加本質(zhì)上將頻率轉(zhuǎn)換成相位。在高通調(diào)制路徑中，縮放單元320接收調(diào)制信號M(t)并以增益g(t)對其進行縮放且提供第二調(diào)制信號X (t)。求和器317耦合于環(huán)濾波器316的輸出與振蕩器318的輸入之間。求和器317對來自環(huán)濾波器316的經(jīng)濾波的相位誤差信號與來自縮放單元320的第二調(diào)制信號X(t)求和且提供用于振蕩器318的控制信號S(t)。調(diào)制信號的帶寬可由使用DPLL 302的應(yīng)用來確定且可比DPLL的閉環(huán)帶寬寬。DPLL 302中的低通調(diào)制路徑的帶寬是由環(huán)濾波器316來確定且可相對較窄(例如，小于IOOKHz)以便實現(xiàn)所要的噪聲濾波和環(huán)動態(tài)。通過經(jīng)由單獨的高通和低通調(diào)制路徑來應(yīng)用調(diào)制信號M(t)，DPLL 302可以比DPLL的閉環(huán)帶寬寬的信號帶寬來調(diào)制振蕩器318。為簡單起見，圖3、圖5和圖8分別展示DPLL 300、500和502的功能方框。為清楚起見，省略了特定細(xì)節(jié)。舉例來說，可將延遲插入于DPLL 300、302和500內(nèi)的適當(dāng)位置處，以便使這些DPLL內(nèi)的各種信號適當(dāng)?shù)貢r間對準(zhǔn)。圖3、圖5和圖8展示調(diào)制DPLL的一些實例設(shè)計。還可用其它設(shè)計來實施調(diào)制DPLL，所述設(shè)計中的一些描述于2005年6月21日發(fā)布的題為“具有正向增益調(diào)適模塊的鎖相環(huán)(PHASE LOCKED LOOP HAVING A FORWARD GAIN ADAPTATION MODULE) ”的第 6，909，331號美國專利中。如第6，909，331號美國專利中所描述，可確定用于高通調(diào)制路徑的增益g(t)。對于圖3、圖5和圖8中相應(yīng)的DPLL 300,500和302，對振蕩器的干擾可能會擾亂輸出相位的連續(xù)性。此干擾可源自電源中的瞬發(fā)性波動、來自其它環(huán)的偽耦合等。一般來說，如果每參考周期的峰值輸出相移的量值小于二分之一個參考周期，則干擾并不麻煩，其將為通常情況。因此，這些DPLL可能夠提供穩(wěn)健的性能。圖9展示采用本文中所描述的DPLL的通信裝置900的設(shè)計的框圖。裝置900可用于無線通信裝置、蜂窩式電話、個人數(shù)字助理(PDA)、手持式裝置、無線調(diào)制解調(diào)器、無繩電 話、無線站、藍牙(Bluetooth)裝置等中。裝置900還可用于例如碼分多址(CDMA)系統(tǒng)、時分多址(TDMA)系統(tǒng)、頻分多址(FDMA)系統(tǒng)、正交FDMA(OFDMA)系統(tǒng)、無線局域網(wǎng)絡(luò)(WLAN)等各種無線通信系統(tǒng)中。裝置900可支持例如cdma2000、寬帶CDMA(W-CDMA)等CDMA無線電技術(shù)。裝置900還可支持例如全球移動通信系統(tǒng)(GSM)的TDMA無線電技術(shù)。這些各種系統(tǒng)和無線電技術(shù)為此項技術(shù)中所已知。在裝置900內(nèi)，數(shù)據(jù)處理器910可處理(例如，編碼和調(diào)制)數(shù)據(jù)以獲得符號。處理器910還可根據(jù)用于通信的無線電技術(shù)來對所述符號執(zhí)行其它處理(例如，擴頻、置亂等)以獲得復(fù)合值樣本。處理器910可提供包含每一復(fù)合值樣本的實數(shù)部分的同相數(shù)據(jù)信號I(t)和包含每一復(fù)合值樣本的虛數(shù)部分的正交數(shù)據(jù)信號Q(t)。正交/極性轉(zhuǎn)換器(quadrature-to-polar converter)920可接收I (t)和Q(t)數(shù)據(jù)信號，將每一復(fù)合值樣本從笛卡爾(Cartesian)坐標(biāo)轉(zhuǎn)換到極坐標(biāo)，且提供包絡(luò)信號Y (t)和相位信號Θ (t)。在包絡(luò)路徑中，乘法器922可將包絡(luò)信號與增益G相乘，以獲得所要的輸出功率電平。延遲單元924可提供可編程的延遲量以使所述包絡(luò)信號與所述相位信號時間對準(zhǔn)。濾波器926可以適宜的濾波器響應(yīng)來對經(jīng)延遲的包絡(luò)信號濾波。數(shù)/模轉(zhuǎn)換器(DAC)928可將經(jīng)濾波的包絡(luò)信號轉(zhuǎn)換到模擬且提供輸出包絡(luò)信號?？赏ㄟ^所述輸出包絡(luò)信號來改變功率放大器(PA)954的增益以實現(xiàn)振幅調(diào)制。在相位路徑中，微分器930可對相位信號Θ (t)進行微分且提供調(diào)制信號M(t)，調(diào)制信號M(t)可含有I(t)和Q(t)數(shù)據(jù)信號的頻率分量。DPLL 940可接收調(diào)制信號M(t)且產(chǎn)生用于DCO 950的控制信號S (t)。可用圖3中的DPLL 300、圖5中的DPLL 500或圖8中的DPLL 302來實施DPLL 940。DCO 950可產(chǎn)生由所述調(diào)制信號調(diào)制的經(jīng)相位調(diào)制的信號。放大器(Amp)952可放大所述經(jīng)相位調(diào)制的信號。PA 954可基于輸出的包絡(luò)信號來將放大器952的輸出進一步放大且提供經(jīng)相位調(diào)制且經(jīng)振幅調(diào)制的RF輸出信號?？刂破?處理器960可控制裝置900內(nèi)的數(shù)據(jù)處理器910和其它方框的操作。存儲器962可存儲用于控制器/處理器960和/或其它方框的數(shù)據(jù)和程序代碼。可以數(shù)字方式來實施裝置900中的各種方框。舉例來說，可用一個或一個以上數(shù)字信號處理器(DSP)、精簡指令集計算機(RISC)處理器、中央處理單元(CPU)等來實施處理器910到濾波器926、微分器930、DPLL 940和控制器/處理器960。所述數(shù)字方框可實施于一個或一個以上專用集成電路(ASIC)和/或其它集成電路(IC)上?？捎媚M電路來實施裝置900中的剩余方框。DCO 950、放大器952和/或PA 954的部分可實施于一個或一個以上RF IC(RFIC)、模擬1C、混合信號IC等上。圖10展示用于控制振蕩器(例如，DC0、VC0等)的過程1000的設(shè)計。可累加可包括調(diào)制信號的至少一個輸入信號以獲得輸入相位(方框1012)?？纱_定振蕩器信號與參考信號之間的相位差(例如，用TDC)以獲得用于所述振蕩器信號的輸出相位的分?jǐn)?shù)部分(方框 1014)。可僅基于輸入相位的分?jǐn)?shù)部分和所述輸出相位的所述分?jǐn)?shù)部分來確定相位誤差(方框1016)。所述分?jǐn)?shù)部分可具有所述振蕩器信號的一個周期的范圍。對于方框1016，可確定所述輸出相位的分?jǐn)?shù)部分與所述輸入相位的分?jǐn)?shù)部分之間的相位差。如果所述相位差小于第一值(例如，負(fù)的二分之一個振蕩器周期)，則可將預(yù)定值(例如，一個振蕩器周期)添加到所述相位差。如果所述相位差大于第二值(例如，正的二分之一個振蕩器周期)，則可從所述相位差減去預(yù)定值?？商峁┰谔砑踊驕p去所述預(yù)定值后的相位差(如果有的話) 以作為相位誤差?？苫谒鱿辔徽`差而產(chǎn)生用于振蕩器的控制信號(方框1018)?？赏ㄟ^追蹤振蕩器信號的周期的數(shù)目(例如，用RF累加器)來確定所述輸出相位的整數(shù)部分。在未經(jīng)鎖定時，可基于輸入相位的整數(shù)和分?jǐn)?shù)部分以及輸出相位的整數(shù)和分?jǐn)?shù)部分來確定所述相位誤差。在經(jīng)鎖定時，可僅基于輸入相位的分?jǐn)?shù)部分和輸出相位的分?jǐn)?shù)部分來確定所述相位誤差。圖11展示用于控制振蕩器(例如，DCO、VCO等)的過程1100的設(shè)計。可基于參考信號通過追蹤來自振蕩器的振蕩器信號的周期的數(shù)目來確定粗略輸出相位c(t)(例如，用合成累加器)，所述參考信號具有比所述振蕩器信號的頻率低的頻率(方框1112)?？苫谒稣袷幤餍盘柵c所述參考信號之間的相位差來確定精細(xì)輸出相位F(t)(例如，用TDC)(方框1114)?？苫谒龃致暂敵鱿辔?、所述精細(xì)輸出相位和輸入相位P(t)來確定相位誤差E(t)(方框1116)?？苫谒鱿辔徽`差而產(chǎn)生用于振蕩器的控制信號S(t)(方框1118)。對于方框1112，可在每一更新時間間隔(例如，每一參考周期)中由第一整數(shù)值Nl或第二整數(shù)值Nh來更新粗略輸出相位。所述第一整數(shù)值和所述第二整數(shù)值可為基于振蕩器信號的頻率和參考信號的頻率所確定(例如，如等式￠)中所示)的連續(xù)整數(shù)值?？稍诿恳桓聲r間間隔中基于所述第一整數(shù)值和所述第二整數(shù)值、粗略輸出相位、精細(xì)輸出相位和輸入相位來針對所述第一整數(shù)值和所述第二整數(shù)值評估兩個假設(shè)?？苫趯λ鰞蓚€假設(shè)的評估的結(jié)果由所述第一整數(shù)值或所述第二整數(shù)值來更新粗略輸出相位。舉例來說，可基于所述第一整數(shù)值、粗略輸出相位和精細(xì)輸出相位來確定第一假設(shè)的輸出相位Za(t)?？苫谒龅诙麛?shù)值、粗略輸出相位和精細(xì)輸出相位來確定第二假設(shè)的輸出相位Zb (t)?？?br> (i)在所述第一假設(shè)的輸出相位比所述第二假設(shè)的輸出相位更接近于輸入相位的情況下由所述第一整數(shù)值或(ii)否則由所述第二整數(shù)值來更新所述粗略輸出相位。在第一持續(xù)時間中(例如，在操作開始時)基于振蕩器信號通過追蹤振蕩器信號的周期的數(shù)目來確定粗略輸出相位A(t)。在第二持續(xù)時間中(例如，在已實現(xiàn)鎖定后)基于參考信號通過追蹤振蕩器信號的周期的數(shù)目來確定粗略輸出相位C(t)。
可通過各種手段來實施本文中所描述的DPLL。舉例來說，所述DPLL可實施于硬件、固件、軟件或其組合中。對于硬件實施方案，可用一個或一個以上DSP、數(shù)字信號處理裝置(DSro)、可編程邏輯裝置(PLD)、現(xiàn)場可編程門陣列(FPGA)、處理器、控制器、微控制器、微處理器、電子裝置、經(jīng)設(shè)計以執(zhí)行本文中所描述的功能的其它電子單元或數(shù)字電路、計算機，或其組合來實施所述DPLL內(nèi)的方框。所述DPLL還可實施于1C、模擬1C、數(shù)字1C、RFIC、混合信號1C、ASIC、印刷電路板(PCB)、電子裝置等上。還可用各種IC工藝技術(shù)來制造所述DPLL，例如互補金屬氧化物半導(dǎo)體(CMOS)、N溝道MOS (N-MOS)、P溝道MOS (P-MOS)、雙極結(jié)晶體管(BJT)、雙極CMOS(BiCMOS)、硅鍺(SiGe)、砷化鎵(GaAs)等。對于固件和/或軟件實施方案，可用執(zhí)行本文中所描述的功能的代碼(例如，程 序、函數(shù)、模塊、指令等)來實施DPLL內(nèi)的方框。一般來說，有形地包含固件和/或軟件代碼的任何計算機/處理器可讀媒體可用于實施本文中所描述的技術(shù)。舉例來說，固件和/或軟件代碼可存儲于存儲器(例如，圖9中的存儲器962)中且由處理器(例如，處理器960)執(zhí)行。存儲器可實施于處理器內(nèi)或處理器外部。固件和/或軟件代碼還可存儲于計算機/處理器可讀媒體中，例如隨機存取存儲器(RAM)、只讀存儲器(ROM)、非易失性隨機存取存儲器(NVRAM)、可編程只讀存儲器(PROM)、電可擦除PROM(EEPROM)、快閃存儲器、軟盤、壓縮光盤(CD)、數(shù)字多功能光盤(DVD)、磁性或光學(xué)數(shù)據(jù)存儲裝置等。所述代碼可由一個或一個以上計算機/處理器執(zhí)行且可致使所述計算機/處理器執(zhí)行本文中所描述的功能性的特定方面。實施本文中所描述的DPLL的設(shè)備可為獨立裝置或可為較大裝置的部分。裝置可為(i)獨立IC;(ii) 一個或一個以上IC的集合，其可包括用于存儲數(shù)據(jù)和/或指令的存儲器IC ；(iii)例如RF接收器(RFR)或RF發(fā)射器/接收器(RTR)等RFIC ； (iv)例如移動臺調(diào)制解調(diào)器(MSM)等ASIC;(v)可嵌入于其它裝置內(nèi)的模塊；(vi)接收器、蜂窩式電話、無線裝置、手持機或移動單元；(vii)等。提供本發(fā)明的先前描述以使得所屬領(lǐng)域的技術(shù)人員能夠制作或使用本發(fā)明。所屬領(lǐng)域的技術(shù)人員將容易明白對本發(fā)明的各種修改，且在不脫離本發(fā)明的范圍的情況下，本文中界定的一般原理可應(yīng)用于其它變化。因此，不希望本發(fā)明限于本文中所描述的實例和設(shè)計，而將賦予其與本文中所揭示的原理和新穎特征一致的最廣范圍。
權(quán)利要求
1.一種設(shè)備，其包含 振蕩器，其經(jīng)配置以產(chǎn)生振蕩器信號；以及 數(shù)字鎖相環(huán)(DPLL)，其經(jīng)配置以接收來自所述振蕩器的所述振蕩器信號和參考信號且產(chǎn)生用于所述振蕩器的控制信號，所述DPLL包含經(jīng)配置以通過記錄所述振蕩器信號的周期的數(shù)目來確定粗略輸出相位的合成累加器，所述合成累加器是基于具有比所述振蕩器信號的頻率低的頻率的所述參考信號而被更新。
2.根據(jù)權(quán)利要求I所述的設(shè)備，其中所述合成累加器在每一更新時間間隔中由第一整數(shù)值或第二整數(shù)值進行更新，所述第一和第二整數(shù)值是由所述振蕩器信號的所述頻率和所述參考信號的所述頻率確定的連續(xù)整數(shù)值。
3.根據(jù)權(quán)利要求2所述的設(shè)備，其中所述DPLL進一步包含評估單元，所述評估單元經(jīng)配置以在每一更新時間間隔中評估所述第一和第二整數(shù)值的兩個假設(shè)，且基于對所述兩個假設(shè)的所述評估的結(jié)果來提供對在每一更新時間間隔中由所述第一或第二整數(shù)值更新所述合成累加器的指示。
4.根據(jù)權(quán)利要求3所述的設(shè)備，其中所述DPLL進一步包含時間/數(shù)字轉(zhuǎn)換器(TDC)，所述TDC經(jīng)配置以基于所述振蕩器信號與所述參考信號之間的相位差來確定精細(xì)輸出相位，且其中所述評估單元經(jīng)配置以基于所述第一和第二整數(shù)值、所述粗略輸出相位、所述精細(xì)輸出相位和輸入相位來評估所述兩個假設(shè)。
5.根據(jù)權(quán)利要求4所述的設(shè)備，其中所述評估單元經(jīng)配置以基于所述第一整數(shù)值、所述粗略輸出相位和所述精細(xì)輸出相位來確定第一假設(shè)的輸出相位，基于所述第二整數(shù)值、所述粗略輸出相位和所述精細(xì)輸出相位來確定第二假設(shè)的輸出相位，且提供對在所述第一假設(shè)的輸出相位比所述第二假設(shè)的輸出相位更接近于所述輸入相位的情況下由所述第一整數(shù)值更新所述合成累加器或否則由所述第二整數(shù)值更新所述合成累加器的指示。
6.根據(jù)權(quán)利要求4所述的設(shè)備，其中所述評估單元經(jīng)配置以基于所述第一整數(shù)值、所述粗略輸出相位、所述精細(xì)輸出相位和所述輸入相位來確定第一假設(shè)的相位誤差，基于所述第二整數(shù)值、所述粗略輸出相位、所述精細(xì)輸出相位和所述輸入相位來確定第二假設(shè)的相位誤差，且提供對在所述第一假設(shè)的相位誤差的量值小于所述第二假設(shè)的相位誤差的量值的情況下由所述第一整數(shù)值更新所述合成累加器或否則由所述第二整數(shù)值更新所述合成累加器的指示。
7.根據(jù)權(quán)利要求I所述的設(shè)備，其中所述DPLL進一步包含 射頻(RF)累加器，其經(jīng)配置以通過記錄所述振蕩器信號的周期的數(shù)目來確定所述粗略輸出相位，所述RF累加器是基于所述振蕩器信號而進行操作。
8.根據(jù)權(quán)利要求7所述的設(shè)備，其中所述RF累加器在第一持續(xù)時間內(nèi)被啟用，且在第二持續(xù)時間內(nèi)被停用，且其中所述合成累加器在所述第二持續(xù)時間內(nèi)被啟用。
9.根據(jù)權(quán)利要求7所述的設(shè)備，其中所述DPLL進一步包含鎖定檢測器，所述鎖定檢測器經(jīng)配置以確定所述DPLL是否經(jīng)鎖定，且其中在所述DPLL未經(jīng)鎖定時啟用所述RF累加器，且在所述DPLL已經(jīng)鎖定后啟用所述合成累加器。
10.一種方法，其包含 基于參考信號，通過記錄來自振蕩器的振蕩器信號的周期的數(shù)目來確定粗略輸出相位，所述參考信號具有比所述振蕩器信號的頻率低的頻率，其中，所述粗略輸出相位是由合成累加器確定的 ； 基于所述粗略輸出相位和輸入相位來確定相位誤差；以及 基于所述相位誤差而產(chǎn)生用于所述振蕩器的控制信號。
全文摘要
本發(fā)明涉及基于分?jǐn)?shù)輸入和輸出相位而操作的數(shù)字鎖相環(huán)。在一個方面中，數(shù)字PLL(DPLL)基于輸入和輸出相位的分?jǐn)?shù)部分而操作。所述DPLL累加至少一個輸入信號以獲得輸入相位。所述DPLL(例如)使用時間/數(shù)字轉(zhuǎn)換器(TDC)基于來自振蕩器的振蕩器信號與參考信號之間的相位差來確定輸出相位的分?jǐn)?shù)部分。所述DPLL基于所述輸入相位的所述分?jǐn)?shù)部分和所述輸出相位的所述分?jǐn)?shù)部分來確定相位誤差。所述DPLL接著基于所述相位誤差而產(chǎn)生用于所述振蕩器的控制信號。在另一方面中，DPLL包括合成累加器，所述合成累加器基于所述參考信號通過追蹤振蕩器信號周期的數(shù)目來確定粗略輸出相位。
文檔編號H03L7/087GK102843128SQ20121026680
公開日2012年12月26日 申請日期2009年1月12日 優(yōu)先權(quán)日2009年1月12日
發(fā)明者加里·約翰·巴蘭坦, 孫博 申請人:高通股份有限公司