專利名稱：耐高壓輸入/輸出接口電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及電氣和電子技術(shù)，以及更具體地涉及輸入/輸出(I/O)接口電路。
背景技術(shù)：
10接口電路的使用，比如，以10緩沖器為例，是眾所周知的。在先進的互補金屬氧 化物半導(dǎo)體(CMOS)集成電路(IC)處理技術(shù)中，已推動朝向較低電壓的10緩沖器。在40 納米(nm)IC制造過程中，舉例來說，1.8伏晶體管正被容易地采用。然而，盡管推動使用較 低電壓晶體管，仍然有著對于在可能需要與較高的電壓(如，5伏)連接的特定10應(yīng)用中耐 高壓的需求。一種這樣的應(yīng)用是發(fā)光二極管(LED)驅(qū)動電路。傳統(tǒng)的耐高壓10接口電路典型地采用堆疊的金屬氧化物半導(dǎo)體(M0S)器件。這 種配置的一個例子在Clark等人的美國專利第6388475號中被說明。雖然這種電路配置可 以通過在兩個或更多個器件兩端分配電壓來幫助減輕各個器件上的過壓壓力，但一些耐高 壓故障安全規(guī)范要求即使當該電路的供電被移除時該電路也要耐受規(guī)定的電壓。這對于堆 疊的M0S器件方式產(chǎn)生了問題。另外，與非堆疊器件配置相比，使用堆疊的M0S器件需要IC 中的更大區(qū)域，因此是所不期望的。另一種形成耐高壓輸出級的公知方式是采用厚氧化M0S器件。然而，這種方式的 一個不足是，它需要附加的IC制造步驟，這會增加總體成本。因此，存在著對于耐高壓10接口電路的需求，這種耐高壓10接口電路不會遭受一 個或更多個以上描述的與傳統(tǒng)10接口電路相關(guān)的問題。

發(fā)明內(nèi)容
本發(fā)明的說明性實施例通過提供具有改進的高電壓信號耐受性的10接口電路來 滿足上述提及的需求。本發(fā)明的技術(shù)通過使用一個或更多個寄生雙極晶體管有利地消除了 對于堆疊的M0S器件的需求，該寄生雙極晶體管與M0S器件相比具有更高的電壓耐受性。此 外，本發(fā)明的技術(shù)通過使用標準CMOS處理工藝提供了這種改進的高電壓耐受性，因此與傳 統(tǒng)10接口電路相比沒有增加任何顯著成本。依照本發(fā)明的一個方面，提供了用在耐高壓應(yīng)用中的10接口電路。該10接口電 路包括信號焊盤和至少第一寄生雙極晶體管，該第一寄生雙極晶體管具有連接到該接口電 路的返回電壓的發(fā)射極、適于接收第一控制信號的基極、和在開路集電極配置中被直接連 接到該信號焊盤的集電極。該接口電路進一步包括被耦聯(lián)到該寄生雙極晶體管并被操作來 產(chǎn)生該第一控制信號的M0S控制電路。依照本發(fā)明的另一方面，用在耐高壓應(yīng)用中的10接口電路包括信號焊盤和至少 第一寄生雙極晶體管，該第一寄生雙極晶體管包括連接到第一電壓源的發(fā)射極、適于接收 第一控制信號的基極、和被直接連接到該信號焊盤的集電極。該接口電路進一步包括連接 在第二電壓源和該信號焊盤之間的有源上拉電路。該有源上拉電路適于接收第二控制信號，該第二控制信號是該第一控制信號的邏輯補。M0S控制電路被耦聯(lián)到該第一寄生雙極晶 體管并被操作來產(chǎn)生該第一和第二控制信號。本發(fā)明的這些和其它特征、方面及優(yōu)點將在下面與附圖相關(guān)地被閱讀的說明性實 施例中的詳細說明中變得顯而易見。


圖1是用在耐高壓應(yīng)用中的傳統(tǒng)輸出級的至少一部分的示意圖。圖2是依照本發(fā)明的實施例描述了用在耐高壓應(yīng)用中的示例性10接口電路的至 少一部分的示意圖。圖3是依照本發(fā)明的另一實施例描述了用在耐高壓應(yīng)用中的示例性10接口電路 的至少一部分的示意圖。圖4是依照本發(fā)明的一實施例描述了用在耐高壓應(yīng)用中的示例性有源上拉10接 口電路的至少一部分的示意圖。圖5是依照本發(fā)明的另一實施例描述了用在耐高壓應(yīng)用中的示例性有源上拉10 接口電路的至少一部分的示意圖。
具體實施例方式本發(fā)明將在此示例性10接口電路的上下文中進行說明。然而，應(yīng)當理解，本發(fā)明 并不限于在此示出和描述的電路。而是，本發(fā)明的實施例可以在任何能受益于具有提高了 的高電壓耐受性的接口電路的應(yīng)用中實現(xiàn)。盡管本發(fā)明的優(yōu)選實施例可以在硅晶片中制 作，但本發(fā)明的實施例可以替代性地在包含其它材料的晶片中制作，包括但不限于砷化鎵 (GaAs)、磷化銦(InP)等。圖1是示出了用在耐高壓應(yīng)用中的傳統(tǒng)10接口電路100的至少一部分的示意圖。 接口電路100包括10焊盤102和連接到該10焊盤的開路集電極輸出級，該輸出級包含一 對堆疊的n溝道MOS (NM0S)晶體管器件。特別地，第一 NM0S器件104和第二 NM0S器件106 被如此設(shè)置，使得NM0S器件104的漏極⑶連接到10焊盤102，NM0S器件104的源極⑶ 連接到NM0S器件106的漏極，NM0S器件106的源極接地，并且NM0S器件104和106的柵極 (G)連接到CMOS控制電路108。控制電路108根據(jù)輸入信號Vin操作來產(chǎn)生用于選擇性地 激活NM0S器件104和106的控制信號，該輸入信號Vin被供給到該控制電路。如圖所示， 控制電路108可以包括以標準形式配置的反相器。盡管由接口電路100使用的堆疊的M0S器件方式通過將施加于10焊盤的電壓在 NM0S器件104和106兩者中分配，可以幫助減輕在被連接到10焊盤102的各個NM0S器件 104和106上的過壓壓力，但一些耐高壓故障安全規(guī)范要求即使當該電路的供電被移除時 該電路也要耐受規(guī)定的電壓。這對于堆疊的M0S器件方式產(chǎn)生了問題。另外，與非堆疊的 器件布置相比，使用堆疊的M0S器件需要IC中的更大區(qū)域，因此是所不期望的。圖2是依照本發(fā)明的實施例描述了用在耐高壓應(yīng)用中的示例性10接口電路200 的至少一部分的示意圖。10接口電路200包括10焊盤202或可選擇的信號焊盤，以及至 少第一雙極晶體管204，該第一雙極晶體管204包括連接到該接口電路的第一供電電壓源 的發(fā)射極(E)，適于接收第一控制信號Vc的基極(B)，和在開路集電極配置中被直接連接到IO焊盤的集電極(C)，其中該第一供電電壓源可以是該接口電路的返回電壓(如，接地或 VSS)。術(shù)語“開路集電極”典型地涉及晶體管輸出布置，其中該晶體管的集電極或其它輸出 端子(如，漏極)沒有連接到正電壓源，而是在IC的IO焊盤處保留開路。這種布置的優(yōu)點 是，使用如上拉晶體管或可選擇的上拉電路(如，有源器件)可以使該開路集電極輸出連接 到各種電壓(如，大于該輸出晶體管器件的飽和電壓的電壓)。以這種方式，該開路集電極 輸出能夠與各種電壓電平相連接，其中一些可能甚至高于該接口電路200的第二供電電壓 源，該第二供電電壓源可以是VDD。如該圖中明顯所示，雙極晶體管204優(yōu)選為寄生NPN晶體管(如，橫向或縱向 NPN)。其中相對低速(如，小于大約100兆赫(MHZ))能被接受，寄生雙極器件提供了更高 的電壓耐受性而不必擔心MOS器件的氧化層擊穿現(xiàn)象特性。此外，寄生雙極器件以很小或 沒有附加代價在標準CMOS處理中是可行的。使用CMOS制作處理來實現(xiàn)雙極器件的技術(shù)是 該領(lǐng)域內(nèi)技術(shù)人員所公知的。 接口電路200進一步包括耦聯(lián)到該寄生NPN晶體管204并被操作來產(chǎn)生第一控制 信號Vc的MOS控制電路206?？刂齐娐?06可包括例如ρ溝道MOS (PMOS)晶體管器件ΜΡ， 以及NMOS晶體管器件麗，被連接為反相器。更具體的是，PMOS器件MP的源極(S)連接到 為VDD的接口電路200的電源電壓，器件MP的漏極⑶在節(jié)點m處被連接到匪OS器件麗 的漏極，器件MN的源極連接到接口電路的第一供電電壓源(如，接地)，器件MP和MN的柵 極(G)被連接在一起并在節(jié)點N2處形成用于接收輸入信號Vin的控制電路的輸入，該輸入 信號Vin被提供至該接口電路。因此，控制信號Vc根據(jù)輸入信號Vin將被產(chǎn)生。應(yīng)當理解， 控制電路206的各種替代性配置類似地被考慮，并包含在本發(fā)明的范圍之內(nèi)。應(yīng)當認識到， 一種或更多種連接到控制電路206的電源電壓連接，即VDD和/或接地，不必與到寄生雙極 器件的電源電壓連接相同。以這種方式，該寄生雙極晶體管204可以與耦聯(lián)到它的MOS控 制電路206電氣絕緣。在圖3示出的可選擇的實施例中，不是被連接在IO焊盤202和第一供電電壓源 (如，接地)之間，示例性IO接口電路300可以采用被直接連接在第二供電電壓源(如，VDD) 和IO焊盤之間的雙極晶體管302。在各圖中，相同的附圖標記用來指代相同的元件。在這 種配置中，雙極晶體管302可以包括具有連接到VDD的發(fā)射極、直接連接到IO焊盤202的 集電極、和適于接收控制信號Vc的基極的寄生PNP晶體管(如，橫向或縱向PNP)。這種開 路集電極輸出級配置可以例如在上拉應(yīng)用中被使用。在這個例子中，當該寄生雙極晶體管 302被關(guān)斷時為了將該接口電路300的輸出設(shè)為邏輯低電平，外部電阻(未示出)可以被連 接到IO焊盤202。圖4是依照本發(fā)明的另一實施例描述了用在耐高壓應(yīng)用中的示例性IO接口電路 400的至少一部分的示意圖。同樣，在各圖中，相同的附圖標記用來指代相同的元件。如附 圖2所示的說明性的IO接口電路200中，IO接口電路400有利地采用被直接連接到IO焊 盤202的至少第一雙極晶體管204代替堆疊的MOS器件布置(參見，如圖1)。更具體的是， 第一雙極晶體管204包括連接到接口電路400的可以是接地的第一供電電壓源的發(fā)射極， 適于接收第一控制信號Vc的基極，以及被直接連接到IO焊盤202的集電極。然而，不同于 如圖2和3中所示的在開路集電極布置中的配置，IO接口電路400包括被連接在第二供電 電壓源VDD和IO焊盤202之間的有源上拉電路402?？刂菩盘朧c可以通過耦聯(lián)到該第一雙極晶體管204的控制電路206來產(chǎn)生。為了保護上拉電路402免受過壓壓力，該上拉電路包括至少第二雙極晶體管404。 如該圖中明顯示出，雙極晶體管404優(yōu)選地被實施為寄生NPN晶體管，如前面所述，這提供 了顯著更高的電壓耐受性而不必擔心MOS器件的氧化層擊穿特性。具體地，雙極晶體管404 的集電極連接到第二供電電壓源VDD，雙極晶體管404的發(fā)射極被直接連接到IO焊盤202， 以及雙極晶體管404的基極適于接收第二控制信號Vcb?？梢酝ㄟ^控制電路206產(chǎn)生的第 二控制信號Vcb優(yōu)選為第一控制信號Vc的邏輯補。在其它實施例中，圖5示出了其中一個例子，說明性的IO接口電路500可以包括 包含寄生PNP晶體管504的有源上拉電路502，寄生PNP晶體管504具有連接到第二供電電 壓源VDD的發(fā)射極，被直接連接到IO焊盤202的集電極，和適于接收作為第一控制信號Vc 的邏輯補的第二控制信號Vcb的基極。應(yīng)當認識到，依照本發(fā)明的教導(dǎo)，該IO接口電路的 各種替代性配置都被考慮到。至少一部分本發(fā)明的技術(shù)可以在一種或更多種集成電路中被實現(xiàn)。在形成集成電路中，以重復(fù)模式在半導(dǎo)體晶片表面上典型地制作模子。每個模子包括在此描述的器件，以 及可以包括其它結(jié)構(gòu)或電路。各個模子從該晶片被切削或切割，然后被封裝為集成電路。本 領(lǐng)域技術(shù)人員應(yīng)當知道如何切割晶片以及封裝模子來制造集成電路。這樣制造的集成電路 被認為是本發(fā)明的一部分。依照本發(fā)明的集成電路可以在使用IO接口電路的任何應(yīng)用和/或電子系統(tǒng)中被 采用。用于實施本發(fā)明的合適的系統(tǒng)，可以包括但不限于個人計算機、通信網(wǎng)絡(luò)、電子裝置 (如，自動測試設(shè)備(ATE))、接口網(wǎng)絡(luò)、顯示系統(tǒng)等。包括這種集成電路的系統(tǒng)被認為是本 發(fā)明的一部分。鑒于在此被提供的本發(fā)明的教導(dǎo)，本領(lǐng)域的普通技術(shù)人員將能夠考慮到本 發(fā)明技術(shù)的其它實現(xiàn)和應(yīng)用。盡管本發(fā)明的說明性實施例已在此參考附圖被說明，但應(yīng)當理解本發(fā)明不限于那 些精確的實施例，以及在不偏離所附權(quán)利要求的范圍的情況下本領(lǐng)域技術(shù)人員在這里可以 作出各種其它改變和修改。
權(quán)利要求
一種輸入/輸出(IO)接口電路，包含信號焊盤；至少第一寄生雙極晶體管，包括適于連接到第一電壓源的發(fā)射極，適于接收第一控制信號的基極，和在開路集電極配置中被直接連接到所述信號焊盤的集電極；以及金屬氧化物半導(dǎo)體(MOS)控制電路，被耦聯(lián)到所述至少第一寄生雙極晶體管，并被操作來產(chǎn)生所述第一控制信號。
2.如權(quán)利要求1所述的接口電路，其中，所述至少第一寄生雙極晶體管包括寄生NPN晶 體管和寄生PNP晶體管中的至少一個。
3.如權(quán)利要求1所述的接口電路，其中，所述第一電壓源是所述接口電路的返回電壓， 以及所述至少第一寄生雙極晶體管包括寄生NPN晶體管。
4.如權(quán)利要求1所述的接口電路，其中，所述第一電壓源是所述接口電路的電源電壓， 以及所述至少第一寄生雙極晶體管包括寄生PNP晶體管。
5.如權(quán)利要求1所述的接口電路，其中，所述至少第一寄生雙極晶體管包括橫向雙極 晶體管和縱向雙極晶體管中的至少一個。
6.如權(quán)利要求1所述的接口電路，其中，所述控制電路包含至少一個包括p溝道金屬 氧化物半導(dǎo)體(PM0S)器件和n溝道金屬氧化物半導(dǎo)體(NM0S)器件的反相器，所述PM0S器 件的第一源極/漏極連接到所述接口電路的電源電壓，所述PM0S器件的第二源極/漏極被 連接到所述NM0S器件的第一源極/漏極，并形成用于產(chǎn)生所述第一控制信號的所述控制電 路的輸出，所述NM0S器件的第二源極/漏極連接到所述第一電壓源，以及所述PM0S和NM0S 器件的柵極被連接在一起并適于接收向所述控制電路的輸入信號。
7.一種10接口電路，包含信號焊盤；至少第一寄生雙極晶體管，包括適于連接到第一電壓源的發(fā)射極，適于接收第一控制 信號的基極，以及被直接連接到所述信號焊盤的集電極；有源上拉電路，被連接在第二電壓源和所述信號焊盤之間，所述有源上拉電路適于接 收第二控制信號，所述第二控制信號是所述第一控制信號的邏輯補；以及M0S控制電路，被耦聯(lián)到所述第一寄生雙極晶體管，并被操作來產(chǎn)生所述第一和第二控 制信號。
8.如權(quán)利要求7所述的接口電路，其中，所述有源上拉電路包含至少第二寄生雙極晶 體管，所述至少第二寄生雙極晶體管包括被連接到所述信號焊盤的發(fā)射極、適于連接到所 述第二電壓源的集電極、和適于接收所述第二控制信號的基極。
9.如權(quán)利要求8所述的接口電路，其中，所述至少第一和第二寄生雙極晶體管中的每 一個包含寄生NPN晶體管。
10.如權(quán)要求7所述的接口電路，其中，所述控制電路包含至少一個包括p溝道金屬氧 化物半導(dǎo)體(PM0S)器件和n溝道金屬氧化物半導(dǎo)體(NM0S)器件的反相器，所述PM0S器件 的第一源極/漏極連接到所述第二電壓源，所述PM0S器件的第二源極/漏極被連接到所述 NM0S器件的第一源極/漏極，并形成用于產(chǎn)生所述第一控制信號的所述控制電路的輸出， 所述NM0S器件的第二源極/漏極連接到所述第一電壓源，以及所述PM0S和NM0S器件的柵 極被連接在一起并適于接收向所述控制電路的輸入信號。
11.如權(quán)利要求7所述的接口電路，其中，所述第一和第二電壓源中的至少一個與所述 MOS控制電路的電源電壓連接電氣絕緣。
12.—種集成電路，包括至少一個按照權(quán)利要求7所述的IO接口電路。
13.一種集成電路，包括至少一個輸入/輸出(IO)接口電路，所述至少一個IO接口電 路包括信號焊盤；至少第一寄生雙極晶體管，包括適于連接到第一電壓源的發(fā)射極、適于接收第一控制 信號的基極、和在開路集電極配置中被直接連接到所述信號焊盤的集電極；以及金屬氧化物半導(dǎo)體(MOS)控制電路，被耦聯(lián)到所述至少第一寄生雙極晶體管，并被操 作來產(chǎn)生所述第一控制信號。
14.如權(quán)利要求13所述的集成電路，其中，所述第一寄生雙極晶體管包括寄生NPN晶體 管和寄生PNP晶體管中的至少一個。
15.如權(quán)利要求13所述的集成電路，其中，所述第一電壓源是所述至少一個接口電路 的返回電壓，以及所述至少第一寄生雙極晶體管包括寄生NPN晶體管。
16.如權(quán)利要求13所述的集成電路，其中，所述第一電壓源是所述至少一個接口電路 的電源電壓，以及所述至少第一寄生雙極晶體管包括寄生PNP晶體管。
17.如權(quán)利要求13所述的集成電路，其中，所述至少第一寄生雙極晶體管包括橫向雙 極晶體管和縱向雙極晶體管中的至少一個。
18.如權(quán)利要求13所述的集成電路，其中，所述控制電路包含至少一個包括ρ溝道金屬 氧化物半導(dǎo)體(PMOS)器件和η溝道金屬氧化物半導(dǎo)體(NMOS)器件的反相器，所述PMOS器 件的第一源極/漏極連接到所述接口電路的電源電壓，所述PMOS器件的第二源極/漏極被 連接到所述NMOS器件的第一源極/漏極，并形成用于產(chǎn)生所述第一控制信號的所述控制電 路的輸出，所述NMOS器件的第二源極/漏極連接到所述第一電壓源，以及所述PMOS和NMOS 器件的柵極被連接在一起并適于接收向所述控制電路的輸入信號。
19.用于增加IO接口電路的耐壓性的方法，所述方法包含以下步驟提供至少第一寄生雙極晶體管，所述至少第一寄生雙極晶體管具有適于連接到第一電 壓源的發(fā)射極、適于接收第一控制信號的基極、和在開路集電極配置中被直接連接到所述 IO接口電路的信號焊盤的集電極；根據(jù)被施加到所述IO接口電路的輸入信號產(chǎn)生所述第一控制信號。
全文摘要
提供用在耐高壓應(yīng)用中的IO接口電路。該IO接口電路包括信號焊盤和至少第一寄生雙極晶體管，該第一寄生雙極晶體管具有適于連接到該接口電路的返回電壓的發(fā)射極、適于接收第一控制信號的基極、和在開路集電極配置中被直接連接到該信號焊盤的集電極。該接口電路進一步包括被耦聯(lián)到該寄生雙極晶體管并被操作來產(chǎn)生該第一控制信號的MOS控制電路。該IO接口電路可以進一步包括被連接在該接口電路的電源電壓和該信號焊盤之間的有源上拉電路。
文檔編號H03K19/003GK101874349SQ200880117536
公開日2010年10月27日 申請日期2008年3月27日 優(yōu)先權(quán)日2008年3月27日
發(fā)明者E·B·哈里斯, 梁濟材 申請人:艾格瑞系統(tǒng)有限公司