專利名稱：半導體裝置的制作方法
技術領域：
本發(fā)明涉及半導體裝置，特別是涉及降低了插入損耗的半導體裝置。
背景技術：
在手機等移動通信設備中，多使用GHz帶的微波，在天線的切換電路或收發(fā)的切換電路等中往往使用用于切換這些高頻信號的開關元件(例如特開平9-181642號)。作為其元件由于要處理高頻，故多使用使用鎵·砷(GaAs)的場效應晶體管(下面稱為FET)，與此相伴，正在進行將上述開關電路本身集成化的單片式微波集成電路(MMIC)的開發(fā)。
圖16是表示多段連接的化合物半導體開關電路裝置之一例的圖。該電路是稱為SPDT(Single Pole Double Throw)的化合物半導體開關電路裝置，多段串聯(lián)連接FET，實現(xiàn)大功率。
在GaAs襯底上配置進行開關的兩個FET組F1、FET組F2。FET組F1是例如將FET1-1、FET1-2串聯(lián)連接的組。FET組F2是例如將FET2-1、FET2-2串聯(lián)連接的組。在構成各FET組的四個柵極電極上分別連接有由雜質區(qū)域構成的電阻R1-1、R1-2、R2-1、R2-1。另外，對應共同輸入端子IN、輸出端子OUT1、OUT2、控制端子Ctl-1、Ctl-2的電極焊盤I、O1、O2、C1、C2被設置在襯底的周邊。另外，虛線所示的第二層金屬層是在形成各FET的柵極電極的同時形成的柵極金屬層(Ti/Pt/Au)220，實線所示的第三層金屬層是進行各元件的連接及焊盤的形成的焊盤金屬層(Ti/Pt/Au)225。第一層金屬層是與襯底歐姆連接的歐姆金屬層(AuGe/Ni/Au)，形成各FET的源極電極、漏極電極及各電阻兩端的取出電極，但在圖16中由于和焊盤金屬層重合，故未圖示。
FET1組F1及FET2組F2相對于芯片的中心線對稱地配置，由于構成相同，故下面說明FET1組F1。FET1-1中，從上側延伸的梳齒狀的8條焊盤金屬層225是與共同輸入端子焊盤I連接的源極電極215(或漏極電極216)，在其下具有由歐姆金屬層形成的源極電極(或漏極電極)。另外，從下側延伸的9條梳齒狀的焊盤金屬層225是FET1-1的漏極電極216(或源極電極215)，在其下具有由歐姆金屬層形成的漏極電極(或源極電極)。該兩電極配置成梳齒相互咬合的形狀，在其間由柵極金屬層220形成的柵極電極217配置成16條梳齒形狀。
FET1-2中，從上側延伸的梳齒狀的8條焊盤金屬層225是源極電極215(或漏極電極)，在其下具有由歐姆金屬層形成的源極電極(或漏極電極)。另外，從下側延伸的9條梳齒狀的焊盤金屬層225是與輸出端子焊盤O1連接的漏極電極216(或源極電極)，在其下具有由歐姆金屬層形成的漏極電極(或源極電極)。該兩電極配置成梳齒相互咬合的形狀，在其間由柵極金屬層220形成的柵極電極217配置成16條梳齒形狀。
動作區(qū)域212是設于點劃線區(qū)域的雜質區(qū)域，含有由高濃度雜質區(qū)域構成的源極區(qū)域及漏極區(qū)域。源極區(qū)域、漏極區(qū)域分別和源極電極215、漏極電極216連接，柵極電極217和動作區(qū)域212的一部分肖特基連接(例如參照特愿2003-042419號明細書圖11)。
圖17表示圖16的h-h線(i-i線也相同)的剖面圖。在這些區(qū)域，如圖，在氮化膜260上配置由焊盤金屬層225形成的配線330。即，通常傳輸高頻信號的配線330和半絕緣襯底210利用氮化膜260絕緣。
但是，實際上在這樣的圖案中會產(chǎn)生高頻信號的泄漏，導致開關電路裝置的插入損耗(插入損失)增加，或絕緣惡化。
這是由于在向焊盤金屬層225(配線330)傳輸高頻信號時，氮化膜26構成電容成分，高頻信號會通過氮化膜260。即，當高頻信號到達半絕緣襯底210上時，與其對應的耗盡層在襯底210上產(chǎn)生，向相鄰的配線或元件(FET的動作區(qū)域)泄漏高頻信號，產(chǎn)生了絕緣惡化及插入損耗的增加。

發(fā)明內容
本發(fā)明是鑒于上述問題點而開發(fā)的，本發(fā)明的第一方面提供一種半導體裝置，其包括動作區(qū)域，其設于化合物半導體襯底上，由雜質區(qū)域構成；絕緣膜，其設于所述襯底上；金屬層，其設于所述絕緣膜上，與所述動作區(qū)域連接；其它金屬層及/或其它雜質區(qū)域，其設于所述襯底上，和所述動作區(qū)域直流連接，設置至少一部分配置在和所述絕緣膜上的金屬層相鄰的其它金屬層之間、及/或和所述絕緣膜上的金屬層相鄰的所述任意雜質區(qū)域之間的所述襯底表面上的浮置電位的雜質區(qū)域。
另外，所述任意金屬層是與所述動作區(qū)域連接的配線。
所述絕緣膜上的金屬層是配線或焊盤。
所述其它金屬層設于所述絕緣膜上。
所述其它金屬層是和所述襯底形成肖特基結的金屬層。
本發(fā)明的第二方面提供一種半導體裝置，其包括動作區(qū)域，其設于化合物半導體襯底上，由雜質區(qū)域構成；多個FET，其具有與該動作區(qū)域表面連接的源極電極、柵極電極及漏極電極；共同輸入端子焊盤，其至少與兩個所述FET的源極電極或漏極電極共同連接；第一及第二輸出端子焊盤，其至少與兩個所述FET的漏極電極或源極電極分別連接；第一及第二控制端子焊盤，其介由連接裝置與所述FET的柵極電極連接；絕緣膜，其設于所述襯底上的規(guī)定區(qū)域；金屬層，其設于所述絕緣膜上，與所述動作區(qū)域連接；其它金屬層及/或其它雜質區(qū)域，設于所述襯底上，和所述動作區(qū)域直流連接，設置至少一部分配置在所述絕緣膜上的金屬層和相鄰的所述其它金屬層之間、及/或所述絕緣膜上的金屬層和相鄰的所述任意雜質區(qū)域之間的所述襯底表面上的浮置電位的雜質區(qū)域。
另外，所述任意金屬層是與所述動作區(qū)域連接的配線。
所述絕緣膜上的金屬層是配線或所述任意焊盤。
所述其它金屬層設于所述絕緣膜上。
所述其它金屬層是所述柵極電極或與該柵極電極連接的配線。
所述FET是HEMT。
所述其它雜質區(qū)域是所述焊盤或設于和該焊盤連接的配線周邊的雜質區(qū)域、或所述連接裝置的一部分。
所述浮置電位的雜質區(qū)域周圍是半絕緣襯底的一部分或絕緣化區(qū)域。
利用所述浮置電位的雜質區(qū)域抑制從所述絕緣膜上的金屬層向所述襯底延伸的耗盡層的擴散。
高頻模擬信號在所述絕緣膜上的金屬層輸送。
根據(jù)本發(fā)明，可得到如下各種效果。第一，在都與動作區(qū)域連接且在絕緣膜上金屬層和其它金屬層相鄰的區(qū)域及/或與動作區(qū)域連接的絕緣膜上的金屬層和雜質區(qū)域相鄰的區(qū)域，在兩者之間的襯底表面上設置高濃度的浮置電位的雜質區(qū)域，由此，可抑制襯底中耗盡層的延伸，防止高頻信號的泄漏。
第二，絕緣膜上的金屬層是配線或焊盤，且它們和其它金屬層及/或雜質區(qū)域之間配置島狀的浮置電位的雜質區(qū)域。由此，在介由絕緣膜配置在襯底上的配線或焊盤、和構成半導體裝置的金屬層、雜質區(qū)域相鄰的區(qū)域，可防止高頻信號的泄漏。
第三，通過在設于絕緣膜上的金屬層間配置浮置電位的雜質區(qū)域，在絕緣膜上金屬層相互接近的區(qū)域，可防止高頻信號的泄漏。
第四，通過在肖特基金屬層和設于絕緣膜上的金屬層之間設置浮置電位的雜質，可防止兩者之間的高頻信號的泄漏。
第五，在介由絕緣膜設置且與開關電路的動作區(qū)域連接的配線或焊盤、和構成開關電路的金屬層及/或雜質區(qū)域之間設置浮置電位的雜質區(qū)域。由此，可通過在配線或焊盤輸送的高頻信號遮斷向襯底擴散的耗盡層，可抑制從配線或焊盤向相鄰的金屬層及/或雜質區(qū)域泄漏的高頻信號。特別是在伴隨芯片的小型化，將各構成要素接近配置的開關電路裝置中，由于可防止配線或焊盤和各構成要素間的高頻信號的泄漏，故可謀求提高絕緣，可防止插入損耗的增加。
第六，通過在設于絕緣膜上的配線或焊盤、和與動作區(qū)域連接的其它金屬層之間設置浮置電位的雜質區(qū)域，可抑制接近的金屬層間的高頻信號的泄漏。
第七，通過在和襯底形成肖特基結的柵極電極或柵極配線、和氮化膜上的配線或焊盤之間設置浮置電位的雜質區(qū)域，在配線或焊盤和柵極配線(或柵極電極)接近的區(qū)域，可抑制高頻信號的泄漏。
第八，在由HEMT構成開關電路時，基本器件的插入損耗小。即，基本器件之外的部位的微小的高頻信號的泄漏與開關電路的插入損失的惡化相關。在本實施例中，通過幾乎完全防止該泄漏，可形成充分利用了HEMT的低插入損失特性的MMIC。
第九，可防止構成半導體裝置的動作區(qū)域、用于確保焊盤(或柵極配線)的絕緣的周邊雜質區(qū)域、電阻的任一雜質區(qū)域和介由絕緣膜配置的配線或焊盤間的高頻信號的泄漏。
第十，特別是在向配線或焊盤傳輸高頻模擬信號時，絕緣膜構成電容成分，在襯底上基于高頻信號的耗盡層會擴散。但是，根據(jù)本發(fā)明，可有效地抑制該耗盡層的擴散，謀求提高半導體裝置的絕緣，且抑制插入損耗的增加。


圖1是用于說明本發(fā)明的電路圖；圖2是用于說明本發(fā)明的平面圖；圖3(A)～(B)是用于說明本發(fā)明的剖面圖；圖4(A)～(B)是用于說明本發(fā)明的剖面圖；圖5是用于說明本發(fā)明的電路圖；圖6是用于說明本發(fā)明的平面圖；圖7(A)～(C)是用于說明本發(fā)明的剖面圖；圖8(A)～(B)是用于說明本發(fā)明的剖面圖；圖9(A)～(B)是用于說明本發(fā)明的剖面圖；圖10(A)～(B)是用于說明本發(fā)明的剖面圖；圖11(A)～(B)是用于說明本發(fā)明的剖面圖；圖12(A)～(B)是用于說明本發(fā)明的剖面圖；圖13是用于說明本發(fā)明的電路圖；圖14是用于說明本發(fā)明的平面圖；圖15(A)～(B)是用于說明本發(fā)明的剖面圖；圖16是用于說明現(xiàn)有技術的平面圖；圖17是用于說明現(xiàn)有技術的剖面圖。
符號說明10襯底15源極電極16漏極電極17柵極電極20柵極金屬層25源極電極30襯底31GaAs襯底32緩沖層33電子供給層34間隔層
35溝道層36阻擋層37蓋層50絕緣化區(qū)域100雜質區(qū)域100a周邊雜質區(qū)域100b電阻100b1、b2、b3、b4電阻100c動作區(qū)域120柵極配線130配線200浮游雜質區(qū)域210半絕緣襯底212動作區(qū)域215源極電極216漏極電極217柵極電極220柵極金屬層225焊盤金屬層260氮化膜330配線IN共同輸入端子Ctl-1控制端子Ctl-2控制端子OUT1輸出端子OUT2輸出端子I共同輸入端子焊盤C1第一控制端子焊盤C2第二控制端子焊盤O1第一輸出端子焊盤O2第二輸出端子焊盤
具體實施例方式
參照圖1～圖15詳細說明本發(fā)明的實施例。
首先，參照圖1及圖2說明適于本發(fā)明的串聯(lián)連接多段FET的大功率用途的開關電路裝置之一例。
圖1是表示多段連接的化合物半導體開關電路裝置之一例的電路圖。該開關電路裝置被稱為SPDT，外部端子是如下五個端子，共同輸入端子IN、第一及第二輸出端子OUT1、OUT2、第一及第二控制端子Ctl-1、Ctl-2。
如圖，開關電路裝置由例如分別串聯(lián)連接兩段FET的第FET組F1和第二FET組F2構成。另外，第一FET組F1的FET1-1的源極電極(或漏極電極)和第二FET組F2的FET2-1的源極電極(或漏極電極)與共同輸入端子IN連接，第一FET組F1的兩個FET的柵極電極分別介由電阻與第一控制端子Ctl-1連接，第二FET組F2的兩個柵極電極分別介由電阻與第二控制端子Ctl-2連接。
另外，第一FET組F1的FET1-2的漏極電極(或源極電極)和第一輸出端子OUT1連接，第二FET組F2的FET2-2的漏極電極(或源極電極)與第二輸出端子OUT2連接。
施加在第一和第二控制端子Ctl-1、Ctl-2上的控制信號為互補信號，使施加有H電平信號的一側的FET組導通，使施加在共同輸入端子IN上的輸入信號傳遞到任一輸出端子上。為防止介由柵極電極對構成交流接地的控制端子Ctl-1、Ctl-2的直流電位泄漏高頻信號而設置電阻。
圖2表示將該化合物半導體開關電路裝置集成化形成的化合物半導體芯片之一例。
在GaAs襯底上配置進行開關的兩個FET組F1、FET組F2。FET組F1是例如串聯(lián)連接FET1-1、FET2-2的組。FET組F2是例如串聯(lián)連接FET2-1、FET2-2的組。在構成各FET組的四個柵極電極上分別連接由雜質區(qū)域構成的電阻R1-1、R1-2、R2-1、R2-2。另外，分別對應共同輸入端子IN、輸出端子OUT1、OUT2、控制端子Ctl-1、Ctl-2的電極焊盤I、O1、O2、C1、C2設于襯底的周邊。虛線所示的第二層金屬層是在形成各FET的柵極電極的同時形成的柵極金屬層(Pt/Mo)20，實線所示的第三層金屬層是進行各元件的連接及焊盤的形成的焊盤金屬層(Ti/Pt/Au)25。第一層金屬層是歐姆連接在襯底上的歐姆金屬層(AuGe/Ni/Au)，形成各FET的源極電極、漏極電極及各電阻兩端的取出電極，在圖2中由于和焊盤金屬層重合，故未圖示。
FET1組F1及FET2組F2相對于芯片的中心線對稱地配置，由于構成相同，故下面說明FET1組F1。
動作區(qū)域100c是向GaAs襯底上離子注入了n型雜質的、點劃線包圍的長方形區(qū)域，在動作區(qū)域100c內選擇地形成由高濃度的n型雜質區(qū)域構成的源極區(qū)域及漏極區(qū)域。
FET1-1中，從上側延伸的梳齒狀的8條焊盤金屬層25是與共同輸入端子焊盤I連接的源極電極15(或漏極電極)，在其下具有由歐姆金屬層形成的未圖示的源極電極(或漏極電極)。另外，從下側延伸的9條梳齒狀的焊盤金屬層25是FET1-1的漏極電極16(或源極電極)，在其下由歐姆金屬層形成的漏極電極(或源極電極)和動作區(qū)域100c的漏極(源極區(qū)域)歐姆連接。該兩電極配置成梳齒相互咬合的形狀，在其間由柵極金屬層20形成的柵極電極17配置成16條梳齒形狀，和源極區(qū)域及漏極區(qū)域間的動作區(qū)域100c的一部分形成肖特基結。
FET1-2中，從上側延伸的梳齒狀的8條焊盤金屬層25是源極電極15(或漏極電極)，在其下具有由歐姆金屬層形成的源極電極(或漏極電極)。另外，從下側延伸的9條梳齒狀的焊盤金屬層25是與輸出端子焊盤O1連接的漏極電極16(或源極電極)，在其下具有由歐姆金屬層形成的漏極電極(或源極電極)。該兩電極配置成梳齒相互咬合的形狀，在其間由柵極金屬層20形成的柵極電極17配置成16條梳齒形狀。另外，柵極電極17采用Pt埋入的結構，與Ti/Pt/Au的柵極電極相比，構成實現(xiàn)高耐壓和低導通電阻的FET。
FET1-1的柵極電極17在動作區(qū)域100c外由柵極金屬層120將各梳齒匯聚，介由柵極配線120及電阻R1-1與控制端子焊盤C1連接。另外，F(xiàn)ET1-2的柵極電極17也同樣由柵極配線120將各梳齒聚束，介由柵極配線120及電阻R1-2與控制端子焊盤C1連接。
電阻R1-1、R1-2分別由襯底上注入了雜質的雜質區(qū)域100b1、100b2形成，將動作區(qū)域100c上的柵極電極17和控制端子焊盤C1連接。另外，F(xiàn)ET組F2的電阻R2-1、R2-2也分別由雜質區(qū)域100b3、100b4形成。
另外，為提高絕緣，在各焊盤周邊及柵極配線120的周邊配置高濃度雜質區(qū)域即周邊雜質區(qū)域100a。周邊雜質區(qū)域100a和各焊盤直接連接，設置在焊盤下的整個面(或焊盤周邊)上，從焊盤溢出設置。另外，周邊雜質區(qū)域100a也可以從焊盤分開5μm或5μm以下的程度，設于焊盤周邊，介由半絕緣襯底和各焊盤直流連接。同樣，周邊雜質區(qū)域100a也與柵極配線120直流連接。這樣，周邊雜質區(qū)域100a和焊盤或柵極配線120不是介由氮化膜等交流連接而是直流連接。而且，周邊雜質區(qū)域100a和動作區(qū)域100c直流連接。
設置至少一部分配置在絕緣膜上的金屬層間、絕緣膜上的金屬層和與動作區(qū)域100c直流連接的其它金屬層間、或絕緣膜上的金屬層和任意雜質區(qū)域間的襯墊10表面的浮置電位的雜質區(qū)域200。
另外，絕緣膜上的金屬層是配線或焊盤，配線是基于焊盤金屬層25的配線130。
其它金屬層是絕緣膜上的其它配線130，或和襯底形成肖特基結的金屬層(柵極配線120、柵極電極17)。
在本說明書中，GaAs襯底的雜質區(qū)域是指GaAs襯底上離子注入了雜質的所有區(qū)域。因此，雜質區(qū)域之外的區(qū)域是半絕緣襯底的一部分。
而且，雜質區(qū)域具有雜質區(qū)域100和浮置電位的雜質區(qū)域200(下面稱為浮游雜質區(qū)域)。雜質區(qū)域100具有動作區(qū)域100c和與動作區(qū)域100c直流連接的雜質區(qū)域。與動作區(qū)域100c直流連接的雜質區(qū)域100是作為動作區(qū)域100c之外的其它雜質區(qū)域的焊盤(或柵極配線120)的周邊雜質區(qū)域100a、電阻100b。而且，浮游雜質區(qū)域200是沒有從外部施加任何電位的浮置電位，是設為島狀的高濃度(1～5×1018cm-3程度)的雜質區(qū)域。
即，具體地說，浮游雜質區(qū)域200配置在絕緣膜上的相鄰的金屬層間、絕緣膜上的金屬層-柵極配線120間、絕緣膜上的金屬層-柵極電極17間、絕緣膜上的金屬層-周邊雜質區(qū)域100a間、絕緣膜上的金屬層-電阻100b間、絕緣膜上的金屬層-動作區(qū)域100c間的襯底上。
首先，第一實施例是在絕緣膜上的相鄰的配線間、例如第一FET組F1和第二FET組F2的分界的襯底表面配置浮游雜質區(qū)域200的情況。
下面參照圖3詳細說明之。圖3(A)是圖2的a-a線剖面圖，圖3(B)是圖2的b-b線剖面圖。
如圖3(A)，在串聯(lián)連接FET的區(qū)域，在設于襯底10表面的氮化膜60上延伸設置焊盤金屬層25形成的配線130。即，第一FET組F1側的配線130和第二FET組F2的動作區(qū)域100c連接，和在氮化膜60上延伸設置的其它配線130接近配置。
在本實施例中，在這樣在氮化膜60上相鄰配置的配線130間(虛線箭頭)的襯底10表面設置浮游雜質區(qū)域200。
另外，浮游雜質區(qū)域200和配線130在夾著浮游雜質區(qū)域200相鄰的配線130間以可確保規(guī)定絕緣的程度的距離(例如4μm程度)分開。例如，化合物半導體開關電路裝置所要求的絕緣為等于或大于20dB。而且，試驗表明，在相鄰的高濃度雜質區(qū)域間只要具有4μm的分開距離，則可確保等于或大于20dB的絕緣。另外，作為最容易產(chǎn)生干擾的情況，即使在連接于襯底上的相鄰的金屬層間，只要具有20μm的分開距離，則也可以確保等于或大于20dB的絕緣。在于氮化膜60上具有相鄰的配線的本實施例的圖案中，從配線130分開4μm，以例如2μm的寬度配置浮游雜質區(qū)域，再分開4μm，配置配線130。因此，可防止配線間130間的微小高頻信號的泄漏，可防止插入損失(插入損耗)的增大。
當在配線130上輸送高頻模擬信號時，氮化膜60構成電容成分，高頻信號通過氮化膜60。但是，在本實施例中，即使高頻信號到達半絕緣襯底10，且耗盡層在襯底中擴散，也可以利用浮游雜質區(qū)域200阻止該耗盡層的擴散。
即，可充分確保絕緣，且抑制插入損耗的增加。
如圖3(B)，在配線130的角部相互間相鄰的區(qū)域，只要在各配線130下方設置浮游雜質區(qū)域200即可，其中，浮游雜質區(qū)域200的至少一部分配置在相鄰的配線130和其它配線130之間(虛線箭頭)的襯底表面。浮游雜質區(qū)域200從各配線130溢出，配置成島狀(參照圖2)。
由此，不僅第一FET組F1和第二FET組F2的分界，而且從配線130向芯片端部(圖2中芯片下邊)方向延伸的耗盡層也可遮斷。此時，溢出的尺寸只要有2μm程度就足夠了。
由于浮游雜質區(qū)域200可通過源極區(qū)域及漏極區(qū)域或電阻等構成開關電路的n+型雜質的離子注入工序形成，故具有不必增加特別的工序便可實施的優(yōu)點。
然后，參照圖4說明本發(fā)明的第二實施例。
第二實施例為基本器件是HEMT的情況，構成和第一實施例所示的GaAsFET的情況相同的圖案。由于平面圖和圖2相同，故省略說明，參照圖4的剖面圖進行說明。另外，圖4(A)是圖2的a-a線剖面圖，圖4(B)是圖2的b-b線剖面圖。
HEMT的襯底30的形成是在半絕緣性GaAs襯底31上層積非摻雜的緩沖層32。緩沖層32往往由多層形成。然后，在緩沖層32上順序層積作為電子供給層的n+型AlGaAs層33、作為溝道(電子渡越)層的非摻雜的InGaAs層35、作為電子供給層的n+型AlGaAs層33、另外，在電子供給層33和溝道層35之間配置間隔層34。
在電子供給層33上層積作為阻擋層的非摻雜的AlGaAs層36，確保規(guī)定的耐壓和夾斷電壓，進一步在最上層層積作為蓋層的n+型GaAs層37。在蓋層37上連接有焊盤、源極電極、漏極電極、或電阻的取出電極等的金屬層，使雜質濃度為高濃度(1～5×1018cm-3程度)，降低源極電阻、漏極電阻，提高歐姆性。
HEMT使從作為電子供給層的n+型AlGaAs層33的施主雜質產(chǎn)生的電子向溝道層35側移動，形成作為電流通路的溝道。其結果是，電子和施主離子以異質結界面為分界，空間上分離。電子在溝道層35渡越，由于在溝道層35上不存在構成電子遷移率降低原因的施主離子，故庫侖散射的影響非常少，可具有高電子遷移率。
另外，在HEMT中，通過由選擇地形成于襯底上的絕緣化區(qū)域50分離襯底，形成必要的圖案。在此，絕緣化區(qū)域50不是完全電絕緣的區(qū)域，而是通過離子注入雜質(B+)在外延層上設置載流子的陷阱能級并絕緣化的區(qū)域。例如，動作區(qū)域100c通過絕緣化區(qū)域50分離而形成圖2的點劃線區(qū)域。
即，參照圖2，在動作區(qū)域100c的作為源極區(qū)域(或漏極區(qū)域)的襯底的蓋層37上連接由第一層金屬層的歐姆金屬層形成的源極電極(或漏極電極)。然后，在其上層利用焊盤金屬層25形成源極電極15(或漏極電極16)。
另外，蝕刻動作區(qū)域100c的一部分即源極區(qū)域及漏極區(qū)域間的蓋層，在露出的非摻雜AlGaAs層36上配置由第二層金屬層的柵極金屬層20形成的柵極電極17。
另外，各焊盤(或柵極配線120)周邊的周邊雜質區(qū)域100a、及電阻100b1～10b4通過由絕緣化區(qū)域50分離形成。
在第二實施例中，如圖4(A)，在氮化膜60上相鄰的配線130間的襯底上配置浮游雜質區(qū)域200。
在本說明書中，HEMT的雜質區(qū)域是不通過B+注入絕緣化的所有區(qū)域。絕緣化區(qū)域50上作為外延層也存在雜質，但通過進行用于絕緣化的B+注入使其鈍化。即，在本說明書中，將不通過B+注入絕緣化的區(qū)域作為相當于第一實施例的基于離子注入的雜質區(qū)域的區(qū)域。即，絕緣化區(qū)域50不是雜質區(qū)域。
而且，在由絕緣化區(qū)域50分離的雜質區(qū)域存在雜質區(qū)域100和浮游雜質區(qū)域120。在雜質區(qū)域上存在動作區(qū)域100c和與動作區(qū)域100c直流連接的雜質區(qū)域。與動作區(qū)域直流連接的雜質區(qū)域是與動作區(qū)域100c連接的其它雜質區(qū)域即焊盤(或柵極配線)的周邊雜質區(qū)域100a或電阻100b。浮游雜質區(qū)域200是未施加任何電位的浮置電位的雜質區(qū)域。浮游雜質區(qū)域200的結構和HEMT的外延層結構相同，含有蓋層37(雜質濃度1～5×1018cm-3程度)，故從功能上可以說是高濃度雜質區(qū)域。
另外，浮游雜質區(qū)域200和配線130以在夾著浮游雜質區(qū)域200配置的配線130間可確保規(guī)定絕緣的程度的距離(例如4μm程度)分開。
由此，即使在配線130上輸送高頻模擬信號，使高頻信號通過氮化膜60，使耗盡層在襯底中擴散的情況下，也可以利用浮游雜質區(qū)域200阻止該耗盡層的擴散。
即，可充分確保絕緣，且抑制插入損耗的增加。
特別是在使用HEMT時，與GaAsFET相比，由于基本器件的插入損耗小，故當在芯片內的高頻信號經(jīng)路中存在即使微小地泄漏高頻信號的位置時，作為開關電路裝置的插入損耗的增加就顯著。另外，絕緣化區(qū)域50也不是完全電絕緣，耗盡層在絕緣化區(qū)域50中延伸，由于耗盡層的變化使信號泄漏。
但是，根據(jù)本實施例，利用高濃度的浮游雜質區(qū)域200可防止高頻信號在高頻信號經(jīng)路中泄漏，可降低插入損耗。
另外，如圖4(B)，在絕緣膜上的配線130的角部相互間相鄰的區(qū)域，在各配線130下方設置浮游雜質區(qū)域200，使其至少一部分配置在相鄰的配線130間的襯底表面。即，在各配線130間的襯底上設置絕緣化區(qū)域50，從各配線130溢出，島狀地留下蓋層37(參照圖2)。由此，不僅第一FET組F1和第二FET組F2的分界，而且從配線130向芯片端部(圖2中芯片的下邊)方向延伸的耗盡層也可以遮斷。
另外，該浮游雜質區(qū)域200可和HEMT的動作區(qū)域100c或電阻等在同一工序利用絕緣化區(qū)域50的圖案形成，故不必添加特別的工序就可實施。
參照圖5～圖8說明本發(fā)明的第三實施例。第三實施例是SPDT開關電路裝置的另一形態(tài)，圖5是電路概要圖，圖6是將圖5的電路集成在一個芯片上的開關電路裝置。
如圖5，第三實施例的開關電路裝置是基本的SPDT開關電路裝置，第一FET1和第二FET2的源極電極(或漏極電極)與共同輸入端子IN連接，F(xiàn)ET1及FET2的柵極電極分別介由電阻R1、R2與第一和第二控制端子Ctl-1、Ctl-2連接，F(xiàn)ET1及FET2的漏極電極(或源極電極)與第一和第二輸出端子OUT1、OUT2連接。
施加在第一和第二控制端子Ctl-1、Ctl-2上的控制信號為互補信號，使施加有H電平信號的一次的FET導通，將施加在共同輸入端子IN上的輸入信號傳遞到任一側的輸出端子上。為防止介由柵極電極對交流接地的控制端子Ctl-1、Ctl-2的直流電位泄漏高頻信號設置電阻R1、R2。
在信號通過輸出端子OUT1時，例如在控制端子Ctl-1上施加3V偏壓信號，在控制端子Ctl-2上施加0V偏壓信號，相反，在使信號通過輸出端子OUT2時，在控制端子Ctl-2上施加3V偏壓信號，在Ctl-1上施加0V偏壓信號。
如圖6，在GaAs襯底上，在中央部配置進行開關的FET1及FET2，將電阻R1、R2與各FET的柵極電極連接。另外，對應共同輸入端子IN、第一及第二輸出端子OUT1、OUT2、第一及第二控制端子Ctl-1、Ctl-2的焊盤I、O1、O2、C1、C2在襯底的周邊被分別設置在FET1及FET2的周圍。另外，虛線所示的第二層金屬層是在形成FET的柵極電極17的同時形成的柵極金屬層(Pt/Mo)20，實線所示的第三層金屬層是進行各元件的連接及焊盤的形成的焊盤金屬層(Ti/Pt/Au)25。第一層金屬層是與襯底歐姆接合的歐姆金屬層(AuGe/Ni/Au)，形成各FET的源極電極、漏極電極及各電阻兩端的取出電極，但在圖中由于和焊盤金屬層重合，故未圖示。
FET1的柵極電極17和控制端子焊盤C1由電阻R1連接，F(xiàn)ET2的柵極電極17和控制端子焊盤C2由電阻R2連接。
朝向芯片中心延伸的梳齒狀的9條焊盤金屬層25是與輸出端子焊盤O1連接的漏極電極16(或源極電極)，在其下具有由歐姆金屬層形成的漏極電極(或源極電極)。另外，從芯片中心向外側延伸的梳齒狀的9條第三層金屬層的焊盤金屬層25是與共同輸入端子焊盤I連接的源極電極15(或漏極電極)，在其下具有由歐姆金屬層形成的源極電極(或漏極電極)。
該兩電極配置成梳齒相互咬合的形狀，在其間由柵極金屬層20形成的柵極電極17配置成17條梳齒形狀。
在GaAs襯底10上設有如點劃線所示的離子注入了n型雜質的動作區(qū)域100c。在動作區(qū)域100c內形成作為高濃度(n+)雜質的離子注入?yún)^(qū)域的源極區(qū)域及漏極區(qū)域，分別和源極電極15、漏極電極16連接。柵極電極17和源極區(qū)域及漏極區(qū)域間的動作區(qū)域100c表面形成肖特基結。
FET1的柵極電極17在動作區(qū)域100c外由柵極配線120將各梳齒聚束，介由電阻R1與控制端子焊盤C1連接。FET2的柵極電極17也相同，通過柵極配線120將各梳齒聚束，介由電阻R2與控制端子焊盤C2連接。電阻R1、R2分別由向襯底注入了高濃度n型雜質的雜質區(qū)域形成。
另外，和柵極電極17相同，柵極配線120和襯底形成肖特基結。在柵極配線120的周邊配置有和柵極配線120直流連接的周邊雜質區(qū)域100a。周邊雜質區(qū)域100a是設于襯底上的雜質區(qū)域，和柵極配線120直接連接，在柵極配線120下的整個面(或柵極配線120的周邊)上從柵極配線120溢出設置。由此，可抑制從柵極配線120向襯底延伸的耗盡層的擴散，提高絕緣。另外，也可以從柵極配線120分開5μm或5μm以下的程度，設于其周邊，并介由半絕緣襯底直流連接。如為5μm或5μm以下的分開距離，則可以說柵極配線120和周邊雜質區(qū)域100a被充分地直流連接。而且，周邊雜質區(qū)域100a和動作區(qū)域100c直流連接。
以同樣的理由，在各焊盤下方也配置和焊盤直流連接的周邊雜質區(qū)域100a。此時，也是在焊盤下的整個面(或焊盤下周邊)從焊盤溢出，或從焊盤分開5μm或5μm以下的程度，設置在周邊。
如圖7及圖8，第三實施例是如下情況，即設于襯底10的周邊雜質區(qū)域100a和氮化膜60上的金屬層(配線130或焊盤)相鄰的情況(圖7)；或者動作區(qū)域100c和氮化膜上的金屬層(配線130或焊盤)相鄰的情況(圖8)。
首先，圖7表示在和柵極配線120直流連接的周邊雜質區(qū)域100a和氮化膜60上的配線130(或焊盤)之間配置浮游雜質區(qū)域200的情況。
圖7(A)是圖6的c-c線剖面圖，在配線130下方島狀配置浮游雜質區(qū)域200，其至少一部分配置在氮化膜60上的配線130和柵極配線120的周邊雜質區(qū)域100a間(虛線箭頭)的襯底表面。在配線130和用于確保絕緣的柵極配線120的周邊雜質區(qū)域100a近接的區(qū)域存在介由氮化膜60泄漏高頻信號的情況。因此，通過在兩者之間島狀配置浮游雜質區(qū)域200，可遮斷從配線130向襯底泄漏的高頻信號。如上所述，抑制從氮化膜60上的配線130向柵極配線120的周邊雜質區(qū)域100a泄漏高頻信號，同時就會抑制從氮化膜60上的配線130向柵極配線120本身泄漏高頻信號的情況，結果防止了例如漏極(源極)柵極間的高頻信號泄漏。
作為另外的圖案，如圖7(B)，在配線130和周邊雜質區(qū)域100a間的襯底表面配置浮游雜質區(qū)域200也會得到相同的效果。
圖7(C)是絕緣膜上的金屬層是焊盤(例如輸出端子焊盤O1)的情況。在氮化膜上配置焊盤O1時，為吸收進行引線接合時的沖擊，如圖所示，多進行鍍金。即，絕緣膜上的金屬層是由蒸鍍膜構成的鍍敷用金屬P1和鍍金層P2，但也可以僅是蒸鍍金屬膜P1。
在氮化膜上設置焊盤O1時，只要在焊盤下方和周邊或僅在周邊配置浮游雜質區(qū)域200即可。當向焊盤O1施加高頻信號時，氮化膜60構成電容成分，在襯底上泄漏高頻信號。但是，通過在焊盤O1下方和周邊或僅在周邊設置浮游雜質區(qū)域200，可防止高頻信號介由氮化膜60向襯底泄漏。
另外，在焊盤下方設置周邊雜質區(qū)域100a。這是為了防止從焊盤向襯底泄漏的高頻信號而設置的。即，具有和上述焊盤下的浮游雜質區(qū)域200相同的作用(例如圖7(B)的焊盤O1下方的周邊雜質區(qū)域100a)。但是，此時周邊雜質區(qū)域100a和焊盤直接接觸，和焊盤直流連接。另一方面，圖7(C)情況下的焊盤下的雜質區(qū)域和焊盤之間具有氮化膜，且未和焊盤直流連接，不是周邊雜質區(qū)域100a，而是浮游雜質區(qū)域200。
其次，圖8表示在動作區(qū)域100c和氮化膜60上的配線130間(虛線箭頭)配置浮游雜質區(qū)域200的情況。圖8(A)是圖6的d-d線剖面圖，圖8(B)是圖8(A)的另一圖案。
作為雜質區(qū)域的動作區(qū)域100c配置在從共同輸入端子焊盤I延伸的配線130的兩側。
因此，如圖8(A)，在配線130下方島狀設置浮游雜質區(qū)域200，且其至少一部分配置在配線130和動作區(qū)域100c間的襯底表面。由此，可遮斷從配線130向襯底泄漏的高頻信號。
如圖8(B)，即使在氮化膜60上的配線130和動作區(qū)域100c間的襯底表面配置浮游雜質區(qū)域200，也可以得到相同的效果。
其次，參照圖6及圖9說明第四實施例。第四實施例中，和絕緣膜上的金屬層相鄰的其它金屬層是和襯底形成肖特基結的金屬層即柵極電極，圖9(A)是圖6的e-e線剖面圖，圖9(B)是另一圖案。
如圖6，和柵極配線120相反側的柵極電極17前端從作為雜質區(qū)域的動作區(qū)域100c突出，如圖9，和未設置雜質區(qū)域的半絕緣襯底形成肖特基結。因此，即使在這樣的柵極電極17和氮化膜60上的配線130近接的區(qū)域，也有可能泄漏高頻信號。
因此，如圖9(A)，在配線130下方設置浮游雜質區(qū)域200，其至少一部分配置在配線130和柵極電極17間(虛線箭頭)的襯底表面。由此，可防止介由在襯底上擴散的耗盡層泄漏的高頻信號。
另外，如圖9(B)，在配線130和柵極電極17之間配置島狀的浮游雜質區(qū)域200，也可以得到相同的效果。
圖10～圖12表示第五及第六實施例。由于這些是分別和第三及第四實施例相同的圖案，基本器件為HEMT，故參照圖6的平面圖進行說明。另外，圖10(A)是圖6的c-c線剖面圖，圖11(A)是圖6的d-d線剖面圖，圖12(A)是圖6的e-e線剖面圖。
如上所述，在HEMT的情況下，通過利用絕緣化區(qū)域50分離襯底30，形成動作區(qū)域100c或周邊雜質區(qū)域100a、及電阻100b等雜質區(qū)域。
第五實施例中，在氮化膜60上的配線130和柵極配線120的周邊雜質區(qū)域100a間(虛線箭頭)形成浮游雜質區(qū)域200。
如圖10(A)，HEMT的柵極配線120(及柵極電極17)蒸鍍在蝕刻蓋層37后的阻擋層36上。此時，在進行柵極電極17、柵極配線120部分的光刻工藝后，進一步進行0.3μm程度的蓋層37的側面蝕刻，形成柵極電極17、柵極配線120。
即，柵極配線120的正下方是用于確保耐壓和夾斷電壓的非摻雜AlGaAs層36，柵極配線120直流連接的周邊雜質區(qū)域100a是配置于周圍的蓋層37。即，柵極配線120未和周邊雜質區(qū)域100a直接固定，但如僅分開0.3μm程度的距離，則可說是充分地直流連接。而且，周邊雜質區(qū)域100a和動作區(qū)域100c直流連接。
在本實施例中，在配線130下方，由絕緣化區(qū)域50分離形成浮游雜質區(qū)域200，且浮游雜質區(qū)域200的至少一部分配置在和該柵極配線120直流連接的周邊雜質區(qū)域100a和氮化膜60上的配線130間。此時，浮游雜質區(qū)域200從配線130溢出的距離為2μm程度。由此，可充分確保絕緣，降低插入損耗。
如上所述，抑制從氮化膜60上的配線130向柵極配線120的周邊雜質區(qū)域100a泄漏高頻信號，就會同時抑制從氮化膜60上的配線130向柵極配線120本身泄漏高頻信號，結果是防止了例如漏極(源極)柵極間的高頻信號泄漏。
如圖10(B)，在周邊雜質區(qū)域100a和配線130間的襯底上設置浮游雜質區(qū)域200，也可以得到相同的效果。例如，從配線130分開4μm，以2μm的寬度配置浮游雜質區(qū)域200，再分開4μm，配置周邊雜質區(qū)域100a。
圖11是在配線130-動作區(qū)域100c間設置浮游雜質區(qū)域200的情況。
如圖11(A)，在配線130下方島狀設置浮游雜質區(qū)域200，使其至少一部分配置在動作區(qū)域100c和配線130間的襯底上。
如圖11(B)，也可以配置島狀的浮游雜質區(qū)域200，使其配置在動作區(qū)域100c和配線130間(虛線箭頭)。
圖12是第六實施例，是配線130和肖特基金屬層(柵極電極17)相鄰的情況。
在HEMT的襯底30上，除動作區(qū)域100c及周邊雜質區(qū)域100a等雜質區(qū)域之外，還配置有絕緣化區(qū)域50。即，從動作區(qū)域100c突出的柵極電極17的前端部配置在絕緣化區(qū)域50上，和襯底形成肖特基結。
即使在這種柵極配線17和氮化膜60上的配線130相鄰的情況下，也有可能泄漏高頻信號。
因此，如圖12(A)，在配線下方島狀設置浮游雜質區(qū)域200，使其至少一部分配置在配線130和柵極電極17間(虛線箭頭)的襯底表面。由此，可防止介由在襯底上擴散的耗盡層泄漏的高頻信號。
如圖12(B)，在配線130和柵極電極17間設置浮游雜質區(qū)域200，也可以得到相同的效果。
參照圖13及圖15說明本發(fā)明的其它實施例。這是上述的反向控制圖案的SPDT開關電路裝置的另一方式，圖13是開關電路裝置的電路圖，圖14是將圖13的電路圖集成化的半導體裝置的平面圖之一例，圖15(A)、(B)分別是圖14的f-f線、g-g線剖面圖。
如圖13，在該電路圖中，在進行開關的FET1和FET2的輸出端子OUT1和OUT2的各接地間連接分路FET3、分路FET4，在該分路FET3、分路FET4的柵極上施加控制端子Ctl-2、Ctl-1對FET2和FET1的互補信號。其結果當FET1導通時，分路FET4導通，F(xiàn)ET2及分路FET3截斷。
在該電路中，在共同輸入端子IN-輸出端子OUT1的信號經(jīng)路導通，共同輸入端子IN-輸出端子OUT2的信號經(jīng)路斷開時，分路FET4導通。即，輸入信號向輸出端子OUT2的泄漏介由外置接地的電容器C接地，可提高絕緣。
如圖14，襯底是化合物半導體襯底(例如GaAs)，在該襯底上的左右中央部配置進行開關的FET1及FET2(柵極寬度都為600μm)，在其下方配置分路FET3及分路FET4(柵極寬度都為300μm)，進一步將分路FET3及分路FET4的源極電極連接，與接地端子GND連接。在各FET的柵極電極上連接電阻R1、R2、R3、R4，分別對應共同輸入端子IN、第一及第二輸出端子OUT1、OUT2、第一及第二控制端子Ctl-1、Ctl-2、接地端子GND的電極焊盤I、O1、O2、C1、C2、G設于襯底的周邊，用于接地的電容器C外置且與接地端子GND連接。
另外，虛線所示的第二層金屬層是在形成各FET的柵極電極的同時形成的柵極金屬層20(Ti/Pt/Au)，實線所示的第三層金屬層是進行各元件的連接及焊盤的形成的焊盤金屬層25(Ti/Pt/Au)。第一層金屬層是與襯底歐姆連接的歐姆金屬層(AuGe/Ni/Au)，形成各FET的源極電極、漏極電極及各電阻兩端的取出電極，圖中由于和焊盤金屬層重合，故未圖示。
各FET的動作區(qū)域100c是在點劃線的區(qū)域形成的雜質區(qū)域。FET1(FET2也相同)中，從下側延伸的6條梳齒狀的焊盤金屬層25是與輸出端子焊盤O1連接的源極電極15(或漏極電極16)，在其下具有由歐姆金屬層形成的源極電極(或漏極電極)，與動作區(qū)域100c的源極(漏極)區(qū)域歐姆連接。
另外，從上側延伸的6條梳齒狀的焊盤金屬層25是與共同輸入端子焊盤I連接的漏極電極16(或源極電極15)，在其下由歐姆金屬層形成的漏極電極(或源極電極)與動作區(qū)域100c的漏極(源極)區(qū)域歐姆連接。另外，從共同輸入端子焊盤I延伸的正中的梳齒的漏極電極16(或源極電極15)在FET1和FET2中通用。該兩電極被配置成梳齒相互咬合的形狀，和動作區(qū)域100c的一部分形成肖特基結。
另外，作為分路FET的FET3(FET4也相同)中，從下側延伸的4條梳齒狀的焊盤金屬層25是與接地端子焊盤G連接的源極電極(或漏極電極)，在其下具有由歐姆金屬層形成的源極電極(或漏極電極)，與動作區(qū)域100c的源極(漏極)區(qū)域歐姆連接。
從上側延伸的4條梳齒狀的焊盤金屬層25是與輸出端子焊盤O1連接的漏極電極16(或源極電極)，在其下由歐姆金屬層形成的漏極電極(或源極電極)與動作區(qū)域100c的漏極(源極)區(qū)域歐姆連接。該兩電極被配置成梳齒相互咬合的形狀，在其間由柵極金屬層20形成的柵極電極17被配置成梳齒狀，和動作區(qū)域100c的一部分形成肖特基結。
在圖中的圖案中，使GND端子焊盤G的周邊雜質區(qū)域100a的一部分在進行開關動作的FET1、FET2和對向配置的分路FET即FET3、FET4之間延伸設置。由此，防止從在動作區(qū)域100c外和襯底形成肖特基結的柵極電極向襯底擴散的耗盡層到達鄰接且對向配置的FET3及FET4的柵極電極、源極區(qū)域及漏極區(qū)域、動作區(qū)域100c。
各FET的柵極電極17在動作區(qū)域100c外通過柵極配線120聚束，介由作為雜質區(qū)域的電阻100b1～100b4與控制端子焊盤C1、C2連接。另外，周邊雜質區(qū)域100a和焊盤或柵極配線120直流連接，和動作區(qū)域100c直流連接。
然后，如圖15(A)，在氮化膜上的配線130-電阻100b1(100b2)間(虛線箭頭)的襯底上島狀配置浮游雜質區(qū)域200。
另外，如圖15(B)，在氮化膜上的配線130-控制端子焊盤C2的周邊雜質區(qū)域100c間(虛線箭頭)的襯底上島狀配置浮游雜質區(qū)域200。
在基本器件為HEMT時，利用絕緣化區(qū)域50分離包括浮游雜質區(qū)域200的雜質區(qū)域。由此，可防止絕緣膜上的配線和電阻100b或焊盤周邊的雜質區(qū)域100a接近的區(qū)域的高頻信號的泄漏。
如上以GaAsFET的情況為例進行了說明，但如圖10～圖12所示，即使為HEMT，也可以同樣實施。
關于電阻，在GaAsFET的情況下，由于劑量或加速電壓等離子注入條件不同等而不同的薄膜電阻的電阻可以混在，在HEMT的情況下，有蓋層和無蓋層的電阻可以混在。任何電阻都是與動作區(qū)域連接的雜質區(qū)域，在這些電阻和絕緣膜上的配線接近的情況下，通過在其間配置浮游雜質區(qū)域，可提高高頻信號的絕緣。
另外，在HEMT的外延結構上，對在蓋層37和阻擋層36之間反復層積AlGaAs層、GaAs層或具有InGaP層的外延結構也可以同樣實施。
權利要求
1.一種半導體裝置，其特征在于，包括動作區(qū)域，其設于化合物半導體襯底上，由雜質區(qū)域構成；絕緣膜，其設于所述襯底上；金屬層，其設于所述絕緣膜上，與所述動作區(qū)域連接；設于所述襯底上、和所述動作區(qū)域直流連接的其它金屬層及/或和所述動作區(qū)域直流連接的其它雜質區(qū)域，設有至少一部分配置在所述絕緣膜上的金屬層和相鄰的其它金屬層之間、及/或所述絕緣膜上的金屬層和相鄰的所述任意雜質區(qū)域之間的所述襯底表面上的浮置電位的雜質區(qū)域。
2.如權利要求1所述的半導體裝置，其特征在于，所述任意金屬層是與所述動作區(qū)域連接的配線。
3.如權利要求1所述的半導體裝置，其特征在于，所述絕緣膜上的金屬層是配線或焊盤。
4.如權利要求1所述的半導體裝置，其特征在于，所述其它金屬層設于所述絕緣膜上。
5.如權利要求1所述的半導體裝置，其特征在于，所述其它金屬層是和所述襯底形成肖特基結的金屬層。
6.一種半導體裝置，其特征在于，包括動作區(qū)域，其設于化合物半導體襯底上，由雜質區(qū)域構成；多個FET，其具有與該動作區(qū)域表面連接的源極電極、柵極電極及漏極電極；共同輸入端子焊盤，其至少與兩個所述FET的源極電極或漏極電極共同連接；第一及第二輸出端子焊盤，其分別與至少兩個所述FET的漏極電極或源極電極連接；第一及第二控制端子焊盤，其介由連接裝置與所述FET的柵極電極連接；絕緣膜，其設于所述襯底上的規(guī)定區(qū)域；金屬層，其設于所述絕緣膜上，與所述動作區(qū)域連接；設于所述襯底上、和所述動作區(qū)域直流連接的其它金屬層及/或和所述動作區(qū)域直流連接的其它雜質區(qū)域，設有至少一部分配置在所述絕緣膜上的金屬層和相鄰的其它金屬層之間、及/或所述絕緣膜上的金屬層和相鄰的所述任意雜質區(qū)域之間的所述襯底表面上的浮置電位的雜質區(qū)域。
7.如權利要求6所述的半導體裝置，其特征在于，所述任意金屬層是與所述動作區(qū)域連接的配線。
8.如權利要求6所述的半導體裝置，其特征在于，所述絕緣膜上的金屬層是配線或所述任意焊盤。
9.如權利要求6所述的半導體裝置，其特征在于，所述其它金屬層設于所述絕緣膜上。
10.如權利要求6所述的半導體裝置，其特征在于，所述其它金屬層是所述柵極電極或與該柵極電極連接的配線。
11.如權利要求6所述的半導體裝置，其特征在于，所述FET是HEMT。
12.如權利要求6所述的半導體裝置，其特征在于，所述其它雜質區(qū)域是設于所述焊盤或和該焊盤連接的配線周邊的雜質區(qū)域、或所述連接裝置的一部分。
13.如權利要求1或6所述的半導體裝置，其特征在于，所述浮置電位的雜質區(qū)域周圍是半絕緣襯底的一部分或絕緣化區(qū)域。
14.如權利要求1或6所述的半導體裝置，其特征在于，利用所述浮置電位的雜質區(qū)域抑制從所述絕緣膜上的金屬層向所述襯底延伸的耗盡層的擴散。
15.如權利要求1或6所述的半導體裝置，其特征在于，高頻模擬信號在所述絕緣膜上的金屬層傳輸。
全文摘要
一種半導體裝置，在氮化膜上的配線相互之間、或氮化膜上的配線和雜質區(qū)域(動作區(qū)域、電阻、周邊雜質區(qū)域)、配線和金屬層近接的區(qū)域，存在在配線中傳輸?shù)母哳l信號通過作為電容成分的氮化膜，作為半絕緣襯底上的耗盡層的變化，泄漏到對方的問題。在氮化膜上的配線相互之間、或氮化膜上的配線和雜質區(qū)域(動作區(qū)域、電阻、周邊雜質區(qū)域)、或配線和柵極金屬層相鄰的間隙的區(qū)域的襯底上島狀設置浮游雜質區(qū)域。浮游雜質區(qū)域是浮置電位，遮斷從氮化膜上的配線向襯底延伸的耗盡層。因此，在氮化膜上的配線相互之間、或氮化膜上的配線和雜質區(qū)域(動作區(qū)域、電阻、周邊雜質區(qū)域)、或氮化膜上的配線和金屬層相鄰的區(qū)域，可防止高頻信號介由從氮化膜上的配線在襯底上延伸的耗盡層泄漏到對方一側。
文檔編號H03K17/00GK1716605SQ20051007788
公開日2006年1月4日 申請日期2005年6月13日 優(yōu)先權日2004年6月14日
發(fā)明者淺野哲郎 申請人:三洋電機株式會社