專利名稱：模擬/數(shù)字延遲鎖定環(huán)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種模擬/數(shù)字延遲鎖定環(huán)。
背景技術(shù)：
諸如同步動態(tài)隨機(jī)存取存儲器(SDRAM)和微處理器等許多設(shè)備接收由諸如晶體振蕩器等外部時鐘源所產(chǎn)生的外部時鐘信號。通過設(shè)備上的輸入端接收到的外部時鐘信號通過緩沖電路樹被路由到該設(shè)備內(nèi)的各種電路。緩沖樹在外部時鐘和每一個被緩沖的時鐘之間引入了公共延遲。
典型地，具有可調(diào)延遲線的延遲鎖定環(huán)(DLL)用來通過對施加到緩沖樹上的外部時鐘信號進(jìn)行延遲，使被緩沖時鐘信號與外部時鐘信號同步。所述DLL包括相位檢測器，用于檢測外部時鐘信號和被緩沖時鐘信號之間的相位差。根據(jù)所檢測到的相位差，該DLL通過將適當(dāng)?shù)难舆t添加到外部時鐘信號上，使被緩沖時鐘信號與外部時鐘信號同步，直到被緩沖時鐘信號(內(nèi)部時鐘)與外部時鐘信號同相為止?？梢詫⒃揇LL實(shí)現(xiàn)為模擬延遲鎖定環(huán)或數(shù)字延遲鎖定環(huán)。在模擬延遲鎖定環(huán)中，使用電壓受控延遲線來延遲外部時鐘信號。
圖1是現(xiàn)有技術(shù)的模擬延遲鎖定環(huán)(DLL)100的方框圖。該模擬DLL100使內(nèi)部時鐘信號CKI與外部時鐘信號CKE同步。外部時鐘信號CKE與電壓受控延遲線102相連，并且電壓受控延遲線102與時鐘樹緩沖器108相連。將已延遲外部時鐘信號CKE饋送到時鐘樹緩沖器108，其中將其傳播到所述樹的輸出并施加到各個電路。通過時鐘樹緩沖器108的延遲造成了外部時鐘信號CKE和內(nèi)部時鐘信號CKI之間的相位差。電壓受控延遲線102通過或者增加或者減少延遲來調(diào)節(jié)外部時鐘信號CKE的延遲，以同步外部和內(nèi)部時鐘信號。
為了確定延遲線中的適當(dāng)延遲，時鐘樹緩沖器108的輸出之一與相位檢測器104相連，在相位檢測器104中，將其與外部時鐘信號CKE進(jìn)行比較。相位檢測器104檢測內(nèi)部時鐘信號CKI和外部時鐘信號CKE之間的相位差。由電荷泵106和環(huán)路濾波電容器112對相位檢測器104的輸出進(jìn)行積分以提供針對電壓受控延遲線(VCDL)102的可變偏置電壓VCTRL110。偏置電壓VCTRL選擇要由VCDL102添加到外部時鐘信號上的延遲量，以使內(nèi)部時鐘信號CKI與外部時鐘信號CKE同步。
相位檢測器104是D型觸發(fā)器，其D輸入與外部時鐘信號CKE相連，而其時鐘輸入與內(nèi)部時鐘信號CKI相連。在內(nèi)部時鐘信號CKI的每一個上升沿上，相位檢測器104的輸出指示內(nèi)部時鐘信號的上升沿是在外部時鐘信號的上升沿之前還是之后。
模擬DLL100產(chǎn)生具有高精度的電壓受控延遲。然而，模擬DLL的性能在頻率范圍上變動，這是由于利用電壓受控延遲線所產(chǎn)生的延遲隨著偏置控制電壓VCTRL的變化非線性地改變。
圖2是示出了圖1所示的電壓受控延遲線的非線性控制電壓特性的曲線圖。通常，設(shè)備支持較寬范圍的外部時鐘頻率，在該范圍內(nèi)，為特定設(shè)備選定操作頻率。在圖2所示的示例中，該設(shè)備可以在點(diǎn)A和點(diǎn)C之間的任意頻率處操作。所選的操作頻率在點(diǎn)B處。
如圖所示，該控制電壓特性是非線性的在控制電壓范圍的一端(點(diǎn)C)處是尖銳的而在相反端(點(diǎn)A)幾乎是平坦的。該控制電壓特性造成了在點(diǎn)C處的DLL不穩(wěn)定性和在點(diǎn)A處的較長鎖定時間。由偏置電壓VCTRL來控制較寬范圍的頻率(延遲)。
再次參考圖1，偏置電壓VCTRL是電荷泵106的輸出，大多數(shù)時間保持在高阻狀態(tài)。在偏置電壓信號VCTRL上的任意噪聲干擾了模擬DLL100的輸出。例如，如果模擬DLL正在點(diǎn)B處操作，則由于噪聲所引起的較小電壓變化(ΔV)造成了延遲的較大變化。因此，在從點(diǎn)C到點(diǎn)A的所示的較寬頻率范圍內(nèi)，當(dāng)正在點(diǎn)B處操作時，模擬DLL對噪聲非常敏感。因此，該模擬DLL在較寬頻率范圍內(nèi)并不穩(wěn)定。
數(shù)字DLL沒有模擬DLL的穩(wěn)定性問題。然而，由于通過組合固定份額(quantum)(步幅)的延遲來提供延遲，因此數(shù)字DLL的精度與模擬DLL的精度同樣高。延遲步幅越小，精度越高。然而，由于需要更多延遲元件來覆蓋較寬的頻率范圍，因此步幅尺寸的減小引起了硅面積的相應(yīng)增加。

發(fā)明內(nèi)容
提出了一種在寬頻范圍上具有高精度、較好穩(wěn)定性和快鎖定時間的延遲鎖定環(huán)。所述延遲鎖定環(huán)為在寬頻范圍內(nèi)操作的延遲鎖定環(huán)，將更短鎖定時間、較高精度和穩(wěn)定性與較低能量消耗和較小硅面積組合在一起。
所述延遲鎖定環(huán)包括數(shù)字延遲電路和模擬延遲電路。所述數(shù)字延遲電路使延遲元件能夠在延遲鎖定環(huán)中提供粗相位調(diào)節(jié)。所述模擬延遲電路在將數(shù)字延遲電路保持在固定延遲處的同時，在延遲鎖定環(huán)中提供細(xì)相位調(diào)節(jié)。數(shù)字延遲電路中的鎖定檢測器檢測粗相位調(diào)節(jié)的完成，在完成時凍結(jié)(freeze)固定延遲且啟用細(xì)相位調(diào)節(jié)。
包括多個固定延遲元件的數(shù)字延遲電路在較寬延遲范圍上操作。所述模擬延遲電路在寬延遲范圍內(nèi)的較小延遲范圍上操作且保持在第二固定延遲處，直到數(shù)字延遲電路完成了粗相位調(diào)節(jié)為止。


從以下對本發(fā)明的優(yōu)選實(shí)施例的更具體的描述中，本發(fā)明的前述和其他目的、特征和優(yōu)點(diǎn)將變得顯而易見，如附圖中所示，相同的參考符號在不同的視圖中表示相同的部件。不必對這些附圖進(jìn)行縮放、強(qiáng)調(diào)，而僅放置在此以說明本發(fā)明的原理。
圖1是現(xiàn)有技術(shù)的模擬延遲鎖定環(huán)(DLL)；圖2是示出了圖1所示的電壓受控延遲線的非線性控制電壓特性的曲線圖；
圖3是根據(jù)本發(fā)明的原理的寬頻范圍延遲鎖定環(huán)的方框圖；圖4A-4B示出了在DCDL和VCDL中的延遲元件；圖5是圖4A-4B所示的延遲元件中的任一個的一個實(shí)施例的示意圖；圖6是示出了圖3所示的DLL中的VCDL的窄頻范圍的非線性控制電壓特性的曲線圖；圖7是圖3所示的鎖定檢測器和模擬開關(guān)的實(shí)施例的示意圖；圖8A-C是示出了相位檢測器輸出與時鐘之間的相位差之間的關(guān)系的時序圖；圖9是示出了在圖7所示的示意圖中的信號的時序圖。
具體實(shí)施例方式
下面將描述本發(fā)明的優(yōu)選實(shí)施例。
圖3是根據(jù)本發(fā)明原理的寬頻范圍延遲鎖定環(huán)(DLL)300的方框圖。該寬頻范圍DLL300具有兩個操作域包括數(shù)字延遲電路302的數(shù)字域和包括模擬延遲電路304的模擬域。
在DLL中，典型地，利用模擬技術(shù)來實(shí)現(xiàn)高精度、較小硅面積使用和更低能量，而典型地，利用數(shù)字技術(shù)來實(shí)現(xiàn)較好穩(wěn)定性和更短鎖定時間。所述寬頻范圍DLL300組合了這兩種技術(shù)來提供寬頻范圍上的高精度、較好穩(wěn)定性和較快鎖定時間。數(shù)字延遲電路302負(fù)責(zé)初始化期間的粗相位調(diào)節(jié)，而模擬延遲電路304負(fù)責(zé)在由數(shù)字延遲電路302完成粗相位調(diào)節(jié)之后，在正常操作期間的細(xì)相位調(diào)節(jié)。數(shù)字延遲電路302在較寬延遲范圍內(nèi)操作并在上電初始化期間，使延遲鎖定環(huán)300達(dá)到穩(wěn)定操作點(diǎn)。在正常操作中，模擬延遲電路304在較寬延遲范圍內(nèi)的穩(wěn)定操作點(diǎn)的較小延遲范圍中操作，并將延遲鎖定環(huán)保持在穩(wěn)定操作點(diǎn)處，同時將數(shù)字延遲電路302保持在固定延遲處。
由DLL所提供的總延遲包括具有一組每一個均具有固定延遲的延遲元件的數(shù)控延遲線(DCDL)306、以及電壓受控延遲線(VCDL)312。由DCDL306提供的DCDL延遲和由VCDL312提供的VCDL延遲的組合提供了精確的延遲。僅這些域中的一個可以在任意時間改變DLL延遲。在加電初始化時，數(shù)字延遲電路302改變DCDL306(粗延遲)。在完成粗相位調(diào)節(jié)(達(dá)到鎖定)之后，將DCDL延遲保持在固定數(shù)量的DCDL延遲元件處(凍結(jié))，并且模擬延遲電路304改變DLL延遲以通過改變VCDL延遲來提供細(xì)相位調(diào)節(jié)。
數(shù)字延遲電路302在較寬的延遲范圍內(nèi)操作以使DLL300快速達(dá)到操作點(diǎn)(鎖定)，以便提供較短的鎖定時間。數(shù)字延遲電路302中的鎖定檢測器310檢測在何時數(shù)字延遲電路302已經(jīng)使DLL延遲達(dá)到穩(wěn)定操作點(diǎn)且能夠?qū)LL延遲的控制切換到模擬延遲電路304。
相位檢測器320檢測外部時鐘信號CKE和內(nèi)部時鐘信號CKI之間的相位差。相位檢測器320可以是本領(lǐng)域的技術(shù)人員所公知的任意相位檢測器。在所示的實(shí)施例中，相位檢測器320(圖3)包括D型觸發(fā)器，CKI與時鐘輸入相連而CKE與D輸入相連。CKI的上升沿在D型觸發(fā)器的輸出(Ph_det)處鎖存CKE的狀態(tài)。
模擬延遲電路304包括多路轉(zhuǎn)換器314、VCDL312和電荷泵316。VCDL312是每一個均由兩個偏置電壓VBP、VBN控制的差分輸入-差分輸出級(延遲元件)的鏈?zhǔn)浇Y(jié)構(gòu)，所述兩個偏置電壓能夠在多路轉(zhuǎn)換器314的控制下由兩個不同的源提供，如稍后將進(jìn)一步詳細(xì)描述的。在圖3中，單個信號用來表示來自每一個源的兩個偏置電壓，即VBP2、VBN2和VBP1、VBN1。
多路轉(zhuǎn)換器314選擇去往VCDL312的VCDL偏置電壓322的源。VCDL偏置電壓322可以是由偏置電壓產(chǎn)生器318提供的偏置電壓對VBP1、VBN1、或者由電荷泵316提供的可變偏置電壓對VBP2、VBN2。在初始化期間，在DCDL306實(shí)現(xiàn)鎖定之前，通過多路轉(zhuǎn)換器314將差分偏置電壓VBP1、VBN1對提供給VCDL偏置電壓322。因此，在數(shù)字延遲電路302選擇DCDL延遲的同時，VCDL偏置電壓322提供恒定的VCDL延遲。該延遲可以處于整個VCDL延遲范圍的中間以便同時在正和負(fù)方向上實(shí)現(xiàn)細(xì)調(diào)諧，如以下所討論的。
在初始化時，將計(jì)數(shù)器308中所存儲的碼初始化為零，對應(yīng)于最小延遲；即，啟動的DCDL306中的最少數(shù)量的延遲元件。鎖定檢測器310通過隨著計(jì)數(shù)器318的遞增來添加延遲元件，允許DCDL306增加DCDL延遲，直到內(nèi)部時鐘信號CKI的最近的上升沿與外部時鐘信號CKE的上升沿對準(zhǔn)為止。由外部時鐘信號CKE來遞增計(jì)數(shù)器308，直到達(dá)到鎖定為止(對準(zhǔn)了所述時鐘沿)。在一個實(shí)施例中，計(jì)數(shù)器308是增序計(jì)數(shù)器，在由來自鎖定檢測器310的SW信號啟動的同時，所述增序計(jì)數(shù)器在外部時鐘信號CKE的每一個上升沿上遞增。根據(jù)由計(jì)數(shù)器308輸出的c比特的計(jì)數(shù)值，將DCDL306中的延遲元件添加到DCDL延遲線上，以實(shí)現(xiàn)根據(jù)偏置電壓對VBP1、VBN1所需的最少數(shù)量的DCDL延遲元件。
在對準(zhǔn)所述時鐘沿之后，由鎖定檢測器310輸出的SW信號禁止計(jì)數(shù)器308的任意的進(jìn)一步遞增。由偏置電壓對VBP2、VBN2、電荷泵316的輸出通過多路轉(zhuǎn)換器314來提供VCDL偏置電壓322。所述電荷泵316可以是本領(lǐng)域技術(shù)人員所公知的任意電荷泵。
通過僅啟用DCDL306中的最少數(shù)量的延遲元件，總延遲線具有最小長度以使噪聲最小。所啟用的延遲元件在該延遲鎖定環(huán)中提供粗相位調(diào)節(jié)。一旦達(dá)到鎖定，則通過禁止計(jì)數(shù)器308的進(jìn)一步遞增，將數(shù)字延遲電路302保持在固定延遲處。可以由模擬延遲電路304僅改變DLL延遲線的VCDL部分以在延遲鎖定環(huán)中提供細(xì)相位調(diào)節(jié)。模擬延遲電路304對DLL延遲進(jìn)行細(xì)調(diào)諧以補(bǔ)償在DLL的正常操作期間的所有漂移和條件變化，從而通過改變添加到由DCDL提供的固定延遲上的VCDL延遲，使外部和內(nèi)部時鐘信號沿保持對準(zhǔn)。模擬受控延遲線310通過檢測到的時鐘之間的相位差來改變對VCDL延遲元件402的偏置電壓，向上或向下改變VCDL延遲。
圖4A-4B更詳細(xì)地示出了DCDL和VCDL中的延遲元件。數(shù)字受控延遲線(DCDL)包括DCDL延遲元件400的鏈?zhǔn)浇Y(jié)構(gòu)，而電壓受控延遲線(VCDL)包括VCDL延遲元件402的鏈?zhǔn)浇Y(jié)構(gòu)。通過使每一個DCDL單元400的偏置電壓與固定偏置電壓對VBP1、VBN1永久相連，使每一個DCDL單元400的延遲固定。通過偏置電壓產(chǎn)生器318(圖3)來提供固定偏置電壓對VBP1、VBN1，所述偏置電壓產(chǎn)生器318可以是任意類型的電壓初始化設(shè)備，例如帶隙(band-gap)參考初始施加到VCDL上的VCDL偏置電壓322而不必與其相對應(yīng)，如以下進(jìn)一步詳細(xì)討論的。
圖5是圖4A-4B所示的任一個延遲元件的一個實(shí)施例的示意圖。延遲元件400包括具有對稱負(fù)載500、502的NMOS器件T1、T2的源極相連對。
差分輸入時鐘信號CKEI-、CKEI+連接到NMOS器件T1、T2的各自柵極，其中CKEI+連接到NMOS器件T1的柵極，而CKEI-連接到NMOS器件T2的柵極。差分輸出時鐘信號CKEO-、CKEO+與NMOS器件T1、T2的各自漏極相連。NMOS器件T1和T2的源極相連且還與NMOS電流源T3的漏極相連。NMOS電流源T3補(bǔ)償漏極和襯底電壓變化。
對稱負(fù)載500包括與偏置的PMOS器件T5并聯(lián)的二極管接法的PMOS器件T4。對稱負(fù)載502包括與偏置的PMOS器件T6并聯(lián)的二極管接法的PMOS器件T7。對稱負(fù)載500、502的有效電阻隨著偏置電壓VBP1的變化而改變，引起了通過延遲級從差分時鐘輸入到差分時鐘輸出的相應(yīng)延遲變化。
返回圖4，在初始化時，未啟用DCDL306中的延遲元件400，這是用于從計(jì)數(shù)器中輸出的c比特計(jì)數(shù)值為零且僅啟用了多路轉(zhuǎn)換器408。該DLL延遲僅包括由解多路轉(zhuǎn)換器404、多路轉(zhuǎn)換器408和與固定偏置電壓對VBP1、VBN1相連的VCDL中的VCDL延遲元件402提供的固定延遲。由VCDL提供的VCDL延遲取決于該固定偏置電壓對VBP1、VBN1。在圖4A-4B所示的實(shí)施例中，DCDL延遲元件400和VCDL延遲元件402是具有電壓受控延遲的相同延遲元件。然而，在可選實(shí)施例中，DCDL延遲元件400可以不同于VCDL延遲元件402，如在圖5中描述和示出的。
通過增加DCDL延遲元件400的數(shù)量來改變DCDL延遲，其中每一個DCDL延遲元件400具有由固定偏置電壓對VBP1、VBN1所設(shè)置的相同延遲。在所示實(shí)施例中，在初始化期間，相同的固定偏置電壓對VBP1、VBN1與DCDL延遲元件400和VCDL元件402相連。然而，在可選實(shí)施例中，與VCDL延遲元件402和DCDL延遲元件400相連的固定偏置電壓可以是不同的。例如，可以將第一偏置電壓VBP1設(shè)置為連接到DCDL的0.3VDD，而將第二偏置電壓VBP2設(shè)置為連接到VCDL的0.5VDD。VCDL延遲最初是固定的，其中編號為1-3的三個VCDL延遲元件402的每一個均與固定偏置電壓對VBP1、VBN1相連，但是在正常操作期間，VCDL延遲隨著VCDL偏置電壓對322VBP2、VBN2的變化而改變。
在DCDL306中啟用的延遲元件的數(shù)量取決于由計(jì)數(shù)器308輸出的c比特計(jì)數(shù)406。c比特計(jì)數(shù)406與提供m比特多路轉(zhuǎn)換選擇信號的多路轉(zhuǎn)換選擇邏輯430相連，其中每一個m比特之一與DCDL306中的每一個多路轉(zhuǎn)換器相連，而d比特的解多路轉(zhuǎn)換選擇信號432與解多路轉(zhuǎn)換器404相連。d比特解多路轉(zhuǎn)換選擇信號406與解多路轉(zhuǎn)換器404相連以選擇通過其向DCDL306輸出外部時鐘的輸出。在一個實(shí)施例中，多路轉(zhuǎn)換選擇邏輯430是對c比特計(jì)數(shù)進(jìn)行解碼以提供m比特的多路轉(zhuǎn)換選擇信號的解碼器。在所示實(shí)施例中，m和d均為7，而c為3。然而，在可選實(shí)施例中，m和d可以是不同的。存在六個延遲元件400，標(biāo)記為4-9。多路轉(zhuǎn)換選擇邏輯430對三比特計(jì)數(shù)406進(jìn)行解碼以選擇通過其向下表1所示的各個延遲元件提供外部時鐘的七個多路轉(zhuǎn)換器之一。七比特多路轉(zhuǎn)換選擇信號的最高有效位(MSB)對應(yīng)于多路轉(zhuǎn)換器420的選擇信號，而七比特多路轉(zhuǎn)換信號的最低有效位(LSB)對應(yīng)于多路轉(zhuǎn)換器408的選擇信號。因此，隨著該計(jì)數(shù)的增加，啟用的延遲元件的數(shù)量也增加。在可選實(shí)施例中，可以將多路轉(zhuǎn)換選擇邏輯實(shí)現(xiàn)為由外部時鐘時鐘控制并由SW信號啟動的移位寄存器。
計(jì)數(shù)器輸出計(jì)數(shù)[2∶0]多路轉(zhuǎn)換選擇解多路轉(zhuǎn)換選擇mux_en[6∶0] demux_en[6∶0]00011111101111110001111110111111010101111011111101101111101111110111100110111111011111011011111101111111001111110111111表1在已經(jīng)達(dá)到鎖定之后，通過根據(jù)由計(jì)數(shù)器308輸出的c比特計(jì)數(shù)啟用的DCDL延遲元件對外部時鐘信號CKE進(jìn)行延遲。通過經(jīng)由多路轉(zhuǎn)換器314(圖3)將提供給VCDL的偏置電壓從偏置電壓對VBP1、VBN1切換到偏置電壓對VBP2、VBN2，將DLL延遲的控制切換到VCDL312。
因此，該DLL延遲包括由DCDL306中的啟用的DCDL延遲元件400提供的最小延遲和由VCDL312提供的附加延遲，以便提供精確的DLL延遲。通過使用數(shù)字域來覆蓋較寬延遲范圍來獲得最小延遲，然后凍結(jié)數(shù)字域以通過控制DLL延遲來允許模擬域在較小延遲范圍內(nèi)操作以便在延遲鎖定環(huán)中提供細(xì)相位調(diào)節(jié)，增加了DLL的穩(wěn)定性。設(shè)置與VCDL偏置電壓322相連的偏置電壓，從而VCDL不會控制總DLL延遲，直到由數(shù)字域檢測到鎖定條件之后為止。在鎖定條件之前，VCDL僅提供與時鐘之間的相位差無關(guān)的恒定延遲。
在一個實(shí)施例中，將計(jì)數(shù)器308實(shí)現(xiàn)為波紋(ripple)計(jì)數(shù)器。最初，將計(jì)數(shù)器308復(fù)位為0。解多路轉(zhuǎn)換器404根據(jù)由多路轉(zhuǎn)換選擇邏輯430輸出的d比特解多路轉(zhuǎn)換選擇信號432，操縱去往延遲元件的外部時鐘CKE。在計(jì)數(shù)器308的輸出設(shè)置為“0”而解多路轉(zhuǎn)換選擇信號432設(shè)置為“1111110”時，通過與多路轉(zhuǎn)換器408相連的解多路轉(zhuǎn)換器404的輸出422來操縱CKE，并且并不啟用DCDL元件400。
在由CKE將計(jì)數(shù)器308的輸出如表1所示從000遞增到001之后，由設(shè)置為“1”的計(jì)數(shù)器輸出通過解多路轉(zhuǎn)換器404的輸出424來操作時鐘信號CKE，以啟用標(biāo)記為4的DCDL延遲級。啟用多路轉(zhuǎn)換器410，以便當(dāng)由多路轉(zhuǎn)換選擇邏輯430輸出的m比特多路轉(zhuǎn)換選擇信號通過多路轉(zhuǎn)換器408來操作對VCDL的延遲CKE時，允許通過DCDL延遲級400來操縱CKE。本領(lǐng)域的技術(shù)人員將會理解利用每一個均由有效邏輯低信號(其中所有其他信號保持在邏輯高，如表1所示)啟用的多個PMOS晶體管，可以實(shí)現(xiàn)解多路轉(zhuǎn)換器404的實(shí)施例。可選地，可以使用NMOS晶體管或全CMOS傳遞門來實(shí)現(xiàn)解多路轉(zhuǎn)換器404。
當(dāng)計(jì)數(shù)器輸出設(shè)置為六，并且經(jīng)由多路復(fù)用器420、418、416、414、412、410、408和標(biāo)記為9-4的延遲元件通過解多路轉(zhuǎn)換輸出426來引導(dǎo)CKE時，啟用所有六個DCDL延遲級。當(dāng)由設(shè)置為邏輯低的SW信號禁止計(jì)數(shù)器308時，凍結(jié)該DCDL線。
圖6是示出了圖3所示的DLL300中的VCDL312的窄延遲范圍的非線性控制電壓特性的曲線圖。在所示實(shí)施例中，數(shù)字域提供使DLL300的操作范圍達(dá)到點(diǎn)B的最小延遲。在已經(jīng)獲得鎖定條件之后，模擬域在從點(diǎn)B-高到點(diǎn)B-低的窄延遲范圍600內(nèi)進(jìn)行操作。該延遲范圍遠(yuǎn)小于由DLL所支持的寬延遲范圍，但是可以由與圖2所示的純模擬情況相同的較大電壓范圍來對其進(jìn)行控制。由大電壓范圍所控制的小延遲范圍確保了在DLL的正常操作期間的模擬域的穩(wěn)定性。
如圖所示，模擬延遲電路304在電壓范圍200mV到800mV上，操作在延遲范圍85ns到80ns之內(nèi)以提供對延遲鎖定環(huán)的細(xì)相位調(diào)節(jié)。與圖2所示的相同電壓范圍上的寬延遲范圍相反，控制電壓(ΔV)的較小變化不會對延遲產(chǎn)生實(shí)質(zhì)上的影響。
圖7是圖3所示的鎖定檢測器310和多路轉(zhuǎn)換器314的實(shí)施例的示意圖。所述鎖定檢測器310包括兩個SR觸發(fā)器700、702、與門706和反相器704。SR觸發(fā)器700檢測在何時內(nèi)部時鐘信號CKI處于相位檢測窗內(nèi)。SR觸發(fā)器702檢測在何時內(nèi)部時鐘信號CKI與外部時鐘信號CKE同相。一旦內(nèi)部時鐘信號CKI與外部時鐘信號CKE同相，則將SW信號設(shè)置為邏輯“0”以禁止對DCDL延遲的進(jìn)一步的改變。
在達(dá)到鎖定之前，將鎖定檢測器輸出SW保持為邏輯“0”處，而在達(dá)到鎖定之后，將其設(shè)置為邏輯“1”。在達(dá)到鎖定之前，在SW信號上的邏輯“0”通過多路轉(zhuǎn)換器314連接固定偏置電壓以提供VCDL偏置電壓對322。在已經(jīng)達(dá)到鎖定之后，在SW上的邏輯“1”通過多路轉(zhuǎn)換器314與可變偏置電壓對VBP2、VBN2相連以提供VCDL偏置電壓對322，以允許VCDL312對總延遲進(jìn)行細(xì)調(diào)諧。
在設(shè)備的上電期間，將與SR觸發(fā)器700和SR觸發(fā)器702的R輸入相連的復(fù)位信號設(shè)置為邏輯“1”。利用設(shè)置為邏輯“0”的各個Q輸出(LC1、SW)同時對觸發(fā)器700、702進(jìn)行復(fù)位。SR觸發(fā)器700、702在各個Q輸出上以邏輯“0”保持為復(fù)位狀態(tài)，直到相位檢測器320檢測到時鐘信號CKE、CKI之間的相位差處于相位檢測窗中為止。在外部時鐘信號CKE的下降沿之后出現(xiàn)內(nèi)部時鐘信號CKI的上升沿的同時，該相位差處于相位檢測窗內(nèi)。相位檢測器(Ph_det)的輸出改變?yōu)檫壿嫛?”。在Ph_det上的邏輯“0”通過反相器704來將SR觸發(fā)器700的S輸入改變?yōu)檫壿嫛?”，對SR觸發(fā)器700進(jìn)行設(shè)置(即，Q輸出改變?yōu)檫壿嫛?”)。由DCDL306提供的延遲繼續(xù)增加，進(jìn)一步延遲了內(nèi)部時鐘信號的上升沿，直到內(nèi)壁時鐘信號和外部時鐘信號同相為止。在當(dāng)在CKI的上升沿之后檢測到CKE的上升沿時出現(xiàn)的Ph_det的下一上升沿上設(shè)置SR觸發(fā)器702。將SR觸發(fā)器702的Q輸出設(shè)置為邏輯“1”，表示由數(shù)字延遲電路提供的粗相位調(diào)節(jié)。在SR觸發(fā)器702的輸出上的邏輯“1”、SW信號通過多路轉(zhuǎn)換器314，使VCDL偏置信號322從偏置電壓對VBP1、VBN1上斷開，并且將來自電荷泵316(圖3)的偏置電壓對VBP2、VBN2連接到對VCDL312的VCDL的偏置電壓對322。
鎖定檢測器310保持在SW設(shè)置為邏輯“1”的鎖定狀態(tài)，直到系統(tǒng)復(fù)位為止。在處于鎖定狀態(tài)的同時，但是數(shù)字域不再對延遲進(jìn)行控制，這是由于在SW設(shè)置為邏輯“1”的同時，凍結(jié)在計(jì)數(shù)器308中所存儲的碼以凍結(jié)DCDL延遲。
圖8A-C是示出了相位檢測器輸出(Ph-det)與時鐘之間的相位差之間的關(guān)系的時序圖。參考圖8A，在初始化時，相位檢測器320(圖3)檢測到內(nèi)部時鐘上升沿出現(xiàn)在外部時鐘上升沿之后。CKI的上升沿將“1”鎖在D型觸發(fā)器的Ph_det輸出上。CKE上升沿繼續(xù)對所述碼進(jìn)行遞增以將附加延遲添加到DCDL上。
參考圖8B，相位檢測器檢測到CKI上升沿現(xiàn)在處于CKE的下降沿之后，即，外部時鐘上升沿處于相位檢測窗內(nèi)。則CKI的上升沿將“0”鎖存在D型觸發(fā)器的Ph_det輸出上。CKE上升沿對所述碼進(jìn)行遞增以將另一延遲元件400添加到DCDL上。
參考圖8C，相位檢測器檢測到當(dāng)CKI上升沿移動到CKE上升沿之后的鎖定條件。CKI的上升沿將“1”鎖存在D型觸發(fā)器的Ph_det輸出上。
圖9是示出了在圖7中所示的示意圖中的信號的時序圖。該時序圖示出了當(dāng)檢測到已經(jīng)達(dá)到相位檢測窗且檢測到鎖定條件(當(dāng)CKE和CKI的時鐘沿對準(zhǔn)時)時，在系統(tǒng)被復(fù)位時的示意圖中的信號狀態(tài)。將結(jié)合圖3和圖7來描述圖9。
在時間900處，對系統(tǒng)進(jìn)行復(fù)位且將復(fù)位信號切換為邏輯“1”。復(fù)位信號與觸發(fā)器700、702的R輸入相連以復(fù)位觸發(fā)器。將Ph_det信號復(fù)位為邏輯“1”。將兩個觸發(fā)器的Q輸出(LC1，SW)復(fù)位為“0”。內(nèi)部時鐘信號CKI與外部時鐘信號CKE具有相同的頻率，但是由于通過時鐘樹緩沖器328的延遲，存在初始相位差。
在時間902處，在對系統(tǒng)進(jìn)行復(fù)位之后，將復(fù)位信號改變?yōu)檫壿嫛?”。最初，通過DCDL將延遲添加到CKE，并且不通過VCDL來添加延遲。CKI的上升沿遲于CKE的上升沿出現(xiàn)，這是由于通過時鐘樹緩沖器328(圖3)的延遲和通過DCDL的延遲。設(shè)置為邏輯“0”的SW信號允許CKE遞增在計(jì)數(shù)器308中所存儲的碼(圖3)。當(dāng)由CKE(上升沿或下降沿)來遞增計(jì)數(shù)器308(圖3)中所存儲的碼時，將更多的延遲元件400(圖4A到4B)添加到DCDL306上(圖3)以進(jìn)一步對CKE進(jìn)行延遲。CKE和CKI之間的延遲發(fā)生增加，直到達(dá)到相位檢測窗為止。
在時間904處，相位檢測器320(圖3)檢測到已經(jīng)進(jìn)入了相位檢測窗。從相位檢測器中輸出的Ph_det信號將狀態(tài)從邏輯“1”改變?yōu)檫壿嫛?”，表示相位檢測器320已經(jīng)在CKE的下降沿之后檢測到CKI信號的上升沿。設(shè)置SR觸發(fā)器600，并且將Q輸出處的LC1設(shè)置為“1”。在連續(xù)時鐘周期中，CKE和CKI之間的相位差隨著DCDL延遲的增加而減少。
在時間906處，相位檢測器320(圖3)檢測已經(jīng)由DCDL添加了充分的延遲，從而在CKE的上升沿之后出現(xiàn)了CKI的上升沿。相位檢測器320的Ph-det輸出發(fā)生改變以回到邏輯“1”。在與門706的輸出處的LC2改變?yōu)檫壿嫛?”，SR觸發(fā)器702被設(shè)置，并且Q輸出(SW)改變?yōu)檫壿嫛?”。在Ph-det信號上的進(jìn)一步變化不會影響LC1和SW的狀態(tài)。設(shè)置為“1”的SW信號進(jìn)一步禁止了計(jì)數(shù)器308的遞增。
在正常DLL操作期間，為了對偏移和條件改變進(jìn)行補(bǔ)償?shù)臅r鐘路徑的延遲調(diào)節(jié)覆蓋了寬延遲范圍中的較窄范圍。因此，在已經(jīng)達(dá)到鎖定之后，DCDL啟用延遲元件以便在延遲鎖定環(huán)中提供粗相位調(diào)節(jié)。由VCDL在更小的延遲范圍內(nèi)對DLL延遲進(jìn)行改變以便在延遲鎖定環(huán)中提供細(xì)相位調(diào)節(jié)。在正常操作期間對更小延遲范圍的監(jiān)控提供了更大的穩(wěn)定性并減小了控制電壓節(jié)點(diǎn)的靈敏性。在DLL失去了超越VCDL的補(bǔ)償能力的鎖定條件的情況下，系統(tǒng)復(fù)位為初始條件，并且重新激活DCDL以使外部和內(nèi)部時鐘處于相位檢測窗范圍內(nèi)。
已經(jīng)針對具有單一固定偏置電壓電平的實(shí)施例對本發(fā)明進(jìn)行了描述。在可選實(shí)施例中，可以使用多于一個的固定偏置電壓電平或多于一個的固定偏置電壓對電平來提供更緊湊的DLL，對噪聲不太敏感。這允許對寬延遲范圍進(jìn)行修改，以便通過根據(jù)外部時鐘的頻率來選擇固定偏置電壓電平，減少DCDL延遲元件的數(shù)量。減少DCDL延遲元件的數(shù)量會減小對噪聲的靈敏度。例如，在一個實(shí)施例中，對于具有0.6VDD的固定偏置電壓，需要15個DCDL延遲元件來提供DCDL延遲。當(dāng)固定偏置電壓是0.7VDD時，僅需要8個DCDL延遲元件來提供DCDL延遲。然而，改變延遲范圍可能會導(dǎo)致覆蓋了不穩(wěn)定區(qū)域的延遲范圍，例如圖2所示的曲線圖中的點(diǎn)C處。
本發(fā)明可以在需要高精度的輸入/輸出數(shù)據(jù)同步的集成電路中使用，例如，在存儲器、微處理器和應(yīng)用專用集成電路(ASIC)中使用。
盡管已經(jīng)參考其優(yōu)選實(shí)施例具體示出和描述了本發(fā)明，但是本領(lǐng)域的技術(shù)人員將會理解在不脫離所附權(quán)利要求所限定的范圍的情況下，可以進(jìn)行形式和細(xì)節(jié)上的各種改變。例如，盡管DCDL的延遲在較短的時間上保持固定，但是可以允許對其進(jìn)行臨時偏移，例如，使VCDL接近其延遲極限。
權(quán)利要求
1.一種延遲鎖定環(huán)，包括數(shù)字延遲電路，用于使延遲元件能夠在延遲鎖定環(huán)中提供粗相位調(diào)節(jié)；以及模擬延遲電路，用于在將數(shù)字延遲電路保持在固定延遲處的同時，在延遲鎖定環(huán)中提供細(xì)相位調(diào)節(jié)。
2.根據(jù)權(quán)利要求1所述的延遲鎖定環(huán)，其特征在于還包括數(shù)字延遲電路中的鎖定檢測器，用于檢測粗相位調(diào)節(jié)的完成，在完成時凍結(jié)固定延遲并啟用細(xì)相位調(diào)節(jié)。
3.根據(jù)權(quán)利要求1所述的延遲鎖定環(huán)，其特征在于所述數(shù)字延遲電路在寬延遲范圍上進(jìn)行操作。
4.根據(jù)權(quán)利要求3所述的延遲鎖定環(huán)，其特征在于所述模擬延遲電路在寬延遲范圍內(nèi)的較小延遲范圍上進(jìn)行操作。
5.根據(jù)權(quán)利要求1所述的延遲鎖定環(huán)，其特征在于將所述模擬延遲電路保持在第二固定延遲處，直到數(shù)字延遲電路完成了粗相位調(diào)節(jié)為止。
6.根據(jù)權(quán)利要求1所述的延遲鎖定環(huán)，其特征在于所述數(shù)字延遲電路包括多個固定延遲元件。
7.一種在延遲鎖定環(huán)中執(zhí)行相位調(diào)節(jié)的方法，包括步驟啟用數(shù)字延遲電路中的延遲元件以便在延遲鎖定環(huán)中提供粗相位調(diào)節(jié)；以及在將數(shù)字延遲電路保持在固定延遲處的同時，由延遲鎖定環(huán)中的模擬延遲電路提供細(xì)相位調(diào)節(jié)。
8.根據(jù)權(quán)利要求7所述的方法，其特征在于還包括步驟檢測粗相位調(diào)節(jié)的完成；在完成時，凍結(jié)固定延遲；以及啟用細(xì)相位調(diào)節(jié)。
9.根據(jù)權(quán)利要求7所述的方法，其特征在于所述數(shù)字延遲電路在寬延遲范圍中進(jìn)行操作。
10.根據(jù)權(quán)利要求9所述的方法，其特征在于所述模擬延遲電路在寬延遲范圍內(nèi)的較小延遲范圍中進(jìn)行操作。
11.根據(jù)權(quán)利要求7所述的方法，其特征在于還包括步驟將模擬延遲電路保持在第二固定延遲處，直到數(shù)字延遲電路完成了粗相位調(diào)節(jié)為止。
12.根據(jù)權(quán)利要求7所述的方法，其特征在于所述數(shù)字延遲電路包括多個固定延遲元件。
13.一種延遲鎖定環(huán)，包括數(shù)字延遲裝置，用于使延遲元件能夠在延遲鎖定環(huán)中提供粗相位調(diào)節(jié)；以及模擬延遲裝置，用于在將數(shù)字延遲電路保持在固定延遲處的同時，在延遲鎖定環(huán)中提供細(xì)相位調(diào)節(jié)。
14.根據(jù)權(quán)利要求13所述的延遲鎖定環(huán)，其特征在于所述數(shù)字延遲裝置還包括鎖定檢測器，用于檢測粗相位調(diào)節(jié)的完成，在完成時凍結(jié)固定延遲并啟用細(xì)相位調(diào)節(jié)。
15.根據(jù)權(quán)利要求13所述的延遲鎖定環(huán)，其特征在于所述數(shù)字延遲裝置在寬延遲范圍上進(jìn)行操作。
16.根據(jù)權(quán)利要求15所述的延遲鎖定環(huán)，其特征在于所述模擬延遲裝置在寬延遲范圍內(nèi)的較小延遲范圍中進(jìn)行操作。
17.根據(jù)權(quán)利要求13所述的延遲鎖定環(huán)，其特征在于將所述模擬延遲裝置保持在第二固定延遲處，直到數(shù)字延遲裝置完成了粗相位調(diào)節(jié)為止。
18.根據(jù)權(quán)利要求13所述的延遲鎖定環(huán)，其特征在于所述數(shù)字延遲電路包括多個固定延遲元件。
19.一種延遲鎖定環(huán)，包括數(shù)字延遲電路，用于提供粗延遲調(diào)節(jié)，直到已經(jīng)由延遲鎖定環(huán)達(dá)到了鎖定條件為止；以及模擬延遲電路，用于提供細(xì)延遲調(diào)節(jié)以便將延遲鎖定環(huán)實(shí)質(zhì)上保持在鎖定條件下，一旦激活了模擬延遲電路，則將數(shù)字延遲電路保持在固定延遲處。
全文摘要
一種延遲鎖定環(huán)，在寬頻范圍上操作且具有高精度、較小硅面積使用、低能量消耗和短鎖定時間。DLL組合了模擬域和數(shù)字域。所述數(shù)字域負(fù)責(zé)初始鎖定和操作點(diǎn)穩(wěn)定性且在達(dá)到鎖定之后被凍結(jié)。模擬域負(fù)責(zé)在達(dá)到鎖定之后的正常操作，并利用更小的硅面積和低能量來提供高精度。
文檔編號H03L7/089GK1732623SQ200380107873
公開日2006年2月8日 申請日期2003年12月29日 優(yōu)先權(quán)日2002年12月31日
發(fā)明者彼得·弗拉先科, 迪特爾·黑勒 申請人:睦塞德技術(shù)公司