專利名稱：帶有跟蹤模數(shù)轉(zhuǎn)換器的模擬延遲鎖定環(huán)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體存儲器，尤其涉及一種模擬延遲鎖定環(huán)(delay locked loop，DLL)器件，用于實現(xiàn)外部和內(nèi)部時鐘信號的同步。
背景技術(shù)：
一個與外部時鐘信號同步工作的同步半導體存儲器，通過使用一個時鐘緩沖器和一個時鐘驅(qū)動器，產(chǎn)生一個內(nèi)部時鐘信號。該內(nèi)部時鐘信號是通過延遲外部時鐘信號產(chǎn)生的。
因此，該同步半導體存儲器的工作性能下降。
因此，該同步半導體存儲器配備有一個DLL器件，用于同步內(nèi)部和外部時鐘信號。一般來講，有兩種不同類型的DLL器件，一種是模擬DLL器件，一種是數(shù)字DLL器件。
圖1所示為傳統(tǒng)的數(shù)字DLL器件的框圖。
如圖所示，該數(shù)字DLL器件包括一個延遲模型50、一個相位比較器20、一個緩沖器10、一個移位寄存器40和一個數(shù)字延遲線30。延遲模型50用于對外部時鐘信號CKIN通過緩沖器10所需的延遲時間進行建模。相位比較器20用于比較參考時鐘信號CKR的相位和延遲模型50的輸出信號的相位，并控制參考時鐘信號CKR的延遲時間。移位寄存器40接收來自相位比較器20的左移信號SHIFT-LEFT或者右移信號SHIFT-RIGHT，并通過SHIFT-LEFT和SHIFT-RIGHT來控制延遲線30。也就是說，根據(jù)移位寄存器40的輸出信號，數(shù)字延遲線30的延遲時間被得以控制。
圖2所示為圖1中的數(shù)字延遲線30的原理電路圖，其中數(shù)字延遲線30有三個延遲單元。
如圖所示，數(shù)字延遲線30包括一個控制單元32、一個延遲單元31和一個輸出單元33?？刂茊卧?2被第一移位信號SL1、第二移位信號SL2和第三移位信號SL3所控制，將參考時鐘信號CKR傳送給延遲單元31。這里，第一到第三移位信號SL1-SL3來自移位寄存器40。延遲單元31將參考時鐘信號CKR延遲一段預定的時間，該預定的時間取決于控制單元32中單位延遲部的數(shù)量。輸出單元33用于輸出延遲單元31輸出的信號。
控制單元32包括三個NAND門第一NAND門32A，用于接收參考時鐘信號CKR和第一移位信號SL1；第二NAND門32B，用于接收參考時鐘信號CKR和第二移位信號SL2；第三NAND門32C，用于接收參考時鐘信號CKR和第三移位信號SL3。
延遲單元31包括三個單位延遲部第一單位延遲部、第二單位延遲部和第三單位延遲部。
第一單位延遲部包含一個NAND門31A和一個NAND門31B，這里，NAND門31A和NAND門31B接收電源電壓VCC，NAND門31A接收NAND門32C的一個輸出信號，NAND門31B接收NAND門31A的一個輸出信號。
第二單位延遲部包含一個NAND門31C和一個NAND門31D，這里，NAND門31C接收NAND門32B和NAND門31B的輸出信號，NAND門31D接收電源電壓VCC和NAND門31C的一個輸出信號。
第三單位延遲部包含一個NAND門31E和一個NAND門31F，這里，NAND門31E接收NAND門32A和NAND門31D的輸出信號，NAND門31F接收電源電壓VCC和NAND門31E的輸出信號。
圖2所示的延遲單元31包括三個單位延遲部，且每個單位延遲部具有兩個NAND門。當參考時鐘信號CKR通過數(shù)字延遲線30的時候，單位延遲部的數(shù)量和每個單位延遲部中的NAND門的數(shù)量確定總延遲時間。
參考圖1和圖2，描述了數(shù)字DLL器件的工作過程。
外部時鐘信號CKIN在流經(jīng)緩沖器10期間被延遲一段預定的時間，緩沖器10輸出參考時鐘信號CKR，這里的參考時鐘信號CKR是通過在預定時間內(nèi)延遲外部時鐘信號CKIN預定的時間而產(chǎn)生的。參考時鐘信號CKR被輸入到相位比較器20和數(shù)字延遲線30中。數(shù)字延遲線30將參考時鐘信號CKR延遲一段預定的時間，通過將參考時鐘信號CKR延遲預定的時間來輸出反饋時鐘信號CKF。反饋時鐘信號CKR被輸入到延遲模型50，該延遲模型50的設計旨在對外部時鐘信號CKIN通過緩沖器10所需的延遲時間建模。
相位比較器20在比較參考時鐘信號CKR和延遲模型50的輸出信號之后，輸出右移信號SHIFT-RIGHT或者左移信號SHIFT-LEFT，該左移信號SHIFT-LEFT和右移信號SHIFT-RIGHT被輸入到移位寄存器40。移位寄存器40根據(jù)左移信號SHIFT-LEFT和右移信號SHIFT-RIGHT，輸出第一移位信號SL1、第二移位信號SL2和第三移位信號SL3。上述三個移位信號SL1、SL2、和SL3被輸入到延遲線30。
接下來，數(shù)字延遲線30通過將參考時鐘信號CKR延遲預定的延遲時間來產(chǎn)生反饋時鐘信號CKF，該延遲時間取決于第一到第三移位信號SL1到SL3；然后，反饋時鐘信號CKF被輸入到延遲模型50中。
接著，延遲模型50將反饋時鐘信號CKF輸出至相位比較器20，相位比較器20比較參考時鐘信號CKR和延遲模型50的輸出信號。
如果相位比較器20監(jiān)測到參考時鐘信號CKR的相位和延遲模型50的輸出信號的相位相同，就產(chǎn)生一個保持信號HOLD，并將該保持信號HOLD輸入至移位寄存器40，該保持信號用于保持參考時鐘信號CKR轉(zhuǎn)換為反饋時鐘信號CKF的延遲時間。
接著，延遲線30的一個內(nèi)部通道被鎖定，延遲鎖定反饋時鐘信號CKF被輸入到半導體存儲器的內(nèi)部電路中。
數(shù)字DLL器件將一個延遲鎖定值存儲在移位寄存器40中，并以待定模式變化。因此，一旦DLL被鎖定，通過阻止外部時鐘信號在待定模式下進入延遲線，就能降低功耗。如果待定模式結(jié)束，此時，反饋時鐘信號CKF與外部時鐘信號CKIN不同步，數(shù)字DLL能夠通過應用存儲的延遲鎖定值將反饋時鐘信號CKF與外部時鐘信號CKIN再一次實現(xiàn)同步。
因此，數(shù)字DLL具有一個優(yōu)點，就是通過在待定模式下使數(shù)字延遲線30失效來實現(xiàn)功耗的降低。
然而，由于數(shù)字DLL器件的性能依賴于延遲線30中單位延遲部的數(shù)量，所以應當增加單位延遲部的數(shù)量來改善數(shù)字器件的性能。因此，延遲單元的增加導致了數(shù)字DLL器件的尺寸增大。
數(shù)字DLL器件也存在其它方面的問題。因為每個延遲單元的單位延遲時間是數(shù)字DLL器件能夠調(diào)整的最精密值，所以數(shù)字DLL器件不能精密調(diào)整延遲時間。在數(shù)字DLL器件中，由于時鐘信號應通過許多邏輯門，因此操作過程中會產(chǎn)生許多抖動現(xiàn)象。
數(shù)字DLL器件存在的問題可以通過使用模擬DLL器件來解決。
圖3是一個模擬DLL器件的框圖。
如圖所示，模擬DLL器件包括一個延遲模型65、一個電壓控制延遲線(VCDL)70、一個相位比較器75、一個電荷泵80和一個環(huán)形濾波器90。
延遲模型65用于對外部時鐘信號CKIN通過輸入緩沖器60所需的延遲時間進行建模。通過對輸入緩沖器60輸出的參考時鐘信號CKR延遲一段預定的延遲時間，電壓控制延遲線70產(chǎn)生一個反饋時鐘信號CKF。這里，該預定的延遲時間取決于參考電壓VC。在比較參考時鐘信號CKR的相位和延遲模型65的輸出信號的相位后，相位比較器75產(chǎn)生一個向上信號UP和一個向下信號DOWN。依靠向上信號UP和向下信號DOWN，電荷泵80泵浦電荷給環(huán)形濾波器90。環(huán)形濾波器90存儲來自電荷泵的電荷，并將參考電壓VC輸出給電壓控制延遲線70，這里參考電壓VC與所存儲的電荷對應。
圖4所示為模擬DLL器件中電荷泵80和環(huán)形濾波器90的原理電路示意圖。
如圖所示，電荷泵80包括第一MOS晶體管MP1，第二MOS晶體管MP2，第三MOS晶體管MN1和第四MOS晶體管MN2。
第一MOS晶體管由電源電壓VCC和第一偏壓VBIASP供電工作。第二MOS晶體管MP2的漏極與第一MOS晶體管MP1的源極相連，第二MOS晶體管MP2的門極接收到向上信號UP。第三MOS晶體管MN1的漏極與第二MOS晶體管MP2的源極相連，第三MOS晶體管MN1的門極接收到向下信號DOWN。第四MOS晶體管MN2的漏極與第三MOS晶體管MN1的源極相連，第四MOS晶體管MN2的門極由第二偏壓VBIASN供電工作，第四MOS晶體管MN2的源極與接地電壓相連。
環(huán)形濾波器90包括一個電容C和一個電阻R，這里電容C存儲從電荷泵80泵浦的電荷，電阻R將電荷傳送給電容C。
參考圖3和圖4，描述了模擬DLL器件的工作過程。
輸入緩沖器60將外部時鐘信號CKIN延遲預定的時間，將延遲后的外部時鐘信號CKIN作為參考時鐘信號CKR輸出。參考時鐘信號CKR被輸入到相位比較器75和電壓控制延遲線70中。電壓控制延遲線70將參考時鐘信號CKR延遲一段預定的時間，并將延遲后的參考時鐘信號CKR作為反饋時鐘信號CKF輸出。反饋時鐘信號CKF被輸入到延遲模型65中，該延遲模型的設計旨在對輸入緩沖器60延遲外部時鐘信號所需的延遲時間進行建模。
接著，通過比較參考時鐘信號CKR的相位和延遲模型65的輸出信號的相位，相位比較器75產(chǎn)生向上信號UP和向下信號DOWN。
依靠向上信號UP和向下信號DOWN，由第一偏壓VBIASP和第二偏壓VBIASN激活的電荷泵80對環(huán)形濾波器90的電容C進行充放電。參考電壓VC被傳送給電壓控制延遲線70，該參考電壓VC取決于充入到電容C中的電荷量。
接著，通過對參考時鐘信號CKR延遲一定的時間，電壓控制延遲線70產(chǎn)生反饋時鐘信號CKF，該延遲時間取決于參考電壓VC。
接下來，如果參考時鐘信號CKR的相位與延遲模型65的輸出信號的相位相同，相位比較器75不輸出向上信號UP和向下DOWN，從而參考電壓VC被固定。
因此，參考電壓VC被固定后，電壓控制延遲線70對參考時鐘信號CKR延遲一段固定的延遲時間，并將延遲后的參考時鐘信號CKR作為反饋時鐘信號CKF輸出，然后，反饋時鐘信號CKF被輸入到半導體存儲器的內(nèi)部電路中。
如上所述，如果參考電壓VC能夠被精確地控制，模擬DLL器件能精確調(diào)整延遲時間。
因此，半導體存儲器的內(nèi)部時鐘信號能通過模擬DLL器件與外部時鐘信號實現(xiàn)精確的同步，該模擬DLL器件具有抖動低，且適合于高速系統(tǒng)的優(yōu)點。
然而，由于延遲量以電容中電荷的數(shù)量作為參考，存在的問題是參考電壓VC由于電容漏電流的影響是不穩(wěn)定的。因此，為了保持延遲量，即使在模擬DLL的模擬延遲量被鎖定后，模擬DLL也應連續(xù)工作；因此消耗了很多能量。

發(fā)明內(nèi)容
因此，本發(fā)明的一個目的是提供一種模擬DLL，該DLL以高速和低功耗的性能工作。
根據(jù)本發(fā)明的一個方面，提供了一種模擬DLL，其緩沖外部時鐘信號，并將緩沖后的外部時鐘信號作為參考時鐘信號使用，包括延遲模型，用于對緩沖外部時鐘信號所需的延遲時間進行建模；相位比較器，用于比較參考時鐘信號的相位和延遲模型的輸出信號的相位；電荷泵，用于泵浦電荷，以響應所述相位比較器的輸出信號；環(huán)形濾波器，用于產(chǎn)生參考電壓，所述參考電壓取決于從所述電荷泵輸入的電荷量；電壓控制延遲線，用于對參考時鐘信號延遲一段預定的時間，并將延遲后的時鐘信號輸出給所述延遲模型，所述預定的時間取決于參考電壓；以及跟蹤模數(shù)轉(zhuǎn)換器，其將參考電壓轉(zhuǎn)換為數(shù)字值，并存儲所述數(shù)字值，以便安全地保持參考電壓，并向所述環(huán)形濾波器輸出與所述數(shù)字值對應的跟蹤電壓。
根據(jù)本發(fā)明的另一方面，提供了一種模擬鎖相環(huán)(phase lockedloop，PLL)，其緩沖外部時鐘信號，并將緩沖后的時鐘信號作為參考時鐘信號使用，包括延遲模型，用于對緩沖外部時鐘信號所需的延遲時間進行建模；相位比較器，用于比較參考時鐘信號的相位和延遲模型的輸出信號的相位；電荷泵，用于泵浦電荷，以響應相位比較器的輸出信號；環(huán)形濾波器，用于產(chǎn)生參考電壓，該參考電壓取決于從電荷泵輸入的電荷量；電壓控制振蕩器，用于調(diào)整參考時鐘信號的頻率，并將調(diào)整后的信號輸出給延遲模型；以及跟蹤模數(shù)轉(zhuǎn)換器，用于將參考電壓轉(zhuǎn)換為數(shù)字值，并存儲該數(shù)字值，以安全地保持參考電壓，并向上述環(huán)形濾波器輸出與上述數(shù)字值對應的跟蹤電壓。


通過結(jié)合附圖對優(yōu)選實施例進行下面的描述，本發(fā)明的上述及其它目的和特征將變得非常明顯。
圖1所示為傳統(tǒng)的數(shù)字DLL器件的框圖；圖2所示為圖1中的數(shù)字延遲線的原理電路圖；圖3所示為傳統(tǒng)的模擬DLL器件的框圖；圖4所示為圖3中的傳統(tǒng)電荷泵和傳統(tǒng)環(huán)形濾波器的原理電路圖；圖5所示為本發(fā)明的模擬DLL器件的框圖；圖6所示為圖5中的跟蹤模數(shù)轉(zhuǎn)換器的框圖；圖7所示為圖5中的模擬DLL器件的工作過程的波形圖；圖8所示為圖6中的跟蹤模數(shù)轉(zhuǎn)換器的工作過程的波形圖；圖9所示為本發(fā)明的模擬鎖相環(huán)(PLL)的框圖。
具體實施例方式
下面結(jié)合附圖，對本發(fā)明的模擬DLL器件進行詳細描述。
圖5所示為本發(fā)明的模擬DLL器件的框圖。
如圖所示，該模擬DLL器件包括一個延遲模型600、一個相位比較器300、一個電荷泵400、一個環(huán)形濾波器500、一個電壓控制延遲線200、一個跟蹤數(shù)模轉(zhuǎn)換器100和一個輸入緩沖器700。
延遲模型600用于對外部時鐘信號CKIN通過輸入緩沖器700所需的延遲時間進行建模。相位比較器300用于比較參考時鐘信號CKR和延遲模型600輸出的延遲時鐘信號CKD的相位，電荷泵400向環(huán)形濾波器500泵浦電荷，以響應相位比較器300的輸出信號。環(huán)形濾波器500產(chǎn)生一個參考電壓VC，該參考電壓VC取決于電荷泵400中的電荷量。電壓控制延遲線200通過延遲輸入緩沖器700輸出的參考時鐘信號CKR一段預定的延遲時間來產(chǎn)生一個反饋時鐘信號CKF，所述預定的延遲時間取決于參考電壓VC。跟蹤數(shù)模轉(zhuǎn)換器100將參考電壓VC存儲為一個數(shù)字值，并輸出與所存儲的數(shù)字值相對應的跟蹤電壓VT。
跟蹤電壓VT在待定模式期間保持參考電壓VC的值，環(huán)形濾波器500具有一個電容，以存儲參考電壓VC(未示出)。
跟蹤數(shù)模轉(zhuǎn)換器100有一個開關(guān)S1，用于將跟蹤電壓傳送給環(huán)形濾波器500。
圖6所示為圖5中的跟蹤數(shù)模轉(zhuǎn)換器100的框圖。
如圖所示，跟蹤數(shù)模轉(zhuǎn)換器100包括一個電壓比較器110、一個8位二進制向上/向下計數(shù)器120、一個八位寄存器130、一個數(shù)模轉(zhuǎn)換器140、一個延遲單元150和一個單位增益緩沖器160。
電壓比較器110比較參考電壓VC和跟蹤電壓VT，八位二進制向上/向下計數(shù)器120輸出計數(shù)信號，以響應電壓比較器110的輸出信號。八位寄存器130存儲八位二進制向上/向下計數(shù)器120輸出的數(shù)字值。數(shù)模轉(zhuǎn)換器140產(chǎn)生跟蹤電壓VT，該跟蹤電壓與8位寄存器130中存儲的數(shù)字值相對應。
數(shù)模轉(zhuǎn)換器140包括一個主數(shù)模轉(zhuǎn)換器142、一個從數(shù)模轉(zhuǎn)換器144、一個二進制-溫度計碼轉(zhuǎn)換器141和一個虛擬轉(zhuǎn)換器143。
主數(shù)模轉(zhuǎn)換器142產(chǎn)生第一跟蹤電壓，該跟蹤電壓與存儲在8位寄存器130中的高6位相對應。同樣地，從數(shù)模轉(zhuǎn)換器144產(chǎn)生第二跟蹤電壓，該跟蹤電壓和存儲在8位寄存器130中的低2位相對應。第二跟蹤電壓用于校正第一跟蹤電壓，使其與參考電壓VC相等。
二進制-溫度計碼轉(zhuǎn)換器141將8位二進制向上/向下計數(shù)器120輸出的8位信號中的高6位轉(zhuǎn)換成64位溫度計碼，并將64位溫度計編碼輸出給主數(shù)模轉(zhuǎn)換器142。
虛擬轉(zhuǎn)換器143將8位二進制向上/向下計數(shù)器120輸出的8位信號中的低2位延遲預定的延遲時間，并將延遲后的2位信號輸出給從數(shù)模轉(zhuǎn)換器144。所述預定的延遲時間與二進制-溫度計碼轉(zhuǎn)換器141將高6位信號轉(zhuǎn)換為64位溫度計碼所需的時間相等。
表1所示為一個由三位二進制數(shù)構(gòu)成的溫度計碼

主數(shù)模轉(zhuǎn)換器142具有一個分段式數(shù)模轉(zhuǎn)換器。
通常，分段式數(shù)模轉(zhuǎn)換器具有低噪音特性。然而，一個轉(zhuǎn)換器的轉(zhuǎn)換操作過程要耗費很長的時間。因此，為了節(jié)省分段式數(shù)模轉(zhuǎn)換器的轉(zhuǎn)換時間，就包括了二進制-溫度計碼轉(zhuǎn)換器141。
從數(shù)模轉(zhuǎn)換器有一個二進制式數(shù)模轉(zhuǎn)換器。
單位增益緩沖器160接收數(shù)模轉(zhuǎn)換器140輸出的信號，并將接收的信號以跟蹤電壓VT輸出。單位增益緩沖器160通過使用一個運算放大器進行具體運作。
因為環(huán)形濾波器中存儲跟蹤電壓VT的電容的容量是非常高的，所以單位增益緩沖器160增強了數(shù)模轉(zhuǎn)換器140的輸出信號的驅(qū)動能力。
由于電壓比較器110對跟蹤電壓VT和參考電壓VC進行比較時產(chǎn)生了時間延遲，所以跟蹤數(shù)模轉(zhuǎn)換器100包括此延遲，用于延遲操作8位向上/向下計數(shù)器120所用的取樣時鐘。
圖7所示為圖5中的模擬DLL器件的工作過程的波形圖。
下面參考圖5、圖6和圖7對模擬DLL器件的操作過程的實施例進行描述。
輸入緩沖器700在延遲外部時鐘信號CKIN之后輸出參考時鐘信號CKR，且該參考時鐘信號CKR被輸入到相位比較器300和電壓控制延遲線200中。然后，參考時鐘被延遲線200延遲預定的時間，并作為反饋時鐘信號CKF輸出。輸出的反饋時鐘信號CKF被輸入到延遲模型600中。延遲模型600的設計旨在對外部時鐘信號CKIN通過輸入緩沖器700所需的延遲時間進行建模。
相位比較器300比較參考時鐘信號CKR的相位和延遲模型600輸出的延遲信號CKD的相位，從而將向上信號UP或者向下信號DOWN輸出給電荷泵400。
接下來，電荷泵400依靠向上信號UP和向下信號DOWN對環(huán)形濾波器500中的電容(未顯示)進行充放電。參考電壓VC由環(huán)形濾波器500產(chǎn)生，環(huán)形濾波器500輸出產(chǎn)生的參考電壓VC給電壓控制延遲線200，這里參考電壓VC取決于電容中的電荷量。
然后，電壓控制延遲線200將參考時鐘信號CKR延遲參照參考電壓VC的延遲時間，并將延遲后的參考信號CKR作為反饋時鐘信號CKF輸出給延遲模型600。
接下來，相位比較器300比較參考時鐘信號CKR的相位和延遲模型600輸出的延遲信號CKD的相位，并依靠比較結(jié)果向電荷泵400輸出向上信號UP和向下信號DOWN。此過程重復進行下去，一直到參考時鐘信號CKR的相位與延遲信號CKD的相位同步為止。
如果參考時鐘信號CKR的相位和延遲時鐘信號CKD的相位相同，相位比較器300將不向電荷泵400輸出向上信號UP和向下信號DOWN。因此，環(huán)形濾波器500中的參考電壓VC不會變化。
因此，電壓控制延遲線200由具有預定數(shù)值的參考電壓VC供電工作，并依靠該預定的參考電壓VC將參考時鐘信號CKR延遲一段預定的延遲時間。
接下來，電壓控制延遲線200輸出反饋信號CKF，該反饋信號CKF就是被延遲恒定時間后的參考時鐘信號CKR，該反饋信號CKF被輸入到半導體存儲器的內(nèi)部電路中。
數(shù)模轉(zhuǎn)換器110控制跟蹤電壓VT，將跟蹤電壓和參考電壓VC保持在同一個電壓值。其過程描述如下。
電壓比較器110比較參考電壓VC和跟蹤電壓VT，并將比較結(jié)果存儲于其包含的鎖存器(未示出)中；然后，依靠比較結(jié)果，向8位二進制向上/向下計數(shù)器120輸出第二向上信號UP1和第二向下信號DOWN1。8位二進制向上/向下計數(shù)器120輸出由第二向上信號UP1和第二向下信號DOWN1確定的8位計數(shù)信號，寄存器130存儲輸出的8位計數(shù)信號。
接下來，二進制-溫度計碼轉(zhuǎn)換器141將8位二進制向上/向下計數(shù)器120輸出的8位計數(shù)信號中的高6位轉(zhuǎn)換成64位溫度計碼，并向主數(shù)模轉(zhuǎn)換器142輸出該64位溫度計碼。
接著，主數(shù)模轉(zhuǎn)換器142向單位增益緩沖器160輸出與該64位溫度計碼對應的電壓信號，單位增益緩沖器160將該輸出的電壓信號緩沖并作為跟蹤電壓信號VT緩沖。
接著，電壓比較器110再次比較參考電壓VC和跟蹤電壓VT，上述過程一直重復下去，直到跟蹤電壓VT與參考電壓VC的值相等。
參考圖7，跟蹤電壓VT跟蹤參考電壓VC。跟蹤電壓VT連續(xù)跟蹤參考電壓VC，直到模擬DLL被鎖定。在模擬DLL被鎖定后，跟蹤電壓VT保持在一個預定的數(shù)值。
當跟蹤電壓VT與參考電壓VT相等時，跟蹤電壓VT停止跟蹤參考電壓VC，跟蹤電壓值以數(shù)字值被保存在8位寄存器130中。
當模擬DLL被鎖定后，模擬DLL器件轉(zhuǎn)為待定模式，在模擬DLL器件的所有模塊中，除了跟蹤數(shù)模轉(zhuǎn)換器140外，其他的模塊將失效。
在待定模式期間，由于環(huán)形濾波器500中電容的漏電流的存在，參考電壓的VC的電壓值被降低。
然而，在這種情況下，由于跟蹤數(shù)模轉(zhuǎn)換器100仍處于工作狀態(tài)，并輸出恒定的跟蹤電壓VT給環(huán)形濾波器500，參考電壓VC能夠保持一個預定的電壓值。如圖7所示，在待定模式期間，參考電壓VC保持一個預定的電壓值。
因此，當模擬DLL器件再次啟動工作時，由于參考電壓值VC的電壓值在模擬DLL鎖定期間得以保持，所以模擬DLL器件能夠完成高速運作。
與此同時，如果跟蹤電壓VT通過使用8位二進制向上/向下計數(shù)器120輸出的8位信號中僅有的高6位來產(chǎn)生，則與參考電壓VC具有相同數(shù)值的跟蹤電壓VT不能產(chǎn)生。
通過使用8位二進制向上/向下計數(shù)器120輸出的8位信號的高6位，本發(fā)明的模擬DLL器件產(chǎn)生第一跟蹤電壓VT。然后，如果第一跟蹤電壓VT變得與參考電壓VC十分相近，則8位二進制向上/向下計數(shù)器120輸出的8位信號的低2位用于調(diào)整第一跟蹤電壓，以使得跟蹤電壓與參考電壓的數(shù)值恰好相等。
那就是說，在模擬DLL器件操作的開始，由于跟蹤電壓VT和參考電壓VC具有很大的電壓差，通過使用主數(shù)模轉(zhuǎn)換器142，8位二進制向上/向下計數(shù)器120輸出的8位信號的僅高6位跟蹤參考電壓VC。在跟蹤電壓VT的數(shù)值變得和參考電壓的數(shù)值相近后，從數(shù)模轉(zhuǎn)換器144也被激活，以使得跟蹤電壓與參考電壓具有相同的數(shù)值。
有兩個原因來解釋為什么8位二進制向上/向下計數(shù)器120輸出的8位信號被分成兩個信號第一個是保存跟蹤時間；另外一個是改善跟蹤精度。
圖8所示為圖6中的跟蹤模數(shù)轉(zhuǎn)換器的工作過程的波形圖。
如圖所示，在操作的開始，主數(shù)模轉(zhuǎn)換器142被激活，使得跟蹤電壓VT跟蹤參考電壓VC，當跟蹤電壓VT變得與參考電壓VC的數(shù)值接近后，從數(shù)模轉(zhuǎn)換器144也被激活，以使得跟蹤電壓VT和參考電壓VC具有同樣的電壓值。
在上述本發(fā)明實施例的情況下，跟蹤電壓以8位數(shù)字值的形式被保存下來，但是位數(shù)在其它實施例中能夠被改變。另外，8位二進制向上/向下計數(shù)器120的8位輸出信號被分成一個6位的和一個2位的信號，也就是說，以6∶2的比率分成兩個信號，但是，在其它實施例中，這個比率可以改變，例如5∶3、7∶1等。
與此同時，由于主數(shù)模轉(zhuǎn)換器142被分段化，而從數(shù)模轉(zhuǎn)換器被二進制化，在數(shù)字信號與模擬信號的轉(zhuǎn)換中所產(chǎn)生的轉(zhuǎn)換噪聲能夠被降低，且跟蹤數(shù)模轉(zhuǎn)換器100的尺寸能夠被縮小。
由于將高6位信號轉(zhuǎn)換成64位溫度計碼花費了一段預定的時間，因此虛擬轉(zhuǎn)換器143用于延遲8位二進制向上/向下計數(shù)器120輸出的8位信號的低2位。
開關(guān)S1用于在待定模式期間將跟蹤信號VT傳送給環(huán)形濾波器500。
如上所述，由于在待定模式期間非本質(zhì)的模塊失效，本發(fā)明的模擬DLL器件能夠節(jié)省能量。
在待定模式期間，僅有單位增益緩沖器160和主數(shù)模轉(zhuǎn)換器142仍舊處于激活狀態(tài)，且當模擬DLL器件處于操作模式下，因為參考電壓VC的電壓值在待定模式期間被保存在8位寄存器中，模擬DLL能夠很快完成DLL操作。
單位增益緩沖器160和主數(shù)模轉(zhuǎn)換器142在待定的模式下未失效的原因是當模擬DLL器件再次工作時，如果在待定模式期間單位增益緩沖器160和主數(shù)模轉(zhuǎn)換器142失效，通過使用保存在8位寄存器130中的數(shù)字值產(chǎn)生跟蹤信號VT將需要相對長的時間。
圖9所示為本發(fā)明另一實施例的PLL的框圖。除了使用電壓控制振蕩器代替模擬DLL中的電壓控制延遲線外，模擬PLL與模擬DLL十分相近。
參照圖5和圖9，圖9中描述的模擬PLL包括電壓控制振蕩器800，該振蕩器替代了圖5中的電壓控制延遲線200。
依靠電壓控制振蕩器800的輸出信號，本發(fā)明的模擬PLL通過調(diào)整反饋時鐘信號CKF的頻率實現(xiàn)內(nèi)部時鐘與外部時鐘的同步。該輸出信號取決于參考電壓VC。模擬PLL的所有其它的操作與上述模擬DLL的操作相同。
雖然對本發(fā)明已結(jié)合具體實施例進行了描述，但是對本領(lǐng)域的技術(shù)人員來說，在不脫離本發(fā)明的精神和范圍的情況下做出各種修改和改進是顯而易見的，因此本發(fā)明的保護范圍應以權(quán)利要求書所界定的為準。
權(quán)利要求
1.一種模擬延遲鎖定環(huán)(DLL)，其緩沖外部時鐘信號，并將緩沖后的外部時鐘信號作為參考時鐘信號使用，包括延遲模型，用于對緩沖外部時鐘信號所需的延遲時間進行建模；相位比較器，用于比較參考時鐘信號的相位和延遲模型的輸出信號的相位；電荷泵，用于泵浦電荷，以響應所述相位比較器的輸出信號；環(huán)形濾波器，用于產(chǎn)生參考電壓，所述參考電壓取決于從所述電荷泵輸入的電荷量；電壓控制延遲線，用于對參考時鐘信號延遲一段預定的時間，并將延遲后的時鐘信號輸出給所述延遲模型，所述預定的時間取決于參考電壓；以及跟蹤數(shù)模轉(zhuǎn)換器，其將參考電壓轉(zhuǎn)換為數(shù)字值，并存儲所述數(shù)字值，以便安全地保持參考電壓，并將與所述數(shù)字值對應的跟蹤電壓輸出給所述環(huán)形濾波器。
2.如權(quán)利要求1所述的模擬DLL，其特征在于，在待定模式期間，所述跟蹤電壓被輸出到環(huán)形濾波器。
3.如權(quán)利要求2所述的模擬DLL，其特征在于，所述環(huán)形濾波器包括電容，用于存儲參考電壓。
4.如權(quán)利要求2所述的模擬DLL，其特征在于，所述跟蹤數(shù)模轉(zhuǎn)換器包括電壓比較器，用于比較參考電壓和跟蹤電壓；計數(shù)元件，用于計數(shù)，以響應所述電壓比較器的輸出信號，并輸出計數(shù)信號；寄存器，用于存儲與所述計數(shù)信號對應的數(shù)字值；數(shù)模轉(zhuǎn)換元件，用于產(chǎn)生與所述數(shù)字值對應的電壓，并將所述電壓作為跟蹤電壓輸出。
5.如權(quán)利要求4所述的模擬DLL，其特征在于，所述數(shù)模轉(zhuǎn)換元件包括主數(shù)模轉(zhuǎn)換器，產(chǎn)生用于高速跟蹤的第一跟蹤電壓，所述第一跟蹤電壓與數(shù)字值中的高位相對應；從數(shù)模轉(zhuǎn)換器，產(chǎn)生第二跟蹤電壓，所述第二跟蹤電壓對第一跟蹤電壓進行校正，使得第一跟蹤電壓和參考電壓相等，除了預定的數(shù)字值的高位外，所述第二跟蹤電壓與所有的位相對應。
6.如權(quán)利要求5所述的模擬DLL，其特征在于，所述數(shù)模轉(zhuǎn)換元件配備有二進制-溫度計轉(zhuǎn)換器，所述二進制-溫度計轉(zhuǎn)換器將預定的高位轉(zhuǎn)換成溫度計碼，并輸出轉(zhuǎn)換的溫度計碼給主數(shù)模轉(zhuǎn)換器，所述主數(shù)模轉(zhuǎn)換器是分段式的。
7.如權(quán)利要求4所述的模擬DLL，其特征在于，包括單位增益緩沖器，用于緩沖主數(shù)模轉(zhuǎn)換器和從數(shù)模轉(zhuǎn)換器的輸出信號，并將緩沖后的信號以跟蹤電壓輸出。
8.如權(quán)利要求7所述的模擬DLL，其特征在于，包括開關(guān)，用于將單位增益緩沖器輸出的跟蹤電壓傳送給環(huán)形濾波器。
9.如權(quán)利要求3所述的模擬DLL，其特征在于，參考電壓取決于模擬DLL被鎖定時電荷泵泵浦的電荷量。
10.如權(quán)利要求7所述的模擬DLL，其特征在于，除了寄存器、數(shù)模轉(zhuǎn)換元件和單位增益緩沖器外的其它所有模塊在待定模式期間變得失效。
11.一種模擬鎖相環(huán)(PLL)，其緩沖外部時鐘信號，并將緩沖后的時鐘信號作為參考時鐘信號使用，包括延遲模型，用于對緩沖外部時鐘信號所需的延遲時間進行建模；相位比較器，用于比較參考時鐘信號的相位和延遲模型的輸出信號的相位；電荷泵，用于泵浦電荷，以響應相位比較器的輸出信號；環(huán)形濾波器，用于產(chǎn)生參考電壓，該參考電壓取決于從電荷泵輸入的電荷量；電壓控制振蕩器，用于調(diào)整參考時鐘信號的頻率，并將調(diào)整后的信號輸出給延遲模型；以及跟蹤數(shù)模轉(zhuǎn)換器，用于將參考電壓轉(zhuǎn)換為數(shù)字值，并存儲該數(shù)字值，以便安全地保持參考電壓，并將與所述數(shù)字值對應的跟蹤電壓輸出給所述環(huán)形濾波器。
12.如權(quán)利要求11所述的模擬PLL，其特征在于，在待定模式期間，跟蹤電壓被輸出到環(huán)形濾波器。
13.如權(quán)利要求12所述的模擬PLL，其特征在于，環(huán)形濾波器包括電容，以存儲參考電壓。
14.如權(quán)利要求12所述的模擬PLL，其特征在于，跟蹤數(shù)模轉(zhuǎn)換器包括電壓比較器，用于比較參考電壓和跟蹤電壓；計數(shù)元件，用于計數(shù)，以響應所述電壓比較器的輸出信號，并輸出計數(shù)信號；寄存器，用于存儲與所述計數(shù)信號對應的數(shù)字值；數(shù)模轉(zhuǎn)換元件，用于產(chǎn)生與所述數(shù)字值對應的電壓，并將所述電壓作為跟蹤電壓輸出。
15.如權(quán)利要求14所述的模擬PLL，其特征在于，所述數(shù)模轉(zhuǎn)換元件包括主數(shù)模轉(zhuǎn)換器，產(chǎn)生用于高速跟蹤的第一跟蹤電壓，所述第一跟蹤電壓與數(shù)字值中預定的高位相對應；從數(shù)模轉(zhuǎn)換器，產(chǎn)生第二跟蹤電壓，所述第二跟蹤電壓對第一跟蹤電壓進行校正，使得第一跟蹤電壓和參考電壓相等，除了預定的數(shù)字值的高位外，所述第二跟蹤電壓與所有的位相對應。
16.如權(quán)利要求15所述的模擬PLL，其特征在于，所述數(shù)模轉(zhuǎn)換元件配備有二進制-溫度計轉(zhuǎn)換器，所述二進制-溫度計轉(zhuǎn)換器將預定的高位轉(zhuǎn)換成溫度計碼，并輸出轉(zhuǎn)換的溫度計碼給主數(shù)模轉(zhuǎn)換器，所述主數(shù)模轉(zhuǎn)換器是分段式的。
17.如權(quán)利要求14所述的模擬PLL，其特征在于，包括單位增益緩沖器，用于緩沖主數(shù)模轉(zhuǎn)換器和從數(shù)模轉(zhuǎn)換器的輸出信號，并將緩沖后的信號以跟蹤電壓輸出。
18.如權(quán)利要求17所述的模擬PLL，其特征在于，包括開關(guān)，用于將單位增益緩沖器輸出的跟蹤電壓傳送給環(huán)形濾波器。
19.如權(quán)利要求13所述的模擬PLL，其特征在于，參考電壓取決于模擬DLL被鎖定時電荷泵泵浦的電荷量。
20.如權(quán)利要求17所述的模擬PLL，其特征在于，除了寄存器、數(shù)模轉(zhuǎn)換元件和單位增益緩沖器外的其它所有模塊在待定模式期間變得失效。
全文摘要
一種模擬DLL器件，包括延遲模型，用于對緩沖外部時鐘信號所需的延遲時間進行建模；相位比較器，用于比較參考時鐘信號的相位和延遲模型的輸出信號的相位；電荷泵，用于泵浦電荷；環(huán)形濾波器，用于產(chǎn)生參考電壓；電壓控制延遲線和跟蹤數(shù)模轉(zhuǎn)換器，該數(shù)模轉(zhuǎn)換器將參考電壓轉(zhuǎn)換成數(shù)字值，并存儲該數(shù)字值，以安全地保持參考電壓。
文檔編號H03L7/099GK1518227SQ200410000370
公開日2004年8月4日 申請日期2004年1月9日 優(yōu)先權(quán)日2003年1月9日
發(fā)明者金世埈, 洪祥熏, 高在范, 金世 申請人:海力士半導體有限公司