專利名稱：由資料信號回復時脈信號的鎖相回路的制作方法
技術領域：
本發(fā)明系有關于一種鎖相回路，藉以由一資料信號(DS)中回復得到一時脈信號(CL)。這種鎖相回路系包括一延遲鎖相回路(DLL)，具有一相位偵測器(DPD)，這個相位偵測器(DPD)具有一第一輸入(M)，耦接至一連接點以供應可由這個時脈信號(CL)導出之一信號(CL1)，以及具有一第二輸入(P)，耦接至一連接點以供應這個資料信號(DS)，具有一積分器(IR)，連接至這個相位偵測器(DPD)之一輸出，以及具有一延遲組件(VZS)，利用一控制輸入(ST)連接至這個積分器(IR)之一輸出、并以其輸出側邊連接至這個相位偵測器(DPD)之兩個輸入之一；一回路濾波器(LF)，連接至這個積分器(IR)之這個輸出；以及一電壓控制震蕩器(VCO)，以其輸入側邊連接至這個回路濾波器(LF)之一輸出、并在其輸出分接這個時脈信號(CL)。在這種鎖相回路中，如何由一接收資料信號(舉例來說，具有一任意0、1序列之二進制信號)中回復得到一時脈信號，系資料技術及電信技術之一主要問題。
為解決上述問題，一種可能方法系利用一種鎖相回路(PLL)，其具有一數(shù)字相位偵測器，藉以產(chǎn)生一區(qū)域電壓控制震蕩器(VCO)之一傳動信號。在這種例子中，這個資料信號之相角系在這個資料信號發(fā)生側翼變化之各種對應情況中(也就是說當這個數(shù)據(jù)信號由邏輯位準0轉換成邏輯位準1的時候，反之亦然)，與這種類型之數(shù)字相位偵測器中、這個時脈信號之時脈相位進行比較。在這種例子中，這個相位偵測器系在其輸出產(chǎn)生下列信息，包括”時脈過早”、”時脈過晚”、或”時脈正確或相位未知”。這個信號信息系用來鍵入一區(qū)域電壓控制震蕩器(VCO)之一輸出信號頻率、并因此用來追蹤這個數(shù)據(jù)信號之相角。這個原則，舉例來說，系發(fā)表于下列論文”ClockRecovery from Random Binary Signals”，J.D.H.Alexander，Electronics Letters Vol.11，No.22(1975)，page 541-542、以及發(fā)表于下列論文”Si Bipolar Phase and Frequency Detector ICfor Clock Extraction up to 8 Gb/s”，A.Pottbkker，U.Langmann，IEEE Journal of Solid-State Circuits，Vol.27，No.12(1992)，pages 1747-1751。
在這種鎖相回路(PLL)中，利用一數(shù)字相位偵測器，以由一資料信號中回復得到一時脈信號，系可以利用電路方式相當輕易地實施。然而，這個相位偵測器之數(shù)字或非線性操作方法，相較于一種線性操作方法，卻不利于這個傳輸系統(tǒng)，因為在發(fā)生相位誤差之任何情況中，這個相位偵測器僅能夠得知這個相位誤差之數(shù)學符號、而無從得知這個相位誤差之差異大小。因此，我們并無法就這個傳輸系統(tǒng)指定一線性轉移函數(shù)、或是就這個相位調變指定一調變頻寬。并且，由于長距離數(shù)據(jù)傳輸系電信技術之一普遍目標(在長距離數(shù)據(jù)傳輸之程序中，大量信號再生器必須彼此串連)，因此，這些時脈回復電路之操作方法最好是線性的、且最好能夠具有一定義明確之調變頻寬。
下列文件DE198 42 711A1系揭露一種數(shù)據(jù)信號回復及時脈信號再生之電路，其中，除了這個時脈回復之鎖相回路(PLL)以外，其具有一數(shù)字相位偵測器，這種電路亦需要一第二鎖相回路(PLL)，其具有一線性、模擬之相位偵測器，藉以連接至這個第一鎖相回路PLL之下行傳輸、并由這個第一級產(chǎn)生時脈中產(chǎn)生一輸出時脈信號。然而，這種電路亦需要一第二電壓控制震蕩器(VCO)，其亦會關連額外之復雜度。
下列論文”A 155-MHz Clock Recovery Delay-and Phase-Locked Loop″，T.H.Lee，J.F.Bulzacchelli，IEEE Journal ofSolid-State Circuits，Vol.SC-27，Dec.1992，Pages 1736-1746系揭露一種同屬(generic type)電路，其中，一延遲鎖相回路(DLL)系組合一鎖相回路(PLL)，且這個延遲鎖相回路(DLL)及這個鎖相回路(PLL)系彼此并聯(lián)。因此，具有高效能及良好跳動特征之極快速時脈信號回復便可以達成。在這種例子中，這個使用相位偵測器系假設二種或更多種輸出數(shù)值(舉例來說，五種輸出數(shù)值)，其系整合于一回路積分器，藉以形成一三角波信號。
如先前所述，這個控制回路之回路濾波器系具有一純積分器，其不具有任何正比構件(如第9圖所示)、并且具有函數(shù)Hf＝KD/s。這個回路濾波器之輸出系連接至一電壓控制震蕩器VCO。這個電壓控制震蕩器VCO必須是一高精密度晶體震蕩器(VCXO)，其頻率僅僅不顯著地相異于這個資料速率。這個震蕩器頻率及這個資料信號之資料速率間之任何差異必須利用這個回路濾波器之一穩(wěn)態(tài)傳動數(shù)值進行補償，其亦可以用來控制這個可控制延遲組件。如此，這個延遲回路之相位控制范圍便可以獲得控制，其說明于下列章節(jié)″C.Acquisition Behavior of the D/PLL″。
如先前所述，這個延遲鎖相回路/鎖相回路(D/PLL)系利用這個相位轉移函數(shù)(跳動轉移函數(shù))H(s)之兩個極點進行架構，如章節(jié)B所述，其可以利用這些延遲鎖相回路(DLL)參數(shù)KD及KΦ、及這個鎖相回路(PLL)參數(shù)K0進行調整。另外，這個線性函數(shù)之正確架構亦需要線性構件，特別是，具有定義偵測器常數(shù)KD之一線性相位偵測器。因此，除了質量敘述以外，這個相位偵測器亦必須能夠產(chǎn)生一數(shù)量敘述以表示這個相位誤差。
本發(fā)明之主要目的系提供一種鎖相回路(PLL)，其系由一資料信號中回復得到一時脈信號，如申請專利范圍之前言所述，藉以讓一線性鎖相回路之設計能夠進一步簡化。
根據(jù)本發(fā)明，上述目的系利用一種鎖相回路達成，其系由一資料信號中回復得到一時脈信號，如申請專利范圍之前言所述，其中，這個相位偵測器系一非線性相位偵測器。
通常，一時脈信號系具有一預定順序之0、1二進制編碼序列，其通常亦會隨著各種情況改變。
相對于此，一資料信號系承載編碼信息(舉例來說，一接收器并不會預先知道這個編碼信息)，其包括語音資料、文字資、圖形資料、或其它資料。因此，即使使用一擾頻器能夠在一段長時間平均后，達成一相等之0、1發(fā)生機率，這種鎖相回路仍然不一定會知道(舉例來說，在這個接收器側邊)這個資料信號之基準時脈信息。因此，在信息技術及通信技術中，如何由一資料信號中回復得到一時脈信號便顯得格外重要。
特別是，這個相位偵測器之非線性及數(shù)字性特征系雖然這個相位偵測器系產(chǎn)生一質量敘述以表示兩輸入信號間之關連相位誤差是否為正數(shù)或負數(shù)，但是這個相位偵測器卻仍然無法產(chǎn)生任何數(shù)量敘述以表示這個相位誤差之大小。這類相位偵測器亦可以稱為″起停式偵測器(bang-bang detector)″。特別是，這類相位偵測器之特征系這類相位偵測器可以具有一相對低位準之復雜度。
在這種例子中，這個相位偵測器之輸出系產(chǎn)生一信號，其舉例來說，可以根據(jù)這個時脈之相角系領先或落后這個資料信號之相角、這些相角系彼此匹配、或這些相角系無法實時得知，藉以假設三種數(shù)值，亦即″時脈過早″、″時脈正確″、或″時脈過晚″。這個輸出信號可以是一三元信號，其可以在這個相差具有一正數(shù)學符號時具有一正數(shù)值、在這個相差具有一負數(shù)學符號時具有一負數(shù)值、或在這個相差等于0或無法實時得知時具有一0數(shù)值。然而，這個輸出信號卻無法提供任何數(shù)量敘述以表示這個相差大小。
或者，這個相位偵測器之輸出亦可以產(chǎn)生一二進制信號，其系根據(jù)這個相差是否具有正數(shù)學符號或負數(shù)學符號，藉以提供一邏輯位準0或一邏輯位準1。
這樣，這種鎖相回路(PLL)及一延遲鎖相回路(DLL)之優(yōu)點便可以組合，其不但具有高效能、并且亦具有數(shù)字相位偵測器之簡易實施優(yōu)點。這種延遲鎖相回路(DLL)，其具有這個數(shù)字相位偵測器及這個積分器，以及這個延遲組件，其在這種例子中系設計為可控制的，系整體表示一電路組件，其電性特征系對應于一線性、模擬相位偵測器之電性特征。
根據(jù)本原則，一非線性相位偵測器系用以比較到達這個電路之一數(shù)據(jù)信號及一時脈信號。在這種例子中，這個資料信號或這個時脈信號系具有一延遲地供應至這個相位偵測器。這個相位偵測器系可以在其輸出產(chǎn)生一傳動信號(舉例來說，一三元傳動電壓)，其系用以驅動一積分器，其系連接至這個數(shù)字相位偵測器之下行傳輸。為形成一延遲鎖相回路(DLL)，這個積分器之輸出系連接至一延遲組件，其系置于這個數(shù)字相位偵測器之輸出側邊之這個資料路徑或這個時脈信號路徑中。在這種例子中，這個延遲組件可以是一控制延遲組件。在這種例子中，這個延遲系利用這個信號控制，其系產(chǎn)生于這個積分器之輸出。
這個控制回路系形成一延遲鎖相回路(DLL)。在這種例子中，在一非線性、極快速之控制程序中，這個時脈相位系從屬于這個資料相位、或這個資料相位系隸屬于這個實時脈相位。在這種例子中，這個延遲鎖相回路DLL之輸出信號(其系產(chǎn)生于這個積分器之輸出)系線性取決于這個時脈相位及這個資料信號相位間之差異，假如這個延遲組件，其連接至這個數(shù)字相位偵測器之一輸入，系具有一線性特征。
在這種鎖相回路(PLL)中，這個信號(其系產(chǎn)生于這個積分器之輸出)系在一回路濾波器中進行濾波，其系連接至這個積分器之下行傳輸、并控制連接這個回路濾波器之下行傳輸之一電壓控制震蕩器(VCO)。在這種例子中，這個回路濾波器系可以具有一正比構件及一積分構件，藉以使這個資料信號相位及這個時脈信號相位間之剩余控制誤差能夠等于0、或可以盡可能縮小。
在本發(fā)明之一較佳實施例中，這個回路濾波器，其系連接至這個積分器之下行傳輸，系具有一正比調整器構件。這個正比構件系用于實際之相位控制程序中。另外，為了在這個建議電路中產(chǎn)生一二階相位轉移函數(shù)，這個回路濾波器系具有一積分構件(而非使用這個延遲回路)，藉以產(chǎn)生這個轉移函數(shù)之第二個極點。在這種例子中，這個積分器之積分常數(shù)系可以忽略地小。在這種例子中，由于這個延遲鎖相回路之時間程序總是可以忽略地短，因此這個相位偵測器并不需要具有一線性響應。因此，這個回路濾波器便可以利用一較簡易、非線性之相位偵測器。
在本發(fā)明電路中，這個相位轉移函數(shù)之兩個極點系可以利用這個鎖相回路之參數(shù)進行架構，而不需要這個相位偵測器之任何定義或線性輸出數(shù)值。
根據(jù)本發(fā)明之一較佳實施例，這個相位轉移函數(shù)系表示為H(s)=11+s·KτK0·F+s2·TK0·Kd·F]]>
其中，F(xiàn)系這個回路濾波器之轉移函數(shù)、Kτ系這個延遲組件之轉換梯度(相位/電壓)、K0系這個電壓控制震蕩器(VCO)之轉換梯度(循環(huán)頻率/電壓)、Kd系這個相位偵測器常數(shù)(電壓/相位)、s系復循環(huán)頻率、且T系這個積分器之積分時間常數(shù)。
假設這個積分時間常數(shù)T系可以忽略地小，則這個相位轉移函數(shù)H(s)將會變成H(s)=11+s·KτK0·F]]>如此，這個相位轉移函數(shù)H(s)將不會具有這個偵測器常數(shù)Kd，相對于傳統(tǒng)鎖相回路(PLL)之相位轉移函數(shù)Hclassical(s)，其表示為Hclassical(s)=11+s·KτK0·Kd·F]]>誠如傳統(tǒng)之鎖相回路(PLL)理論，本發(fā)明電路之相位轉移函數(shù)H(s)系二階，倘若這個轉移函數(shù)F系一階片段合理函數(shù)，亦即這個轉移函數(shù)F系具有一積分構件。利用架構目的之表示式1/Kτ取代這種建議排列KD，其系未定義于一非線性或起停式相位偵測器(bang-bang phase detector)，這個二階控制回路便可以架構為一線性系統(tǒng)，即使這個相位偵測器之操作方法系非線性的。
具有一積分構件之一回路濾波器之另一優(yōu)點系，這個電壓控制震蕩器(VCO)頻率及這個資料信號之資料速率間之任何差異系可以利用這個積分構件進行補償。在這個控制程序完成后，這個延遲鎖相回路(PLL)便可以利用相同于沒有任何頻率誤差之驅動范圍進行操作。有鑒于此，這個回路濾波器可以不需要一高精密度晶體震蕩器。事實上，這個回路濾波器甚至可以利用一電壓控制震蕩器(VCO)，其系可以在一寬廣范圍上進行調諧，因為目前技術并無法產(chǎn)生如此高頻之晶體震蕩器。
在本發(fā)明之另一較佳實施例中，這個延遲組件系連接于供應這個資料信號之連接點及這個相位偵測器之第二輸入間。在這個資料路徑中，這個延遲組件之排列系這個建議原則之一可能實施方式，其系允許一特別簡易之電路設計。
在一較佳實施例中(其中，這個延遲組件系排列于這個資料路徑中)，這個延遲組件之一資料輸入系連接至這個積分器之輸出，藉以控制這種鎖相回路。
在本發(fā)明之另一較佳實施例中，這個延遲組件系連接在這個電壓控制震蕩器(VCO)之輸出及這個相位偵測器之輸入間。在這種例子中，這個延遲組件系排列于這個電路之時脈路徑中。
在本發(fā)明之另一較佳實施例中，倘若這個延遲組件系排列在這個時脈路徑中，則這個延遲組件系連接至這個積分器之輸出，藉以控制這種鎖相回路。
在另一較佳實施例中，倘若這個延遲組件系排列在這個時脈路徑中，則另一延遲組件系連接至輸出以提供一時脈輸出信號。在這種例子中，這個另一延遲組件之延遲時間最好能夠小于這個時脈路徑中、這個延遲組件之一延遲時間調整范圍之下限。
在另一較佳實施例中，倘若這個延遲組件系排列于這個時脈路徑中，這個相位偵測器及積分器系提供一匹配串聯(lián)電路，其至少具有一匹配延遲組件，藉以將這個資料信號相位匹配于這個信號之相角，其可以在這個震蕩器進行分接。因此，這個跳動容忍度范圍便可以盡可能延伸至這個快速延遲鎖相回路(DLL)設定之最大范圍。
在本發(fā)明之另一較佳實施例中，這個積分器系一低通濾波器。
本發(fā)明之其它細節(jié)系申請專利范圍附屬項之標的。
〔圖式之簡單說明〕本發(fā)明系利用復數(shù)個較佳實施例，并配合所附圖
式詳細說明如下，其中第1圖系表示本發(fā)明第一較佳實施例之方塊圖，其系在這個資料路徑中具有一可控制延遲組件；第2圖系表示本發(fā)明第二較佳實施例之方塊圖，其系在這個時脈路徑中具有一可控制延遲組件；第3圖系表示第2圖之時脈信號之信號波形；以及第4圖系表示第2圖之鎖相回路(PLL)之發(fā)展，其具有一匹配串聯(lián)電路。
〔較佳實施例之詳細說明〕第1圖系表示一種鎖相回路(PLL)，用以由一資料信號(DS)中回復得到一時脈信號(CL)。具有一信號輸入(S)及一控制輸入(ST)之一電壓控制延遲組件(VZS)系用以將這個資料信號(DS)轉換為一延遲資料信號(DS*)，其系供應至一數(shù)字相位偵測器(DPD)之一正輸入(P)。這個時脈信號(CL)系供應至這個數(shù)字相位偵測器(DPD)之另一負輸入(M)。一傳動電壓(UB)系可以在這個數(shù)字相位偵測器(DPD)之一輸出進行分接，并提供一電壓數(shù)值以做為這些輸入信號間之相角之一函數(shù)。在這種例子中，這個傳動電壓(UB)系一三元電壓系，舉例來說，在這個數(shù)據(jù)信號(DS*)之相角過早于這個時脈信號(CL)之相角時成為一正數(shù)值、在這個資料信號(DS*)之相角過晚于這個時脈信號(CL)之相角時成為一負數(shù)值、并在這些相角彼此匹配或無法由這個資料信號取得信息(因為這個資料信號(DS)不具有側翼變化)時成為一0數(shù)值。一積分器(IR)，其時間常數(shù)為T，系連接至這個數(shù)字或非線性相位偵測器(DPD)之輸出。在這種例子中，這個時間常數(shù)T系進行設定，藉以在這個積分器(IR)之輸出產(chǎn)生一平均電壓(UD)，其系在各種例子中，對這個資料信號(DS)之復數(shù)個資料位進行平滑動作。這個平均電壓(UD)系用以控制這個電壓控制延遲組件VZS，其系將這個平均電壓(UD)供應至這個延遲組件(VZS)之控制輸入(ST)。舉例來說，倘若這個傳動電壓UB之定義系如先前所述，則這個平均電壓(UD)系作用于這個延遲組件(VZS)，藉以使其延遲組件能夠隨著這個平均電壓(UD)之大小而增加。因此，這個資料信號(DS)之一領先相位系逐漸增加其延遲，藉以補償這個領先幅度。這個電路，其包括這個數(shù)字相位偵測器(DPD)、積分器(IR)、及可控制延遲組件(VZS)，系形成一延遲鎖相回路(DLL)。在這種例子中，在一非線性控制程序中，這個延遲數(shù)據(jù)信號DS*之相角系從屬于這個時脈信號(CL)之相角，其在這種例子中系極快速。這個平均電壓(UD)，其在這種例子中系產(chǎn)生于這個積分器(IR)之輸出，系取決于這個資料信號(DS)之相位及這個時脈信號(DL)之相角間之差異。在這種例子中，倘若這個電壓控制延遲組件(VZS)系具有一線性特征，則這個數(shù)據(jù)信號(DS)相角對應于這個時脈信號(CL)相角之波動系利用一線性方式轉移至這個平均電壓(UD)。
另外，一回路濾波器(LF)系連接至這個積分器(IR)之輸出、且一電壓控制震蕩器(VCO)系連接至這個回路濾波器(LF)之輸出，藉以使這個平均電壓(UD)能夠用于一鎖相回路(PLL)中，藉以控制可在這個電壓控制震蕩器(VCO)之輸出進行分接之一信號頻率。在這種例子中，這個電壓控制震蕩器(VCO)之輸出信號實施上即是這個時脈信號(CL)，其系供應至這個數(shù)字相位偵測器(DPD)之第一輸入。這個回路濾波器(LF)系具有一轉移函數(shù)F(s)，其具有一正比構件及一積分構件。在這種例子中，這個正比調整器構件系可以進行調整，藉以調整這個鎖相回路(PLL)之頻寬。這個正比構件及積分構件亦可以進行架構，藉以讓這個時脈信號(CL)相角及這個資料信號(DS*)相角間之剩余控制誤差等于0。
另外，這個延遲鎖相回路(DLL)之安定時間系可以進行設定，藉以使其能夠小于高階鎖相回路(PLL)之安定時間。這個積分器(IR)之積分時間常數(shù)(T)系相應地選擇為極小。另一方面，這個積分時間常數(shù)(T)應該選擇為足夠長，藉以使這個平均電壓(UD)能夠在這個數(shù)據(jù)信號之復數(shù)個周期內進行平滑，而不需要進行管理高階鎖相回路(PLL)之控制程序。
因此，在本發(fā)明之較佳實施例中，一非線性、數(shù)字相位偵測器(DPD)系排列于一延遲鎖相回路(DLL)中，藉以在這個延遲鎖相回路(DLL)中、這個積分器(IR)之輸出產(chǎn)生一線性、模擬信號，進而做為這個時脈信號(CL)及這個資料信號(DS)相角間之實時控制誤差之一量測。這類數(shù)字相位偵測器(DPD)系可以特別簡易地制作。在這種例子中，這個回路濾波器(LF)系一濾波器，其具有一正比構件及一積分構件，藉以讓這個時脈相位可以從屬于這個資料信號之相角，而不需要任何剩余控制誤差。
第2圖系表示這種鎖相回路(PLL)之另一較佳實施例之方塊圖，藉以由一資料信號(DS)中回復得到一時脈信號(CL)。在這種例子中、且相對于第1圖之鎖相回路(PLL)，這個電壓控制延遲組件(VZS)并未排列于這個資料路徑中，而是排列于這個時脈路徑中。因此，這個資料信號(DS)系直接供應至這個數(shù)字相位偵測器(DPD)之一輸入，亦即正輸入(P)、且這個電壓控制延遲組件(VZS)系延遲這個時脈信號(CL)，其可以利用一時間延遲(TD)供應至這個數(shù)字相位偵測器(DPD)，藉以使一延遲時脈信號(CL1)能夠供應至這個數(shù)字相位偵測器(DPD)。如第一較佳實施例所述，這個平均電壓(UD)系施加于這個電壓控制延遲組件(VZS)之控制輸入(ST)，藉以控制這個時間延遲(TD)。這個平均電壓(UD)亦經(jīng)由一回路濾波器(LF)傳送，藉以在其輸出產(chǎn)生這個時脈信號(CL)時，驅動一電壓控制震蕩器(VCO)。另一延遲組件(VZ)，其系連接至這個電壓控制震蕩器(VCO)之輸出、并具有一時間延遲τ，系產(chǎn)生一時脈輸出信號(CL*)，其對應于一資料輸出信號(D0)，其可以由這個數(shù)字相位偵測器(DPD)進行分接。這個數(shù)字相位偵測器(DPD)及這個積分器(IR)系組合形成一偵測器單元(DU)。
如第1圖所示，這個傳動電壓系一三元電壓，其電壓數(shù)值系承載下列信息，包括″時脈過早″、″時脈正確″、或″時脈過晚″。在這種例子中，這個平均電壓(UB)系取決于這個數(shù)據(jù)信號(DS)相角，其系對應于這個延遲時脈信號(CL1)相角。這個平均電壓(UD)系對應于一平滑傳動電壓(UB)，其在這個資料信號DS之復數(shù)個資料位上系呈現(xiàn)常數(shù)或幾乎常數(shù)。這個平均電壓(UD)系用以設定這個電壓控制延遲組件(VZS)之時間延遲(TD)。第2圖所示之延遲鎖相回路(DLL)，其包括這個數(shù)字相位偵測器(DPD)、這個積分器(IR)、及這個電壓控制延遲組件(VZS)，系利用一非線性方式追蹤這個延遲時脈信號(CL1)之相位、而不能極快速地追蹤這個資料信號(DS)之相角。相對于此，這個數(shù)據(jù)相位之緩慢波動系線性轉移至這個平均電壓(UD)，其電壓控制延遲組件(VZS)系具有一線性特征。這樣，這個相位偵測器(DPD)之非線性特征便可以去除，因為在這個延遲鎖相回路(DLL)中，這個相差，其可以利用這個數(shù)字相位偵測器(DPD)進行識別，系極快速地降低為0。
這個平均電壓信號(UD)，其可以利用這個延遲鎖相回路(DLL)產(chǎn)生于這個積分器(IR)之輸出、并且正比于這個資料信號(DS)相對于這個時脈信號(CL1)之相位波動，系經(jīng)由一回路濾波器(LF)驅動一電壓控制震蕩器(VCO)。
相較于第1圖所示之鎖相回路(PLL)，第2圖所示之鎖相回路(PLL)系具有下列優(yōu)點，亦即插入這個時脈路徑之一電壓控制延遲組件(VZS)系可以利用較簡易電路產(chǎn)生，相較于這個資料路徑之排列。
第3圖系第2圖所示之時脈信號之時脈信號波形。這乃是表示這個時脈信號(CL)，其可以在這個電壓控制震蕩器(VCO)之輸出、這個時脈輸出信號(CL*)、及這個時脈信號(CL)進行分接，其系利用這個電壓控制延遲組件(VZS)延遲這個時間延遲(TD)。這個時脈輸出信號(CL*)相對于這個時脈信號(CL)之時間延遲系表示為τ。這個時間延遲可以在一限制范圍內進行調整，其間隔邊界系TMIN至TMAX。這些間隔邊界TNIN、TMAX系滿足下列條件，包括最小延遲時間(TMIN)必須大于這個另一延遲組件(VZ)之時間延遲τ。另外，最大延遲時間(TMAX)必須小于這個時間延遲τ及這個震蕩器信號(TP)周期之總和。倘若這個電路系利用正反器，其具有顯著之設定及維持時間，則這些設定及維持時間必須列入考量，當設定這個延遲時間(TD)之間隔邊界條件時。
第4圖系表示一匹配串聯(lián)電路，其可以連接至第2圖所示之偵測器單元(DU)。在這種例子中，這個匹配串聯(lián)電路系具有兩個或更多個延遲組件T1至Tn及τ1至τn，藉此，這個資料信號(DS)之相角系可以在這個電壓控制震蕩器(VCO)之輸出、連續(xù)匹配至這個時脈信號(CL)之相角。在這種例子中，一方面系提供具有一固定延遲時間τ1至τn之延遲組件，另一方面則會提供具有一可變延遲時間T1至Tn之延遲組件。在這種例子中，這些圖式符號τk(k＝1，...，n)及Tk(k＝1，...，n)并不僅是表示對應構件，并且亦表示個別構件之延遲時間。
對于一匹配串聯(lián)電路而言，其系在沒有任何誤差之情況下進行操作，這個條件τk-1+Tk≥τk必須要滿足，藉以使第k個正反器能夠觸發(fā)于第(k-1)個正反器之前或同時，如正常平移緩存器之例子。因此，一延遲組件之最小延遲時間系表示為Tkmin≥τk-τk-1。并且，一延遲組件之最大延遲時間系表示為Tmax≥TP+τk-τk-1。倘若這個資料間隔系完全利用，則Tmax＝TP+Tmin。由此可知，一延遲組件Tk之延遲時間至多可以覆蓋一個周期TP，舉例來說，由Tkmin至Tkmin+TP。因此，對于n個串聯(lián)變化，這個鎖相回路(PLL)之跳動容忍度將會增加至n×2π。然而，在這種例子中，這些正反器FF1至FFn之設定及維持時間，其系連接至這些延遲組件τ1至τn，系已經(jīng)忽略。在第4圖中，具有一可調整延遲時間T1至Tn之延遲組件系取代第2圖之可控制延遲組件(VZS)。這個平均電壓(UD)系控制第4圖之所有可控制延遲組件T1至Tn之延遲時間。第2圖所示之電壓控制震蕩器(VCO)輸出系同時連接至這個控制延遲組件Tn及這個未控制延遲組件τn之輸入。這個控制延遲組件T1之輸出(即產(chǎn)生延遲時脈信號CL1之輸出)系連接至這個偵測器單元(DU)之數(shù)字相位偵測器(DPD)。這些控制延遲組件T1至Tn系彼此串連。一正反器FFk(k＝1，...，n)之時脈輸入C系連接至個別未控制延遲組件τK之輸出。這些正反器FFk系彼此串連，其中，第一正反器FF1之資料輸入(D)系連接至這個偵測器單元(DU)之資料輸出(D0)，且在這種例子中，一資料輸出信號Dn系產(chǎn)生于第n個正反器FFn之資料輸出Q。
第4圖所示之匹配串聯(lián)電路系能夠讓這個數(shù)字相位偵測器(DPD)輸出之資料輸出信號能夠追蹤這個輸入資料信號(DS)之主要相位調變，其頻率系大于這個架構鎖相回路(PLL)之頻寬，藉以做為這個延遲鎖相回路(DLL)之一速度函數(shù)。
〔圖式符號〕C→時脈輸入CL→時脈信號CL1→由時脈信號導出的信號CL*→時脈輸出信號D→資料輸入D0→資料輸出信號DPD→數(shù)字相位偵測器DS→資料信號DS*→延遲資料信號DU→偵測器單元FF1→正反器FF2→正反器FFn→正反器F(s)→轉移函數(shù)IR→積分器LF→回路濾波器M→負輸入P→正輸入Q→輸出S→信號輸入ST→控制輸入T→積分時間常數(shù)TD→延遲時間τ→延遲時間TMAX→最大延遲時間TMIN→最小延遲時間T0→時間周期τ1→延遲組件τ2→延遲組件τn→延遲組件
T1→延遲組件T2→延遲組件Tn→延遲組件UB→傳動電壓UC→控制電壓UD→平均電壓VCO→電壓控制震蕩器VZ→延遲組件VZS→電壓控制延遲組件
權利要求
1.一種鎖相回路，用以由一資料信號(DS)回復一時脈信號(CL)，具有一延遲鎖相回路(DLL)，具有一相位偵測器(DPD)，該相位偵測器(DPD)具有一第一輸入(M)，耦接至一連接點以供應可由該時脈信號(CL)導出之一信號(CL1)，及具有一第二輸入(P)，耦接至一連接點以供應該資料信號(DS)，具有一積分器(IR)，連接至該相位偵測器(DPD)之一輸出，及具有一延遲組件(VZS)，利用一控制輸入(ST)連接至該積分器(IR)之一輸出、并以其輸出側邊連接至該相位偵測器(DPD)之兩個輸入之一；一回路濾波器(LF)，連接至該積分器(IR)之該輸出；以及一電壓控制震蕩器(VCO)，以其輸入側邊連接至該回路濾波器(LF)之一輸出、并在其輸出分接該時脈信號(CL)；其特征在于該相位偵測器(DPD)系一非線性相位偵測器。
2.如申請專利范圍第1項所述之鎖相回路，其特征在于該非線性相位偵測器(DPD)系在其輸出產(chǎn)生一信號，其可以在各種情況中成為三種狀態(tài)之一，包括一第一狀態(tài)，其中，該時脈信號之相位系領先該資料信號之相位，一第二狀態(tài)，其中，該時脈信號之相位系落后該資料信號之相位，以及一第三狀態(tài)，其中，該等相角系彼此匹配或無法實時得知。
3.如申請專利范圍第1項所述之鎖相回路，其特征在于該非線性相位偵測器(DPD)系在其輸出產(chǎn)生一二進制信號。
4.如申請專利范圍第1至3項之任一項所述之鎖相回路，其特征在于該回路濾波器(LF)系具有一正比調整器構件及一積分調整器構件。
5.如申請專利范圍第1至4項之任一項所述之鎖相回路，其特征在于該延遲組件(VZS)系連接于供應該資料信號(DS)之該連接點、及該相位偵測器(DPD)之該第二輸入間。
6.如申請專利范圍第5項所述之鎖相回路，其特征在于為控制該鎖相回路，該延遲組件(VZS)系連接至該積分器(IR)之該輸出。
7.如申請專利范圍第1至4項之任一項所述之鎖相回路，其特征在于該延遲組件(VZS)系連接于該電壓控制震蕩器(VCO)之該輸出、及該相位偵測器(DPD)之該第一輸入間。
8.如申請專利范圍第7項所述之鎖相回路，其特征在于為控制該鎖相回路，該延遲組件(VZS)系連接至該積分器(IR)之該輸出。
9.如申請專利范圍第8項所述之鎖相回路，其特征在于另一延遲組件(VZ)系連接至該電壓控制震蕩器(VCO)之該輸出，藉以提供一時脈輸出信號(CL*)。
10.如申請專利范圍第7至9項之任一項所述之鎖相回路，其特征在于一匹配串聯(lián)電路，其系連接至該數(shù)字相位偵測器(DPD)及該積分器(IR)、并至少具有另一控制延遲組件(T2)，用以匹配一資料輸出信號(D0)之相角。
11.如申請專利范圍第1至10項之任一項所述之鎖相回路，其特征在于該積分器(IR)系一低通濾波器。
12.如申請專利范圍第9項所述之鎖相回路，其特征在于該另一延遲組件(VZ)之延遲組件(τ)系小于該控制延遲組件(VZS)之可調整時間延遲(TD)之一下限。
全文摘要
一種鎖相回路，用以由一資料信號(DS)回復一時脈信號(CL)、并具有包括一非線性數(shù)字相位偵測器(DPD)之一延遲鎖相回路(DLL)。該延遲鎖相回路，其內嵌于本實施例之一鎖相回路中，之動作系相似于一線性相位偵測器。上述鎖相回路可以利用低成本制作、且特別適用于數(shù)據(jù)通信中。
文檔編號H03L7/085GK1479973SQ01820189
公開日2004年3月3日 申請日期2001年12月3日 優(yōu)先權日2000年12月7日
發(fā)明者R·恩特里克, R 恩特里克 申請人:因芬尼昂技術股份公司