一種半導體器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體制造工藝，具體而言涉及一種具有底部寬度大于頂部寬度(gp橫截面呈凸型)的淺溝槽隔離結(jié)構(gòu)的半導體器件及形成該淺溝槽隔離結(jié)構(gòu)的方法。
【背景技術(shù)】
[0002]在半導體制造工藝中，所形成的淺溝槽隔離(STI)結(jié)構(gòu)的性能對于最后形成的半導體器件的電學性能而言至關(guān)重要。
[0003]現(xiàn)有的形成如圖1所示的淺溝槽隔離結(jié)構(gòu)101的工藝通常包括下述步驟:首先，在半導體襯底100上依次沉積緩沖層和硬掩膜層，緩沖層的材料優(yōu)選氧化物，硬掩膜層的材料優(yōu)選氮化硅；圖案化硬掩膜層，以在硬掩膜層中形成構(gòu)成淺溝槽隔離結(jié)構(gòu)101的圖案的開口，該過程包括:在硬掩膜層上形成具有淺溝槽隔離結(jié)構(gòu)101的圖案的光刻膠層，以所述光刻膠層為掩膜，蝕刻硬掩膜層直至露出緩沖層，采用灰化工藝去除所述光刻膠層；以圖案化的硬掩膜層為掩膜，在半導體襯底中蝕刻出用于形成淺溝槽隔離結(jié)構(gòu)101的溝槽；在所述溝槽的側(cè)壁和底部形成襯里層101a，其材料為氧化物；在所述溝槽中以及硬掩膜層上沉積隔離材料101b，其通常為氧化物；執(zhí)行化學機械研磨工藝以研磨隔離材料101b，直至露出硬掩膜層；采用濕法蝕刻去除硬掩膜層和緩沖層。
[0004]隨著半導體器件特征尺寸的不斷縮減，對于溝道長度小于I微米的MOS器件而言，其存在顯著的反轉(zhuǎn)窄寬效應(yīng)(reverse narrow width effect),即器件的閾值電壓隨著隔離器件不同有源區(qū)的淺溝槽隔離結(jié)構(gòu)的寬度的減小而降低，進而造成器件性能和可靠性的下降。產(chǎn)生上述現(xiàn)象的原因是，采用濕法蝕刻去除硬掩膜層和緩沖層時，部分隔離材料1lb和部分襯里層1la也被同時去除，從而在淺溝槽隔離結(jié)構(gòu)101的頂部拐角處形成凹槽102 ;后續(xù)在半導體襯底100上依次形成柵極介電層和柵極材料層(其構(gòu)成材料包括多晶硅或者其它導電材料)之后，柵極材料層將會填充凹槽102，所述凹槽102中存在的柵極材料層將會誘導柵極介電層產(chǎn)生本地電場效應(yīng)，進而導致器件的閾值電壓的降低以及漏電流的升高。
[0005]因此，需要提出一種方法，以解決上述問題。

【發(fā)明內(nèi)容】

[0006]針對現(xiàn)有技術(shù)的不足，本發(fā)明提供一種淺溝槽隔離結(jié)構(gòu)的制造方法，包括:提供半導體襯底，在所述半導體襯底上依次形成襯墊氧化物層和硬掩膜層；在所述半導體襯底中蝕刻出用于填充隔離材料的第一溝槽；執(zhí)行離子注入，以在所述第一溝槽的側(cè)壁與所述襯墊氧化物層的下部交界的拐角區(qū)域形成離子注入?yún)^(qū)；以所述離子注入?yún)^(qū)為掩膜選擇性蝕刻所述半導體襯底，以在所述第一溝槽的下部形成寬度大于所述第一溝槽的第二溝槽；在所述第二溝槽的側(cè)壁和底部形成襯里氧化層；在所述第二溝槽和所述第一溝槽中填充所述隔離材料，以形成所述淺溝槽隔離結(jié)構(gòu)，其中，所述淺溝槽隔離結(jié)構(gòu)的底部寬度大于頂部寬度。
[0007]進一步，所述襯墊氧化物層的厚度為100-400埃。
[0008]進一步，所述第一溝槽的深度為50_100nm。
[0009]進一步，所述離子注入的入射方向相對于所述半導體襯底的表面的交角為10-35度，注入劑量為1.0 X e15-l.0 X e16離子/平方厘米，注入能量為3_30keV。
[0010]進一步，所述離子注入的注入離子為硅離子或鍺離子。
[0011]進一步，所述第二溝槽的深度為200-330nm。
[0012]進一步，形成所述襯里氧化層之后填充所述隔離材料之前，還包括對所述襯里氧化層實施摻雜注入的步驟。
[0013]進一步，所述摻雜注入為碳摻雜注入，摻雜濃度為5.0 X e19-l.0 X e21離子/平方厘米。
[0014]進一步，所述隔離材料為氧化物、具有高介電常數(shù)的材料或者二者的結(jié)合。
[0015]進一步，填充所述隔離材料之后，還包括實施另一摻雜注入的步驟，以在所述隔離材料中慘雜碳或氣。
[0016]進一步，所述碳的摻雜濃度為5.0 X e19-l.0 X e21離子/立方厘米，所述氮的摻雜濃度為1.0X e20-l.0 X e22離子/立方厘米。
[0017]進一步，填充所述隔離材料之后，還包括去除所述硬掩膜層和所述襯墊氧化物層的步驟。
[0018]本發(fā)明還提供一種半導體器件，所述半導體器件包括采用上述制造方法中的任一方法制造的淺溝槽隔離結(jié)構(gòu)，所述淺溝槽隔離結(jié)構(gòu)的底部寬度大于頂部寬度。
[0019]根據(jù)本發(fā)明，可以有效抑制半導體器件特征尺寸的不斷縮減所引起的反轉(zhuǎn)窄寬效應(yīng)，提升淺溝槽隔離結(jié)構(gòu)的隔離性能。
【附圖說明】
[0020]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。
[0021]附圖中:
[0022]圖1為根據(jù)現(xiàn)有工藝形成的淺溝槽隔離結(jié)構(gòu)的示意性剖面圖；
[0023]圖2A-圖2E為根據(jù)本發(fā)明示例性實施例的方法依次實施的步驟所分別獲得的器件的示意性剖面圖；
[0024]圖3為根據(jù)本發(fā)明示例性實施例的方法依次實施的步驟的流程圖。
【具體實施方式】
[0025]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進行描述。
[0026]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟，以便闡釋本發(fā)明提出的形成橫截面呈凸型的淺溝槽隔離結(jié)構(gòu)的方法以及具有該淺溝槽隔離結(jié)構(gòu)的半導體器件。顯然，本發(fā)明的施行并不限定于半導體領(lǐng)域的技術(shù)人員所熟習的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0027]應(yīng)當理解的是，當在本說明書中使用術(shù)語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0028][示例性實施例]
[0029]下面，參照圖2A-圖2E和圖3來描述根據(jù)本發(fā)明示例性實施例的方法形成橫截面呈凸型的淺溝槽隔離結(jié)構(gòu)的詳細步驟。
[0030]參照圖2A-圖2E，其中示出了根據(jù)本發(fā)明示例性實施例的方法依次實施的步驟所分別獲得的器件的示意性剖面圖。
[0031]首先，如圖2A所示，提供半導體襯底200，半導體襯底200的構(gòu)成材料可以采用未摻雜的單晶硅、摻雜有雜質(zhì)的單晶硅、絕緣體上硅(SOI )、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。作為示例，在本實施例中，半導體襯底200的構(gòu)成材料選用單晶硅。
[0032]接下來，在半導體襯底200上依次形成襯墊氧化物層201和硬掩膜層202。形成襯墊氧化物層201和硬掩膜層202的方法可以采用本領(lǐng)域技術(shù)人員所熟習的任何現(xiàn)有技術(shù)，優(yōu)選化學氣相沉積法(CVD)，如低溫化學氣相沉積(LTCVD)、低壓化學氣相沉積(LPCVD)、快熱化學氣相沉積(RTCVD)、等離子體增強化學氣相沉積(PECVD)。襯墊氧化物層201作為緩沖層可以釋放硬掩膜層202和半導體襯底200之間的應(yīng)力，在本實施例中，襯墊氧化物層201的材料為二氧化硅，厚度為100-400埃。硬掩膜層202的材料優(yōu)選氮化硅。
[0033]然后，對硬掩膜層202進行退火之后，利用硬掩膜層202作為掩膜進行隔離區(qū)光亥IJ，在半導體襯底200中蝕刻出用于填充隔離材料的第一溝槽203。所述蝕刻為干法蝕刻，蝕刻氣體包括碳氟化合物等。在本實施例中，第一溝槽203的深度為50-100nm。
[0034]接著，如圖2B所示，以第一溝槽203為工藝窗口執(zhí)行離子注入，以在第一溝槽203的側(cè)壁與襯墊氧化物層201的下部交界的拐角區(qū)域形成離子注入?yún)^(qū)204。所述離子注入的入射方向相對于半導體襯底200的表面的交角為10-35度，注入劑量為1.0Xe15-L OXe16離子/平方厘米，注