本發(fā)明涉及一種晶片封裝及其制備方法，包含具有傾斜貫穿硅通道的至少一集成電路晶粒。

背景技術：

晶片堆疊技術可使兩個晶片緊密在一起，因而使得該兩晶片之間的數據傳輸更快速并且消耗較少電力。將存儲器晶片堆疊在一起，可以得到具有大儲存容量的存儲器模塊。除了堆疊兩個相同晶片之外，亦可將具有不同功能的兩個晶片堆疊在一起而實現不同的功能。

在存儲器晶片堆疊中，各個存儲器晶片具有晶片選擇(chipselection，cs)終端，其用于啟動該存儲器晶片。例如，dram晶片可具有列位址選通(rowaddressstrobe，ras)作為晶片選擇終端。當在存儲器晶片堆疊中的晶片的晶片選擇終端施加信號時，可存取該晶片，而無法存取其他晶片。

在現有技術中，施加在存儲器晶片堆疊的晶片選擇終端的信號經由導線傳遞，而形成此等導線需要額外的制程；當產品朝向精細間距(fine-pitch)發(fā)展時，此等額外導線會增加信號導線短路的風險。再者，長線路亦會占據較多空間而造成信號傳遞延遲，并且造成大的晶片封裝。

上文的「現有技術」說明僅是提供背景技術，并未承認上文的「現有技術」說明公開本公開的標的，不構成本公開的現有技術，且上文的「現有技術」的任何說明均不應作為本案的任一部分。

技術實現要素：

本發(fā)明的一實施例提供一種晶片封裝，包括至少一集成電路晶粒。在一些實施例中，該至少一集成電路晶粒包括：一基板部，具有位于一前側與一背側之間的一內面；位于該前側上的一電互連部；位于該電互連部的上表面上的至少一第一連接終端；位于該基板部的該背側上的至少一第二連接終端；至少一連接線，電連接該至少一第一連接終端與該至少一第二連接終端；位于該基板部的該內面與該電互連部的該上表面之間的一晶片選擇終端；以及一晶片選擇線，連接至該晶片選擇終端與該第二連接終端與該至少一第一連接終端其中之一；其中該晶片選擇線與該至少一連接線至少其中之一包括一傾斜部，該傾斜部相對于該基板部的該背側傾斜。

在一些實施例中，該傾斜部是設置在該基板部中，以及該晶片選擇線另包括一垂直部，該垂直部位于該電互連部中。

在一些實施例中，該晶片選擇線包括該傾斜部，該傾斜部相對于該基板部的該背側傾斜，以及該至少一連接線包括一垂直部，該垂直部垂直于該基板部的該背側。

在一些實施例中，該至少一連接線包括該傾斜部，該傾斜部相對于該基板部的該背側傾斜，以及該晶片選擇線包括一垂直部及一橫部，該垂直部位該基板部中，該橫部連接至該垂直部。

在一些實施例中，該至少一連接線包括具有第一傾斜角度的一第一傾斜部，該第一傾斜角度是相對于該基板部的該背側，以及該晶片選擇線包括具有第二傾斜角度的一第二傾斜部，該第二傾斜角度是相對于該基板部的該背側，并且該第一傾斜角度是不同于該第二傾斜角度。

在一些實施例中，該至少一連接線包括具有第一傾斜角度的一第一傾斜部，該第一傾斜角度是相對于該基板部的該背側，以及該晶片選擇線包括具有第二傾斜角度的一第二傾斜部，該第二傾斜角是相對于該基板部的該背側，并且該第一傾斜角度是與該第二傾斜角度實質相同。

在一些實施例中，該至少一連接線包含一垂直部，其位于該電互連部中。

在一些實施例中，該至少一連接線電連接的該第一連接終端并非位于電連接的該第二連接終端的正上方。

在一些實施例中，該晶片選擇終端是位于該電互連部中。

在一些實施例中，該晶片選擇終端是位于該基板部中。

在一些實施例中，該至少一集成電路晶粒包括包含多個第一連接終端及多個第二連接終端，該多個第一連接終端的數量是比該多個第二連接終端的數量短少至少一終端。

在一些實施例中，該至少一集成電路晶粒是晶圓上多個集成電路晶粒其中之一。

在一些實施例中，該至少一集成電路晶粒是從晶圓分離的集成電路晶粒。

在一些實施例中，該至少一集成電路晶粒是存儲器晶片。

在一些實施例中，該第二連接終端與該第一連接終端是以錯位方式沿著垂直方向設置。

在一些實施例中，該第二連接終端與該第一連接終端是以不對齊方式(misalignedmanner)沿著垂直方向設置。

在一些實施例中，該晶片封裝包括一下集成電路晶粒以及一上集成電路晶粒，該上集成電路晶粒是堆疊在該下集成電路晶粒的上方，該上集成電路晶粒包含多個第二連接終端，該下集成電路晶粒包含多個第一連接終端，其中該上集成電路晶粒的該多個第二連接終端其中之一是未電連接至該下集成電路晶粒的該多個第一連接終端。

在一些實施例中，該晶片封裝包括夾置在該下集成電路晶粒與該上集成電路晶粒之間的一粘著層。

在一些實施例中，該晶片封裝包括一物件，并且該至少一集成電路晶粒是附接至該物件，其中該物件是選自于由封裝電路基板、硅中介物、玻璃中介物、以及另一集成電路晶粒所組成的群組。

本發(fā)明的另一實施例是提供一種晶片封裝的制備方法。在一些實施例中，該方法的步驟包括：提供一基板部，具有在一前側與一背側之間的一內面；在該基板部的該內面與該電互連部的一上表面之間，形成一晶片選擇終端；在該前側上，形成一電互連部；在該電互連部的該上表面上，形成至少一第一連接終端；形成連接至該晶片選擇終端的一晶片選擇插塞；形成電連接至該至少一第一連接終端的至少一連接插塞；以及在該基板部的該背側上，形成電連接至該至少一連接插塞的至少一第二連接終端；其中該晶片選擇插塞與該至少一連接插塞至少其中之一是一傾斜插塞，其是相對于該基板部的該背側傾斜。

在一些實施例中，該方法的步驟另包括：在該基板部的該背側上，形成具有至少一開口的一遮罩層；相對于一水平面，傾斜該基板部；經由該至少一開口，進行蝕刻制程，移除部分的該基板部，以形成相對于該基板部的該背側的至少一開孔；以及使用導體填充該至少一開孔。

在一些實施例中，該方法的步驟另包括：相對于一水平面，傾斜該基板部；進行一激光鉆孔制程，自該基板部的該背側移除部分的該基板部，以形成相對于該基板部的該背側的至少一開孔；以及用導體填充該至少一開孔。

在一些實施例中，形成晶片選擇線是包括當該基板部定位于第一角度時，進行第一蝕刻制程，以形成至少一第一開孔，形成至少一連接線是包括當該基板部定位于第二角度時，進行第二蝕刻制程，形成至少一第二開孔，以及該至少一第一開孔與該至少一第二開孔是與該基板部的該背側具有不同的夾角。

在一些實施例中，形成晶片選擇線包括當該基板部是定位于第一角度時，進行一第一激光鉆孔制程，以形成至少一第一開孔，形成至少一連接線是包括當該基板部是定位于第二角度時，進行一第二激光鉆孔制程，以形成至少一第二開孔，并且該至少一第一開孔與該至少一第二開孔是與該基板部的該背側具有不同的夾角。

在一些實施例中，該方法的步驟另包括：將該至少一集成電路晶粒堆疊至一物件，該物件是選自于由封裝電路基板、硅中介物、玻璃中介物、以及另一集成電路晶粒所組成的群組。

在本公開的一些實施例中，在該集成電路晶粒中，該晶片選擇線與該至少一連接線至少其中之一包含一傾斜部，該傾斜部相對于該基板的該背側傾斜(形成傾斜貫穿硅通道)，因而縮短該集成電路晶粒中的該晶片選擇信號的信號傳輸路徑。

前述內容已相當廣泛地概述本公開的特征與技術優(yōu)點，因而可更理解以下本公開的詳細說明。以下敘述本公開的其他特征與優(yōu)點，其是形成本公開的權利要求的標的。該本領域技術人員應理解所公開的概念與特定實施例可作為基礎而修飾或設計其他結構或制程以完成本公開的相同目的。該本領域技術人員亦應理解此均等建構并不脫離權利要求所主張的本公開的精神與范圍。

附圖說明

由以下詳細說明與附隨附圖得以最佳了解本申請案公開內容的各方面。注意，根據產業(yè)的標準實施方式，各種特征并非依比例繪示。實際上，為了清楚討論，可任意增大或縮小各種特征的尺寸。

圖1是一剖面圖，例示本公開的一實施例的晶片封裝。

圖2是一剖面圖，例示本公開的另一實施例的晶片封裝。

圖3是一剖面圖，例示本公開的另一實施例的晶片封裝。

圖4是一剖面圖，例示本公開的另一實施例的晶片封裝。

圖5是一剖面圖，例示本公開的另一實施例的晶片封裝。

圖6是一剖面圖，例示本公開的另一實施例的晶片封裝。

圖7是一剖面圖，例示本公開的另一實施例的晶片封裝。

圖8是一剖面圖，例示本公開的另一實施例的晶片封裝。

圖9是一剖面圖，例示本公開的另一實施例的晶片封裝。

圖10是一剖面圖，例示本公開的另一實施例的晶片封裝。

圖11是一剖面圖，例示本公開的另一實施例的晶片封裝。

圖12-17是剖面圖，例示本公開的一實施例的制備集成電路晶粒的方法。

附圖標記說明：

10a～10h集成電路晶粒

60a橫部

60b垂直部

70a上連接終端

70b垂直插塞

80模塑料

90模塑料

100a～100k晶片封裝

101a第一集成電路晶粒

101b第二集成電路晶粒

101c第三集成電路晶粒

101d第四集成電路晶粒

110基板部

110a前側

110b背側

110c內面

111a晶片選擇終端

111b晶片選擇終端

113a、113b垂直插塞

113c互連

113e互連

115第一開孔

117導體

117a晶片選擇插塞

117b傾斜連接插塞

117c傾斜晶片選擇插塞

117d互連

117e垂直通道

119a、119b、119c、119d晶片選擇線

119d晶片選擇線

120電互連部

120a上表面

121a上連接終端

121b下連接終端

125第二開孔

127金屬凸塊

129a連接線

129e連接線

130遮罩層

131開口

140a蝕刻氣體

140b激光

200、200a、200c、200d物件

201a第一側

201b第二側

203焊球

205內線路

210a～210d接點

220a～220d焊球

300粘著層

400水平面

具體實施方式

以下公開內容提供許多不同的實施例或范例，用于實施本申請案的不同特征。元件與配置的特定范例的描述如下，以簡化本申請案的公開內容。當然，這些僅為范例，并非用于限制本申請案。例如，以下描述在第二特征上或上方形成第一特征可包含形成直接接觸的第一與第二特征的實施例，亦可包含在該第一與第二特征之間形成其他特征的實施例，因而該第一與第二特征并非直接接觸。此外，本申請案可在不同范例中重復元件符號與/或字母。此重復是為了簡化與清楚的目的，而非支配不同實施例與/或所討論架構之間的關系。

再者，本申請案可使用空間對應語詞，例如「之下」、「低于」、「較低」、「高于」、「較高」等類似語詞的簡單說明，以描述附圖中一元件或特征與另一元件或特征的關系?？臻g對應語詞是用以包括除了附圖中描述的位向之外，裝置于使用或操作中的不同位向。裝置或可被定位(旋轉90度或是其他位向)，并且可相應解釋本申請案使用的空間對應描述。可理解當一特征是形成于另一特征或基板上方時，可有其他特征存在于其間。再者，本申請案可使用空間對應語詞，例如「之下」、「低于」、「較低」、「高于」、「較高」等類似語詞的簡單說明，以描述附圖中一元件或特征與另一元件或特征的關系?？臻g對應語詞是用以包括除了附圖中描述的位向之外，裝置于使用或操作中的不同位向。裝置或可被定位(旋轉90度或是其他位向)，并且可相應解釋本申請案使用的空間對應描述。

本公開涉及一種晶片封裝，其包含至少一集成電路晶粒，其具有傾斜貫穿硅通道。為了使本公開可完全被理解，以下說明提供詳細的步驟與結構。顯然，本公開的實施并不限制本領域技術人員已知的特別細節(jié)。此外，不詳細說明已知的結構與步驟，因而非不必要地限制本公開。本公開的較佳實施例詳述如下。然而，除了詳細對其進行說明外，本公開亦可廣泛實施于其他實施例中。本公開的范圍不受限于該詳細說明，而是由權利要求所定義。

圖1是一剖面圖，例示本公開的一實施例的晶片封裝100a。在一些實施例中，晶片封裝100a包括物件200以及使用粘著層300而堆疊至物件200的集成電路晶粒10a。在一些實施例中，集成電路晶粒10a包括具有前側110a與背側110b的基板部110；在前側110a上的電互連部120；在電互連部120的上表面120a上的多個上連接終端121a；在基板部110的背側110b上的多個下連接終端121b；在電互連部120中的晶片選擇終端111a；以及連接至晶片選擇終端111a與下連接終端121b其中之一的晶片選擇線119a，其中晶片選擇線119a包括傾斜晶片選擇插塞117a，其是相對于基板部110的背側110b傾斜。在一些實施立中，前側110a包含但不限于面對電互連部120的基板部110的上表面以及在上表面上方的空間；同樣地，背側110b包含但不限于面對物件200的基板部110的下表面以及在下表面下方的空間。在一些實施例中，晶片選擇終端111a是電連接至邏輯電路中mos晶體管的柵極終端，邏輯電路可為dram晶片的外圍電路，mos晶體管用于控制是否允許控制指令從源極端傳送至漏極端。

在一些實施例中，物件200是封裝電路基板或是硅/玻璃中介物，集成電路10a的多個下連接終端121b是經由多個金屬凸塊127而分別附接至物件200。在一些實施例中，粘著層300是非等向性傳導膜(acf)、非等向性傳導粘著劑(aca)、非傳導膜/糊(ncf/ncp)、底膠填充物、muf(成型底膠填充，moldingunderfill)等。acf或是aca包括絕緣膜或是絕緣粘著劑，以及分散在絕緣膜或絕緣粘著劑內的傳導粒子。ncf/ncp或是底膠填充/muf包括絕緣膜或是粘著劑，以及分散在絕緣膜/粘著劑內的非傳導粒子。

在一些實施例中，基板部110可包含硅晶圓。例如，基板部110可包含單晶硅晶圓、包含碳化硅(sic)層或是硅鍺(sige)層的硅晶圓，或是包含絕緣層的絕緣體上硅晶圓(soi)。在本實施例中，基板部110是單晶硅晶圓。在一些實施例中，集成電路晶粒10a可包含單元裝置，其可形成于基板部110中且/或基板部110上，并且單元裝置可包含金屬氧化物半導體(mos)晶體管。

在一些實施例中，集成電路晶粒10a是晶圓上的多個集成電路晶粒其中之一。在一些實施例中，集成電路晶粒10a是從晶圓分離的集成電路晶粒。在一些實施例中，集成電路晶粒10a是存儲器晶片，例如dram晶片或是快閃存儲器晶片。已知存儲器晶片包括用于定位存儲器胞元的位址輸入終端、用于輸入數據至存儲器胞元/自存儲器胞元輸出數據的輸入/輸出終端、以及電源供應終端。

在一些實施例中，傾斜晶片選擇插塞117a是設置在基板部110內，并且晶片選擇線119a另包括在電互連部120中的垂直插塞113a。在一些實施例中，晶片選擇終端111a是形成于基板部110的前側110a上，并且晶片選擇終端111a下方無垂直插塞。在一些實施例中，晶片封裝10a另包括多個連接線129a，其電連接上連接終端121a與下連接終端121b，其中連接線129a至少其中之一包含在基板部110中的傾斜連接插塞117b。在一些實施例中，連接線129a另包括在電互連部120中的垂直部113b。在一些實施例中，傾斜晶片選擇插塞117a的傾斜角度是與傾斜連接插塞117b的傾斜角度實質相同，傾斜晶片選擇插塞117a的傾斜角度與傾斜連接插塞117b的傾斜角度是相對于基板部110的背側110b。

在一些實施例中，連接線129a其中之一電連接下連接終端121b其中之一至上連接終端121a其中之一，電連接的上連接終端121a并非位于電連接的下連接終端121b的正上方。在一些實施例中，下連接終端121b與上連接終端121a是以錯位方式沿著垂直方向設置。在一些實施例中，下連接終端121b與上連接終端121a是以不對齊方式沿著垂直方向設置。在一些實施例中，多個上連接終端121a的數量是比多個下連接終端121b的數量短少至少一個終端。

圖2是一剖面圖，例示本公開的另一實施的晶片封裝100b。在一些實施例中，晶片封裝100b包括物件200以及通過粘著層300而堆疊至物件200的集成電路晶粒10b。在一些實施例中，基板部110具有在前側110a與背側110b之間的內面110c。相較于圖1的集成電路晶粒10a具有晶片選擇終端111a位于電互連部120中，圖2的晶片封裝100b具有晶片選擇終端111b位于基板部110中，亦即在基板部110的內面110c與電互連部120的上表面120a之間。在一些實施例中，內面110c是隔離結構的底部，隔離結構例如淺溝渠隔離(sti)。

在一些實施例中，基板部110具有凹處(附圖中未繪示)于前側110a下方，以及晶片選擇終端111b是形成于凹處中。在一些實施例中，集成電路晶粒10b包括晶片選擇線119b，其連接至晶片選擇終端111b與下連接終端121b其中之一。在一些實施例中，晶片選擇線119b包括于基板部110中的傾斜晶片選擇插塞117a，以及于電互連部120中的互連113c，其中傾斜晶片選擇插塞117a是相對于基板部110的背側110b傾斜。在一些實施例中，傾斜晶片選擇插塞117a的傾斜角度是與傾斜連接插塞117b的傾斜角度實質相等，傾斜晶片選擇插塞117a的傾斜角度與傾斜連接插塞117b的傾斜角度是相對于基板部110的背側110b。

圖3是一剖面圖，例示本公開的另一實施例的晶片封裝110c。在一些實施例中，晶片封裝100c包括物件200，以及通過使用粘著層300而堆疊至物件200的集成電路晶粒10c。在圖2的實施例中，為了連接晶片選擇終端111b與下連接終端121b其中之一，集成電路晶粒10b使用晶片選擇線119b，其包含于基板部110中的傾斜晶片選擇插塞117a以及于電互連部120中的互連113c。相對地，在圖3的實施例中，為了連接晶片選擇終端111b與下連接終端121b其中之一，集成電路晶粒10c使用傾斜晶片選擇插塞117c作為于基板部110中的晶片選擇線119c。在一些實施例中，傾斜晶片選擇插塞117c的傾斜角度是與傾斜連接插塞117b的傾斜角度實質不同，傾斜晶片選擇插塞117c的傾斜角度與傾斜連接插塞117b的傾斜角度是相對于基板部110的背側110b。

圖4是一剖示圖，例示本公開的另一實施例的晶片封裝100d。在一些實施例中，晶片封裝100d包括物件200，以及使用粘著層300而堆疊至物件200的集成電路晶粒10d。在圖1的實施例中，為了連接晶片選擇終端111a與下連接終端121b其中之一，集成電路晶粒10a使用晶片選擇線119a，其包含于基板部110中的傾斜晶片選擇插塞117a以及于電互連部120中的垂直插塞113a。相對地，在圖4的實施例中，為了連接晶片選擇終端111a與下連接終端121b其中之一，集成電路晶粒10d使用晶片選擇線119d，其包含于基板部110中的互連117d以及于電互連部120中的垂直插塞113a。在一些實施例中，晶片選擇終端111a是形成于基板部110的上表面上，并且互連117d直接接觸晶片選擇終端111a的底部因而省略垂直插塞113a。

在一些實施例中，互連117d包含連接至下連接終端121b的橫部60a以及連接至晶片選擇終端111a的底部與橫部60a的垂直部60b。在一些實施例中，橫部60a是被實施于基板部110的背側110b上的重布層(rdl)中，以及垂直部60是被實施于基板部110中。換言之，在集成電路晶粒10d中，非傾斜線路用于連接晶片選擇終端111a與下連接終端121b其中之一，而傾斜線路用于連接上連接終端121a與下連接終端121b。

圖5是一剖示圖，例示本公開的另一實施例的晶片封裝100e。在一些實施例中，晶片封裝100e包括物件200，以及通過使用粘著層300而堆疊至物件200的集成電路晶粒10e。在圖1的實施例中，為了連接上連接終端121a與下連接終端121b，集成電路晶粒10a使用連接線129a，其包含于基板部110中的傾斜連接插塞117b以及于電互連部120中的垂直部113b。相對地，在圖5的實施例中，為了連接上連接終端121a與下連接終端121b，集成電路晶粒10e使用多個連接線129e，其各自包含于電互連部120中的互連113e以及于基板部110中的垂直通道117e。換言之，在集成電路晶粒10e，非傾斜線路用于連接上連接終端121a與下連接終端121b，而傾斜線路用于連接晶片選擇終端111a與下連接終端121b其中之一。

圖6是一剖面圖，例示本公開的另一實施例的晶片封裝100f。在一些實施例中，晶片封裝100f包括物件200，以及通過使用粘著層300而堆疊至物件200的至少一集成電路晶粒10f。在圖1的實施例中，上連接終端121a的數量是比下連接終端121b的數量短少至少一個終端。相對地，在圖6的實施例中，上連接終端121a的數目是與下連接終端121b的數目相同。在一些實施例中，集成電路晶粒10f另包含晶片選擇終端111a上方的上連接終端70a，以及連接晶片選擇終端111a與上連接終端70a的垂直插塞70b。在一些實施例中，上連接終端70a與上連接終端121a是整合形成；因此，上連接終端121a的數目是與下連接終端121b的數目相同。

圖7是一剖面圖，例示本公開的另一實施例的晶片封裝100g。在一些實施例中，晶片封裝100g包括物件200，以及通過使用粘著層300而堆疊至物件200的集成電路晶粒10g。圖1的實施例的集成電路晶粒10是以面朝上的方式堆疊至物件200，而圖7的實施例的集成電路晶粒10g是以面朝下的方式堆疊至物件200。

參考圖7，在一些實施例中，集成電路晶粒10g另包含上連接終端70a以及連接晶片選擇終端111a與上連接終端70a的垂直插塞70b；此外，晶片選擇終端111a并未連接至下連接終端121b。因此，上表面120a上的連接終端的數目大于背側110b上的連接終端的數目。在一些實施例中，電互連部120中的垂直插塞70b是作為晶片選擇插塞(線路)，并且基板部110中沒有晶片選擇插塞113a。在一些實施例中，集成電路晶粒10g可具有于基板部110中的晶片選擇終端，如圖2所示。

圖8是一剖面圖，例示本公開的另一實施例的晶片封裝100h。使用半導體裝置的電子設備對于許多現代應用是重要的。隨著電子技術的進展，電子設備的尺寸越來越小且結構與功能越來越復雜。晶圓級封裝(wlp)技術已經普及并且被廣泛使用。此一技術提供晶圓級技術制造具有高等功能與復雜結構的半導體裝置，同時將半導體裝置的尺寸最小化。

在一些實施例中，晶片封裝100h包括多個堆疊的集成電路晶粒10a，如圖1所示。在一些實施例中，晶片封裝100h另包括模塑料80，其封裝多個堆疊的集成電路晶粒10a。在一些實施例中，模塑料80包含不同材料，例如環(huán)氧化合物樹脂、酚類硬化劑(phenolichardener)、二氧化硅(silica)、催化劑、色素、脫模劑、以及類似物中的一或多種。除了堆疊相同的圖1的集成電路晶粒10a以形成晶片封裝100h之外，晶片封裝100h亦可通過堆疊第1-6圖所示的不同的集成電路晶粒而形成。

在一些實施例中，考量最底部的集成電路晶粒10a作為第一集成電路晶粒101a以及在最底部集成電路晶粒正上方的集成電路晶粒10a作為第二集成電路晶粒101b，第二集成電路晶粒101b的多個下連接終端121b之一(最右方)并未電連接至第一集成電路晶粒101a的多個上連接終端121a。

在一些實施例中，例如，當經由第一集成電路晶粒101a的下連接終端121b、第一集成電路晶粒101a的連接線129a以及第二集成電路晶粒101b的晶片選擇線119a選擇性傳送電子信號至第二集成電路晶粒101b的晶片選擇終端111a時，第二集成電路晶粒101b被選擇致能而可以被存取，其他非選擇的集成電路晶粒則不可存取。同樣地，可選擇致能其他集成電路晶粒10a，并且可通過選擇性施加電子信號至第一集成電路晶粒101a的不同的下連接終端121b而存取其他集成電路晶粒10a。

圖9是一剖面圖，例示本公開的另一實施例的晶片封裝100i。在一些實施例中，晶片封裝100i包括多個堆疊的圖1所示的集成電路晶粒10a于物件200a上。在一些實施例中，晶片封裝100i包括附接至物件200a的第一集成電路晶粒101a、自第一側110a附接至第一集成電路晶粒101a的第二集成電路晶粒101b、自第一側110a附接至第二集成電路晶粒101b的第三集成電路晶粒101c、以及自第一側110a附接至第三集成電路晶粒101c的第四集成電路晶粒101d，其中粘著層300夾置在集成電路晶粒的間。除了堆疊相同的第一圖的集成電路晶粒10a以形成晶片封裝100i之外，晶片封裝100i亦可通過堆疊不同的第1-6圖所示的集成電路晶粒而形成。

在一些實施例中，物件200a是封裝電路基板，其具有多個接點210a、210b、210c與210d，其中各自具有上墊、下墊、以及電連接下墊至上墊的傳導路徑。此外，封裝電路基板或硅/玻璃中介物亦具有多個焊球或凸塊(如銅柱凸塊)220a、220b、220c與220d分別附接至多個接點210a、210b、210c與210d的多個下墊。在一些實施例中，集成電路晶粒10a的多個下連接終端121b是經由金屬凸塊127而分別附接至封裝電路基板200的多個上墊。

在一些實施例中，例如，當經由焊球220b、接點210b、第一集成電路晶粒101a的連接線129a與第二集成電路晶粒101b的晶片選擇線119a而選擇性傳送電子信號至第二集成電路晶粒101b的晶片選擇終端111a時，第二集成電路晶粒101b可被選擇致能并且可被存取，其他非選擇的集成電路晶粒則不可存取。同樣第，可選擇致能第一集成電路晶粒101a，并且可經由焊球220a選擇性傳送電子信號而存取第一集成電路晶粒101a；可選擇致能第三集成電路晶粒101c，并且可經由焊球220c選擇性傳送電子信號而存取第三集成電路晶粒101c；以及可選擇致能第四集成電路晶粒101d，并且可經由焊球220d選擇性傳送電子信號而存取第四集成電路晶粒101d。

圖10是一剖面圖，例示本公開的另一實施例的晶片封裝100j。在一些實施例中，晶片封裝100j包括多個堆疊的圖7所示的集成電路晶粒10g于物件200a上。在一些實施例中，晶片封裝100i包括附接至物件200a的第一集成電路晶粒102a、自背側110b附接至第一集成電路晶粒102a的第二集成電路晶粒102b、自背側110b附接至第二集成電路晶粒102b的第三集成電路晶粒102c、以及自背側110b附接至第三集成電路晶粒102c的第四集成電路晶粒102d，其中粘著層300是夾置在集成電路晶粒之間。

在一些實施例中，例如，當經由焊球220b、接點210b、第一集成電路晶粒102a的連接線129a、以及第二集成電路晶粒102b的垂直插塞70b選擇性傳送電子信號至第二集成電路晶粒102b的晶片選擇終端111a時，第二集成電路晶粒102b被選擇致能并且可被存取，其他非選擇的集成電路晶粒則不可存取。同樣地，可選擇致能第一集成電路晶粒102a，并且可經由焊球220a選擇性傳送電子信號而存取第一集成電路晶粒102a；可選擇致能第三集成電路晶粒102c，并且可經由焊球220c選擇性傳送電子信號而存取第三集成電路晶粒102c；以及可選擇致能第四集成電路晶粒102d，并且可經由焊球220d選擇性傳送電子信號而存取第四集成電路晶粒102d。

圖11是一剖面圖，例示本公開的另一實施例的晶片封裝100k。在一些實施例，晶片封裝100k包括多個堆疊于物件200c的第一部分上的集成電路晶粒10a(圖1)以及堆疊于物件200c的第二部分上的集成電路晶粒10h，其中集成電路晶粒10h具有與集成電路晶粒10a不同的功能。在一些實施例中，晶片封裝100k另包括物件200d，物件200c是附接至物件200d。

在一些實施例中，物件200c是玻璃中介物或是硅中介物，物件200d是封裝電路基板。在一些實施例中，集成電路晶粒10a與集成電路晶粒10h是自第一側201a以金屬凸塊127附接至中介物200c，封裝電路基板是自第二側201b以焊球203附接至中介物200c，其中中介物200c包括內線路205，其電連接第一側201a上的金屬凸塊127至第二側201b上的焊球203。在一些實施例中，第一側201a包含但不限于面對集成電路晶粒10a的中介物200c的上表面以及在上表面上方的空間；同樣地，第二側201b包含但不限于面對物件200d的中介物200c的下表面以及在下表面下方的空間。

在一些實施例中，晶片封裝100k另包括模塑料90，其封裝晶粒與物件200c。在一些實施例中，模塑料90包含不同材料，例如環(huán)氧化合物樹脂、酚類硬化劑(phenolichardener)、二氧化硅(silica)、催化劑、色素、脫模劑、以及類似物中的一或多種。除了于晶片封裝100k中堆疊圖1的相同集成電路晶粒之外，可通過堆疊第1-6圖所示的不同的集成電路晶粒而形成晶片封裝100k；再者，可通過堆疊圖7所示的不同的集成電路晶粒而形成晶片封裝100k。

第12-17圖是剖面圖，例示本公開的一實施例的制備集成電路晶粒10a的方法。

參閱圖12，通過包含沉積、微影與蝕刻制程的制程，在基板部110上形成電互連部120。在一些實施例中，基板部110可包含隔離結構所圍繞的主動區(qū)(activearea，aa)中的晶體管，隔離結構例如淺溝渠隔離(sti)。在一些實施例中，通過產線后端(back-end-of-line，beol)金屬化技術，在基板部110上形成電互連部120。

在一些實施例中，基板部110具有前側110a與背側110b，以及在前側110a上形成晶片選擇終端111a，并且通過包含沉積、微影與蝕刻制程的制程，在電互連部120的上表面120a上形成多個上連接終端121a。在一些實施例中，電互連部120具有于晶片選擇終端111a下方的垂直插塞113a，以及分別于上連接終端121a下方的多個垂直插塞113b。

參閱圖13，在一些實施例中，通過在基板部110的背側110b上進行研磨制程，而將基板部110薄化。

參閱圖14，在基板部的背側上形成遮罩層130，例如具有至少一開口131的光致抗蝕劑層，以及基板部110是相對于水平面400傾斜。因此，進行蝕刻制程，例如使用蝕刻氣體140a的非等向性干蝕刻，穿過至少一開口131移除部分的基板部110，以形成暴露垂直插塞113a的第一開孔115，其中第一開孔115與基板部110的背側110b之間的夾角不是直角。在一些實施例中，蝕刻制程亦形成分別暴露多個垂直插塞113b的多個第二開孔125，其中第二開孔125與基板110的背側110b之間的夾角不是直角。

參閱圖15，在一些實施例中，取代使用非等向性干蝕刻，可使用激光140b以形成第一開孔115與暴露多個垂直插塞113b的第二開孔125。激光鉆孔制程的細節(jié)可得自于技藝：(http://www.oxfordlasers.com/laser-micromachining/laser-micro-drilling/？gclid＝coo7wod3g8mcfvcdvaod2k8atw)，其全文并入本文作為參考，而不在此文予以重復。在一些實施例中，第一開孔115暴露垂直插塞113a(或是若晶片選擇終端111a形成于基板部110中，則暴露晶片選擇終端111a的底部)。

參閱圖16，在一些實施例中，移除遮罩層130，并且使用導體117填充第一開孔115以形成傾斜晶片選擇插塞117a，其中傾斜晶片選擇插塞117a與垂直插塞113a形成晶片選擇線119。在一些實施例中，使用導體117填充第二開孔125以形成多個傾斜連接插塞117b，其傾斜連接插塞117b與垂直插塞113b形成連接線129a。在一些實施例中，鎢(w)是作為導體117，然而亦可使用其他傳導材料?，F有的電鍍技術(例如用于高深寬比溝渠的由下而上電鍍機制)用于填充第一開孔115與第二開孔125。在一些實施例中，傾斜插塞117a與傾斜插塞117b是作為傾斜貫穿硅通道。

參閱圖17，在基板部110的背側110b上形成多個下連接終端121b，其中下連接終端121b其中之一是連接至晶片選擇線119的傾斜插塞117a。在一些實施例中，其他下連接終端121b是連接至連接線129a的傾斜插塞117b。因此，在下連接終端上形成金屬凸塊127，因而完成集成電路晶粒10a。

接著，集成電路晶粒10a是以夾置在集成電路晶粒10a與物件200之間的粘著層300而附接至物件200，以形成晶片封裝10，如圖1所示。

在第14-17圖所示的實施例中，通過相同的制程，形成第一開孔115與第二開孔125。在一些實施例中，通過不同的制程，形成第一開孔115與第二開孔125。例如，基板部110可定位于第一角度以進行第一蝕刻(激光鉆孔)制程，而形成暴露垂直插塞113a的第一開孔，而后基板部110是定位于第二角度以進行第二蝕刻(激光鉆孔制程)，而形成暴露多個垂直插塞113b的多個第二開孔。在一些實施例中，第一角度與第二角度是背側110b與垂直線的夾角，以及第一開孔與第二開孔具有相對于基板部110的背側110b的不同夾角。在一些實施例中，第一角度與第二角度其中之一是實質直角。

此外，本領域技術人員應理解第12-17圖所公開的制程可輕易使用作為修飾或設計的基礎用以制備第2-7圖所示的晶粒結構。

本發(fā)明的一實施例提供一種晶片封裝，其包括至少一集成電路晶粒。在一些實施例中，該至少一集成電路晶粒包括：一基板部，其具有位于一前側與一背側之間的一內面；位于該前側上的一電互連部；位于該電互連部的上表面上的多個第一連接終端；位于該基板部的該背側上的多個第二連接終端；多個連接線，其電連接該多個第一連接終端與該多個第二連接終端；位于該基板部的該內面與該電互連部的該上表面之間的一晶片選擇終端；以及一晶片選擇線，其連接至該晶片選擇終端與該第二連接終端與該多個第一連接終端其中之一；其中該晶片選擇線與該多個連接線至少其中之一包括一傾斜部，該傾斜部相對于該基板部的該背側傾斜。

本發(fā)明的另一實施例是提供一種制備晶片封裝的方法。在一些實施例中，該方法的步驟包括：提供一基板部，具有在一前側與一背側之間的一內面；在該基板部的該內面與該電互連部的一上表面之間，形成一晶片選擇終端；在該前側上，形成一電互連部；在該電互連部的該上表面上，形成多個第一連接終端；形成連接至該晶片選擇終端的一晶片選擇插塞；形成電連接至該多個第一連接終端的多個連接插塞；以及在該基板部的該背側上，形成電連接至該多個連接插塞的多個第二連接終端；其中該晶片選擇插塞與該多個連接插塞至少其中之一是一傾斜插塞，其是相對于該基板部的該背側傾斜。

在本公開的一些實施例中，在該集成電路晶粒中，該晶片選擇線與該多個連接線至少其中之一包含一傾斜部，該傾斜部相對于該基板的該背側傾斜(形成傾斜貫穿硅通道)，因而縮短該集成電路晶粒中的該晶片選擇信號的信號傳輸路徑。

雖然已詳述本公開及其優(yōu)點，然而應理解可進行各種變化、取代與替代而不脫離權利要求所定義的本公開的精神與范圍。例如，可用不同的方法實施上述的許多制程，并且以其他制程或其組合替代上述的許多制程。

再者，本申請案的范圍并不受限于說明書中所述的制程、機械、制造、物質組成物、手段、方法與步驟的特定實施例。本領域技術人員可自本公開的公開內容理解可根據本公開而使用與本文所述的對應實施例具有相同功能或是達到實質相同結果的現存或是未來發(fā)展的制程、機械、制造、物質組成物、手段、方法、或步驟。據此，此等制程、機械、制造、物質組成物、手段、方法、或步驟是包含于本申請案的權利要求內。