本發(fā)明屬于半導體器件制造領域，尤其涉及一種集成電路結構及其制造方法、半導體器件。

背景技術：

隨著集成電路技術的不斷發(fā)展，尺寸延續(xù)“摩爾定律”的規(guī)律不斷縮小，以不斷提高集成度，但傳統(tǒng)器件尺寸縮小到一定程度會達到自身的物理極限，集成電路在平面內(nèi)縮小已越來越困難。

目前，向Z軸拓展的集成電路三維堆疊技術是一個發(fā)展方向，由多個晶片結合形成，每個晶片內(nèi)部含有多個平面器件層的疊層，并經(jīng)由硅通孔(TSV，Through-Silicon-Via)在Z方向相互聯(lián)接。

然而，隨著對集成電路功能的要求越來越高，器件的結構越來越復雜，尺寸卻越來越小，實現(xiàn)較深的硅通孔需要尺寸較大的開孔，硅通孔實現(xiàn)的難度越來越大。

技術實現(xiàn)要素：

本發(fā)明的目的在于克服現(xiàn)有技術中的不足，提供一種集成電路結構及其制造方法，縮短芯片間的導通距離，易于晶片間的集成。

為實現(xiàn)上述目的，本發(fā)明的技術方案為：

一種集成電路結構的制造方法，包括步驟：

提供第一晶片，第一晶片上形成有第一電路結構及其上的第一頂層鈍化層；

提供第二晶片，第二晶片的第一表面上形成有對準標記；

通過對準標記進行對位，在第二晶片上形成第二電路結構的第二摻雜區(qū)；

將第二晶片的第一表面朝向第一頂層鈍化層，進行第一晶片和第二晶片的鍵合；

將第二晶片減薄至第二摻雜區(qū)；

在第二晶片上形成第二電路結構的其他結構，并在第二互聯(lián)結構的其中一層與第一電路結構的第一互聯(lián)結構的其中一層之間形成晶片間互聯(lián)線；

覆蓋第二頂層鈍化層。

可選的，所述第二晶片為SOI晶片，第二晶片的第一表面為SOI晶片的頂層硅的表面，SOI晶片的頂層硅上形成有對準標記；第二摻雜區(qū)形成在SOI晶片的頂層硅中；在第二晶片減薄時，將SOI晶片減薄至頂層硅。

可選的，將SOI晶片減薄至頂層硅的步驟包括：

將SOI晶片的底層硅機械減薄至預定厚度；

采用等離子體刻蝕的方式去除剩余厚度的底層硅；

去除SOI晶片的埋氧層。

可選的，所述預定厚度為3-30um。

可選的，在進行第一晶片和第二晶片的鍵合的步驟中，將第二晶片的第一表面直接與第一晶片的第一頂層鈍化層鍵合，以實現(xiàn)第一晶片和第二晶片的鍵合。

可選的，在進行第一晶片和第二晶片的鍵合的步驟時，先在第二晶片的第一表面上形成鍵合氧化物層，將鍵合氧化物層與第一頂層鈍化層進行擴散鍵合，以實現(xiàn)第一晶片和第二晶片的鍵合。

此外，本發(fā)明還提供了一種集成電路結構，包括：

第一晶片，第一晶片上形成有第一電路結構及第一頂層鈍化層；

與第一晶片鍵合的第二晶片，第二晶片上形成有第二電路結構；

晶片間互聯(lián)線，形成在第二電路結構的第二互聯(lián)結構的其中一層與第一電路結構的第一互聯(lián)結構的其中一層之間；

覆蓋第二晶片及晶片間互聯(lián)線的第二頂層鈍化層。

可選的，第二晶片的表面直接與第一晶片的第一頂層鈍化層鍵合。

可選的，第二晶片表面上形成有鍵合氧化物層，該鍵合氧化物層與第 一頂層鈍化層鍵合。

此外，本發(fā)明又提供了一種半導體器件，包括：

第一襯底，第一襯底上形成第一器件結構及第一頂層鈍化層；

與第一襯底鍵合的第二襯底，第二襯底上形成有第二器件結構；

器件間互聯(lián)線，形成在第二器件結構的第二互聯(lián)線的其中一層與第一器件結構的第一互聯(lián)線的其中一層之間；

覆蓋第二器件及器件間互聯(lián)線第二頂層鈍化層。

可選的，第二襯底的表面直接與第一襯底的第一頂層鈍化層鍵合。

可選的，第二襯底表面上形成有鍵合氧化物層，該鍵合氧化物層與第一頂層鈍化層鍵合。

本發(fā)明實施例提供的集成電路結構的制造方法，在第二晶片上形成摻雜區(qū)之后，將第二晶片與第一晶片鍵合，而后，在第二晶片上形成該晶片上的其他電路結構，并形成第一晶片和第二晶片之間的晶片間互聯(lián)線，實現(xiàn)晶片間的互聯(lián)，這樣，保證第一晶片無需承受額外的高溫工藝，保證第一晶片的器件性能，同時，晶片間的互聯(lián)線與芯片內(nèi)的引線間距相當，具有更小的芯片間導通距離，無需大尺寸的通孔即可實現(xiàn)晶片間的導通，工藝易于實現(xiàn)且集成度高。

附圖說明

為了更清楚地說明本發(fā)明實施的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為根據(jù)本發(fā)明實施例的集成電路結構的制造方法流程圖；

圖2-圖9為根據(jù)本發(fā)明實施例制造集成電路結構的各個制造過程中的結構示意圖。

具體實施方式

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結合附圖對 本發(fā)明的具體實施方式做詳細的說明。

在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣，因此本發(fā)明不受下面公開的具體實施例的限制。

其次，本發(fā)明結合示意圖進行詳細描述，在詳述本發(fā)明實施例時，為便于說明，表示器件結構的剖面圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本發(fā)明保護的范圍。此外，在實際制作中應包含長度、寬度及深度的三維空間尺寸。

本發(fā)明提出了一種集成電路結構的制造方法，參考圖1所示，包括步驟：提供第一晶片，第一晶片上形成有第一電路結構及其上的第一頂層鈍化層；提供第二晶片，第二晶片的第一表面上形成有對準標記；通過對準標記進行對準，在第二晶片上形成第二電路結構的第二摻雜區(qū)；將第二晶片的第一表面朝向第一頂層鈍化層，進行第一晶片和第二晶片的鍵合；將第二晶片減薄至第二摻雜區(qū)；在第二晶片上形成第二電路結構的第二柵極及第二互聯(lián)結構，并在第二互聯(lián)結構的其中一層與第一電路結構的第一互聯(lián)結構的其中一層之間形成晶片間互聯(lián)線；覆蓋第二頂層鈍化層。

本發(fā)明中，在第二晶片上形成摻雜區(qū)之后，將第二晶片與第一晶片鍵合，而后，在第二晶片上形成該晶片上的其他電路結構，并形成第一晶片和第二晶片之間的晶片間互聯(lián)線，實現(xiàn)晶片間的互聯(lián)，這樣，保證第一晶片無需承受額外的高溫工藝，保證第一晶片的器件性能，同時，晶片間的互聯(lián)線與芯片內(nèi)的引線間距相當，具有更小的芯片間導通距離，無需大尺寸的通孔即可實現(xiàn)晶片間的導通，工藝易于實現(xiàn)且集成度高。

為了更好的理解本發(fā)明的技術方案和技術效果，以下將結合流程圖圖1對具體的實施例進行詳細的說明。

首先，在步驟S01，提供第一晶片100，第一晶片100上形成有第一電路結構及其上個第一頂層鈍化層120，參考圖2所示。

在本發(fā)明中，該第一晶片100為已經(jīng)形成有電路結構的晶片，即按照工藝流程基本完成了所需功能器件的加工，該第一晶片可以尚未與其他晶片鍵合，僅包括第一晶片和第一晶片上形成的該晶片所需的電路結構，如圖2所示；該 第一晶片也可以為與其他晶片鍵合后的復合結構，例如在第一晶片下已經(jīng)鍵合有一個或多個具有電路結構的晶片。

在本發(fā)明中，電路結構至少包括半導體器件及互聯(lián)結構，半導體器件可以包括晶體管、二極管、其他半導體組件和/或其他電學器件等，互聯(lián)結構可以包括單層或多層金屬連線層。

在本發(fā)明的實施例中，所述第一晶片100可以為半導體襯底，可以為Si襯底、Ge襯底、SiGe襯底、SOI(絕緣體上硅，Silicon On Insulator)或GOI(絕緣體上鍺，Germanium On Insulator)等。在其他實施例中，所述半導體襯底還可以為包括其他元素半導體或化合物半導體的襯底，例如GaAs、InP或SiC等，還可以為疊層結構，例如Si/SiGe等，還可以其他外延結構，例如SGOI(絕緣體上鍺硅)等。

在本實施例中，如圖2所示，第一晶片100可以為體硅襯底，在第一晶片上形成了包括NMOS和PMOS的第一半導體器件，以及第一半導體器件的第一互聯(lián)結構110的第一電路結構。

可以通過傳統(tǒng)的CMOS器件的加工工藝來形成所述的半導體器件及互聯(lián)結構，在一個具體的實施例中，首先，在襯底中形成隔離結構(圖未示出)，接著，在襯底100中形成第一阱區(qū)102，可以通過分別進行離子注入，在N型器件區(qū)域形成p阱，在P型器件區(qū)域形成n阱。而后，在襯底100上形成第一柵堆疊106，第一柵堆疊106中的柵介質層可以為氧化硅或高k介質材料，柵堆疊中的柵極可以為一層或多層結構，可以包括金屬柵極或多晶硅或他們的組合。接著，在柵堆疊的側壁形成側墻(圖未示出)，而后，分別進行離子注入，并進行退火，以激活注入的離子，在半導體襯底內(nèi)分別形成n型器件和p型器件的第一摻雜區(qū)104，在該實施例中第一摻雜區(qū)104為器件的源漏區(qū)。接著，在第一摻雜區(qū)104及第一柵堆疊104上形成第一接觸108。至此形成了該具體實施例的包括NMOS和PMOS的第一半導體器件。

而后，在第一半導體器件之上繼續(xù)形成所需的第一互聯(lián)結構110，根據(jù)具體電路設計確定該第一互聯(lián)結構110的結構和層數(shù)，在該具體的實施例中，第一互聯(lián)結構110為兩層金屬連線的結構，包括第一金屬層1101、第一過孔1102和第二金屬層1103，可以通過傳統(tǒng)的互聯(lián)工藝依次形成該第一互聯(lián)結構。

在形成第一互聯(lián)結構110之后，如圖2所示，在其上覆蓋第一頂層鈍化層120，該頂層鈍化層可以為氧化硅材料，并進行平坦化工藝，例如CMP(化學機械研磨)，獲得平坦的第一頂層鈍化層120，如圖3所示，第一頂層鈍化層120用于保護第一互聯(lián)結構110不被氧化，在本實施例中，還用于與第二晶片的鍵合。此時，可以同時監(jiān)控第一晶片整體的翹曲程度，如果第一晶片翹曲過大，可以進一步通過應力平衡技術將翹曲控制在合理的范圍內(nèi)。

這樣，第一晶片即完成所需電路結構的加工，將用于與其他晶片鍵合。

接著，在步驟S02，提供第二晶片200，第二晶片的第一表面上形成有對準標記202，參考圖4所示。

該第二晶片將與第一晶片進行鍵合，并在鍵合后進一步形成所需電路結構，同第一晶片，該第二晶片可以為半導體襯底，第二晶片的第一表面為該晶片用于形成器件的表面。

在本發(fā)明優(yōu)選的實施例中，如圖4所示，第二晶片200為SOI襯底，SOI襯底包括底層硅2001、埋氧層2002和頂層硅2003，對準標記202形成在頂層硅2003上。

對準標記202主要用于隨后摻雜區(qū)形成工藝中的對位，也可以進一步用于后續(xù)鍵合時的對準。根據(jù)不同的工藝設計及設備的選擇，該對準標記可以為第二晶片上的全局對準標記，也可以為每個單元內(nèi)對準標記。

而后，在步驟S03，通過對準標記202進行對準，在第二晶片上形成第二電路結構的第二摻雜區(qū)204，參考圖5所示。

在本發(fā)明中，在進行與第一晶片的鍵合之前，首先在第二晶片上形成摻雜區(qū)，摻雜區(qū)的形成工藝中，一般通過進行離子注入，并進行退火，激活注入的離子的方式形成，都需要進行高溫工藝，本發(fā)明在進行鍵合前在第二晶片上完成摻雜區(qū)的形成，這樣，在鍵合后，避免第一晶片承受額外的高溫工藝，保證第一晶片的器件性能。

在一個具體的實施例中，第二電路結構包括NMOS和PMOS的第二半導體器件，以及第二半導體器件的第二互聯(lián)結構，在該步驟中，根據(jù)全耗盡或部分耗盡SOI器件的需求，通過分別進行不同類型的離子注入，并進行退火，激活注入的離子，在頂層硅2003中分別形成n型器件和p型器件的第二摻雜 區(qū)204，該第二摻雜區(qū)為器件的源漏區(qū)，如圖5所示。

而后，在步驟S04，將第二晶片200的第一表面朝向第一頂層鈍化層120，進行第一晶片100和第二晶片200的鍵合，參考圖6所示。

在本實施例中，如圖6所示，將頂層硅2003朝向第一頂層鈍化層120，直接將頂層硅2003的表面直接與第一晶片的第一頂層鈍化層120鍵合，從而，實現(xiàn)第一晶片和第二晶片的鍵合。

在另外的實施例中，也可以進一步在頂層硅2003的表面上先形成一層鍵合氧化物層(圖未示出)，通過該鍵合氧化物層與第一晶片的第一頂層鈍化層鍵合，從而，實現(xiàn)第一晶片和第二晶片的鍵合。當然，在其他的實施例中，還可以通過其他合適的方法實現(xiàn)兩個晶片的鍵合。

接著，在步驟S05，將第二晶片減薄至第二摻雜區(qū)204，參考圖8所示。

在該步驟中，將第二晶片減薄至第二摻雜區(qū)204，以便于進行后續(xù)的電路結構的加工工藝，對于體硅襯底的第二晶片，可以采用機械減薄的方式進行第二晶片的減薄。

在本實施例中，采用SOI襯底的第二晶片200，可以通過以下步驟進行減?。菏紫龋瑢OI晶片的底層硅2003機械減薄至預定厚度，即機械減薄后剩余一定厚度的底層硅2003，例如厚度在3-30um，剩余的底層硅可以通過等離子體刻蝕的方式去除，刻蝕停止在埋氧層2002上，如圖7所示，這樣，保證較快的減薄速度，同時盡量減小機械減薄對下層已形成器件的影響。而后，可以采用干法或濕法刻蝕的方式去除埋氧層2002，暴露頂層硅2002，從而暴露出第二摻雜區(qū)204，如圖8所示。

接著，在步驟S06，在第二晶片上形成第二電路結構的其他結構，并在第二互聯(lián)結構210的其中一層與第一電路結構110的第一互聯(lián)結構的其中一層之間形成晶片間互聯(lián)線230，參考圖9所示。

在該步驟中，以頂層硅2003為基底，在其上繼續(xù)形成所需的第二電路結構的其他結構，該其他結構通常至少包括第二柵堆疊及第二互聯(lián)結構。

在具體的實施例中，包括步驟：在第二摻雜區(qū)204之間的頂層硅2003上形成了第二柵堆疊206，在第二柵堆疊206的側壁形成側墻(圖未示出)，以及在第二摻雜區(qū)204及第二柵堆疊206上形成接觸208，并繼續(xù)形成第 二互聯(lián)結構210，如圖9所示。

在形成其他結構的過程中，通過刻蝕頂層硅2003至第一電路結構的第一互聯(lián)結構的其中一層，并填充金屬，形成晶片間互聯(lián)線230，從而，實現(xiàn)第一晶片和第二晶片的電連接，該晶片間互聯(lián)線可以形成在第一互聯(lián)結構和第二互聯(lián)結構相同的金屬層之間，也可以形成在第一互聯(lián)結構和第二互聯(lián)結構的不同的金屬層之間。

在一個具體的實施例中，如圖9所示，在形成第二互聯(lián)結構210的第一金屬層2101時，一并向下刻蝕直至暴露第一互聯(lián)結構110的第一金屬層110，而后，與第二互聯(lián)結構210的第一金屬層2101一并進行填充，從而，形成一部分晶片間互聯(lián)線2301；在形成第二互聯(lián)結構210的第二金屬層2103時，一并向下刻蝕直至暴露第一互聯(lián)結構110的第一金屬層110，而后，與第二互聯(lián)結構210的第一金屬層2101一并進行填充，從而，形成另一部分晶片間互聯(lián)線2302。

這樣，在形成第二互聯(lián)結構的過程中，即可以實現(xiàn)晶片間的互聯(lián)，使得晶片間的互聯(lián)線與芯片內(nèi)的引線間距相當，具有更小的芯片間導通距離，無需大尺寸的通孔即可實現(xiàn)晶片間的導通，工藝易于實現(xiàn)且集成度高。

最后，在步驟S07，覆蓋第二頂層鈍化層220，參考圖9所示。

該頂層鈍化層可以為氧化硅材料，并進行平坦化工藝，例如CMP(化學機械研磨)，獲得平坦的第二頂層鈍化層220。

至此，完成了本發(fā)明實施例的集成電路結構，可以對該集成電路結構進行進一步的加工，如在第二頂層鈍化層220上進行襯墊開孔等工藝。也可以進一步將該集成電路結構作為3D層疊晶片中的一部分，繼續(xù)與其他的晶片鍵合，與其他晶片鍵合的工藝可以采用上述步驟S02-S07。

以上對本發(fā)明實施例的集成電路結構的制造方法進行了詳細的描述，此外，本發(fā)明還提供了上述方法形成的集成電路結構，參考圖9所示，包括：

第一晶片100，第一晶片上形成有第一電路結構及第一頂層鈍化層；

與第一晶片鍵合的第二晶片200，第二晶片上形成有第二電路結構；

晶片間互聯(lián)線2301、2302，形成在第二電路結構的第二互聯(lián)結構210的其中一層與第一電路結構的第一互聯(lián)結構110的其中一層之間；

覆蓋第二晶片及晶片間互聯(lián)線的第二頂層鈍化層220。

進一步的，第二晶片的表面直接與第一晶片的第一頂層鈍化層鍵合。

進一步的，第二晶片表面上形成有鍵合氧化物層，該鍵合氧化物層與第一頂層鈍化層鍵合。

此外，本發(fā)明還提供了由上述集成電路結構中半導體器件，該半導體器件為集成電路結構中的器件單元，參考圖9所示，包括：

第一襯底100，第一襯底上形成第一器件結構及第一頂層鈍化層220；

與第一襯底100鍵合的第二襯底202，第二襯底202上形成有第二器件結構；

器件間互聯(lián)線2301、2302，形成在第二器件結構的第二互聯(lián)線210的其中一層與第一器件結構的第一互聯(lián)線110的其中一層之間；

覆蓋第二器件及器件間互聯(lián)線第二頂層鈍化層220。

其中，第一器件結構和第二器件結構至少包括半導體器件和其上的互聯(lián)線，半導體器件可以為晶體管、二極管、其他半導體組件或其他電學器件，互聯(lián)線可以為單層或多層。

進一步的，第二晶片的表面直接與第一晶片的第一頂層鈍化層鍵合。

進一步的，第二晶片表面上形成有鍵合氧化物層，該鍵合氧化物層與第一頂層鈍化層鍵合。

以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制。

本說明書中的各個實施例均采用遞進的方式描述，各個實施例之間相同相似的部分互相參見即可，每個實施例重點說明的都是與其他實施例的不同之處。尤其，對于結構實施例而言，由于其基本相似于方法實施例，所以描述得比較簡單，相關之處參見方法實施例的部分說明即可。

雖然本發(fā)明已以較佳實施例披露如上，然而并非用以限定本發(fā)明。任何熟悉本領域的技術人員，在不脫離本發(fā)明技術方案范圍情況下，都可利用上述揭示的方法和技術內(nèi)容對本發(fā)明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發(fā)明技術方案的內(nèi)容，依據(jù)本發(fā)明的技術實質對以上實施例所做的任何簡單修改、等同變化及修 飾，均仍屬于本發(fā)明技術方案保護的范圍內(nèi)。