一種采用存儲(chǔ)器監(jiān)測(cè)器件制程余量的方法
【專利摘要】本發(fā)明公開了一種采用存儲(chǔ)器監(jiān)測(cè)器件制程余量的方法，涉及半導(dǎo)體領(lǐng)域。提供一容量為64M的存儲(chǔ)器，所述存儲(chǔ)器包括有16個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元包括有4個(gè)存儲(chǔ)量為1M的塊，每個(gè)所述塊內(nèi)部包括有一個(gè)存儲(chǔ)地址，每個(gè)所述存儲(chǔ)地址與一個(gè)IO端口一一對(duì)應(yīng)，所述存儲(chǔ)器通過IO端口讀入被監(jiān)測(cè)器件的數(shù)據(jù)；其中，8個(gè)存儲(chǔ)單元用于讀取所述被監(jiān)測(cè)器件的關(guān)鍵層的數(shù)據(jù)，另8個(gè)存儲(chǔ)單元用于讀取體現(xiàn)所示被監(jiān)測(cè)器件的低工作電壓良率的數(shù)據(jù)；根據(jù)存入塊中數(shù)據(jù)的數(shù)量獲取所述器件的制程余量。采用本方法能夠?qū)崟r(shí)獲得key layer的制程余量參數(shù)，并為制程提供控制范圍，達(dá)到了成本低，省時(shí)省力的目的。
【專利說明】一種采用存儲(chǔ)器監(jiān)測(cè)器件制程余量的方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體領(lǐng)域，尤其涉及一種監(jiān)測(cè)器件制程余量的方法。

【背景技術(shù)】
[0002]在新制程或高階制程的開發(fā)中，工程部門為確認(rèn)關(guān)鍵層(Key layer)的制程余量(process window),通常需要對(duì)key layer做制程余量實(shí)驗(yàn)來確認(rèn),這種方法不僅成本高，而且費(fèi)力、費(fèi)時(shí)，難以滿足制程開發(fā)進(jìn)度要求。
[0003]中國專利(CN 102637690A)公開了一種SRAM存儲(chǔ)器及其形成方法，所述SRAM存儲(chǔ)器包括:包含多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列，每個(gè)存儲(chǔ)單元包括至少一個(gè)下拉NMOS晶體管、一個(gè)傳輸NMOS晶體管和一個(gè)上拉PMOS晶體管；所述下拉NMOS晶體管和上拉PMOS晶體管的表面形成有一層拉應(yīng)力層。所述方法包括:形成包含多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列，每個(gè)存儲(chǔ)單元包括至少一個(gè)下拉NMOS晶體管、一個(gè)傳輸NMOS晶體管和一個(gè)上拉PMOS晶體管；形成覆蓋所述下拉NMOS晶體管和上拉PMOS晶體管表面的拉應(yīng)力層。
[0004]該專利不僅提高了其讀取裕度和寫入裕度，而且還簡化了制程，降低了工藝復(fù)雜程度。但并沒有解決難以確認(rèn)器件制程余量的問題。
[0005]中國專利(CN 100568512C)公開了以埋入式區(qū)域內(nèi)連線形成的靜態(tài)隨機(jī)存取記憶體及其方法，該靜態(tài)隨機(jī)存儲(chǔ)記憶體(SRAM)單元包括有另個(gè)晶體管。此些存儲(chǔ)節(jié)點(diǎn)是使用區(qū)域內(nèi)連線(Local Interconnects)來實(shí)作。第一層金屬是置放在區(qū)域內(nèi)連線的上方，但電性隔離于區(qū)域內(nèi)連線。接觸窗插塞(ContactPlug)是形成來使次單元(cell)稱合至此第一次金屬。此接觸窗插塞較佳是以與區(qū)域內(nèi)連線不同的制程步驟來形成。
[0006]該專利具有諸多的優(yōu)點(diǎn)及實(shí)用價(jià)值，在技術(shù)上有較大的進(jìn)步，增進(jìn)了多項(xiàng)功效，具有產(chǎn)業(yè)的廣泛利用價(jià)值。但并沒有解決難以確認(rèn)器件制程余量的問題。


【發(fā)明內(nèi)容】

[0007]本發(fā)明為解決現(xiàn)有技術(shù)確認(rèn)器件制程余量成本高，費(fèi)力、費(fèi)時(shí)的問題，從而提供一種采用存儲(chǔ)器監(jiān)測(cè)器件制程余量的方法的技術(shù)方案。
[0008]提供一容量為64M的存儲(chǔ)器，所述存儲(chǔ)器包括有16個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元包括有4個(gè)存儲(chǔ)量為IM的塊,每個(gè)所述塊內(nèi)部包括有一個(gè)存儲(chǔ)地址,每個(gè)所述存儲(chǔ)地址與一個(gè)1端口一一對(duì)應(yīng)，所述存儲(chǔ)器通過1端口讀入被監(jiān)測(cè)器件的數(shù)據(jù)；
[0009]其中，8個(gè)存儲(chǔ)單元用于讀取所述被監(jiān)測(cè)器件的關(guān)鍵層的數(shù)據(jù)，另8個(gè)存儲(chǔ)單元用于讀取體現(xiàn)所示被監(jiān)測(cè)器件的低工作電壓良率的數(shù)據(jù)；
[0010]根據(jù)存入塊中數(shù)據(jù)的數(shù)量獲取所述器件的制程余量。
[0011]優(yōu)選的，所述方法包括下述步驟:
[0012]步驟1.將所述被監(jiān)測(cè)器件的關(guān)鍵層的分類分別存儲(chǔ)于相應(yīng)的所述塊中；所述關(guān)鍵層包括四類:有源區(qū)、柵極、連接孔和通孔；
[0013]步驟2.將所述被監(jiān)測(cè)器件按照體現(xiàn)低工作電壓良率的數(shù)據(jù)分別存儲(chǔ)于相應(yīng)的所述塊中；體現(xiàn)低工作電壓的良率包括五類數(shù)據(jù):多晶硅到連接孔的距離、離子注入的尺寸、多晶硅到掩膜層的距離、傳輸飽和電流與上拉飽和電流之比、電流放大倍數(shù)；
[0014]步驟3.根據(jù)存入塊中的數(shù)據(jù)數(shù)量獲取所述器件的制程余量。
[0015]優(yōu)選的，步驟I中將所述被監(jiān)測(cè)器件的關(guān)鍵層的分類分別存儲(chǔ)的具體過程為:
[0016]將8個(gè)存儲(chǔ)單元按照關(guān)鍵層的分類平均分為4個(gè)區(qū)域，每個(gè)區(qū)域用于讀取一類關(guān)鍵層的尺寸，所述8個(gè)存儲(chǔ)單元為用于讀取被監(jiān)測(cè)器件的關(guān)鍵層的尺寸的存儲(chǔ)單元。
[0017]優(yōu)選的，每個(gè)所述區(qū)域中兩個(gè)所述塊用于讀取標(biāo)準(zhǔn)數(shù)據(jù)Q ;其余的6個(gè)所述塊分別用于讀取:(Q-15%，Q-10% ]，(Q-10% , Q-5% ], (Q-5%，Q]，(Q, Q+5% ], (Q+5%，Q+10% ]和(Q+10% , Q+15% ]。
[0018]優(yōu)選的，步驟2中將所述被監(jiān)測(cè)器件按照體現(xiàn)低工作電壓良率的數(shù)據(jù)分別存儲(chǔ)的具體過程為:
[0019]將8個(gè)存儲(chǔ)單元按照關(guān)鍵層的分類平均分為4個(gè)區(qū)域，其中3個(gè)區(qū)域分別用于讀取:所述離子注入的尺寸、所述傳輸飽和電流與上拉飽和電流之比和所述電流放大倍數(shù)；
[0020]另一個(gè)區(qū)域中的4個(gè)所述塊用于讀取多晶硅到連接孔的距離；另4個(gè)所述塊用于讀取多晶硅到掩膜層的距離；所述8個(gè)存儲(chǔ)單元為用于讀取體現(xiàn)所示被監(jiān)測(cè)器件的低工作電壓良率的數(shù)據(jù)的存儲(chǔ)單元。
[0021]優(yōu)選的，所述3個(gè)區(qū)域中每個(gè)所述區(qū)域中兩個(gè)所述塊用于讀取標(biāo)準(zhǔn)數(shù)據(jù)P ;其余的6 個(gè)所述塊分別用于讀取:(P-15%，P-1O% ]，(P-10% ,P-5% ], (P-5%，P]，(P, P+5% ],(P+5%，P+10% ]和(P+10%，P+15% ]。
[0022]優(yōu)選的，所述4個(gè)用于讀取多晶硅到連接孔的距離的所述塊中有一個(gè)所述塊用于讀取的數(shù)據(jù)P ;其余的3個(gè)所述塊分別用于讀取:(p-15%，p-10% ]，(p-10% ,p-5% ]和(P-5% ,P]；
[0023]所述4個(gè)用于讀取多晶硅到掩膜層的距離的所述塊中有一個(gè)所述塊用于讀取的數(shù)據(jù)P;其余的3個(gè)所述塊分別用于讀取:(P，P+5% ]，(P+5% ,P+10 % ]和(P+10% ,P+15% ] ο
[0024]優(yōu)選的，步驟3中根據(jù)存入塊中的數(shù)據(jù)數(shù)量獲取所述器件的制程余量的具體過程為:
[0025]將讀取所述被監(jiān)測(cè)器件的所述塊的數(shù)據(jù)進(jìn)行統(tǒng)計(jì)，若非標(biāo)準(zhǔn)數(shù)據(jù)的個(gè)數(shù)超出總數(shù)據(jù)個(gè)數(shù)的十萬分之一，則所述被監(jiān)測(cè)器件的制成余量失效；若非標(biāo)準(zhǔn)數(shù)據(jù)的個(gè)數(shù)未超出總數(shù)據(jù)個(gè)數(shù)的十萬分之一，則所述被監(jiān)測(cè)器件合格。
[0026]優(yōu)選的，所述存儲(chǔ)器為靜態(tài)隨機(jī)存儲(chǔ)器。
[0027]本發(fā)明的有益效果:
[0028]采用本方法能夠?qū)崟r(shí)獲得key layer的制程余量參數(shù)，并為制程提供控制范圍，以避免因關(guān)鍵層超出預(yù)定范圍，使關(guān)鍵改進(jìn)批次無法獲得關(guān)鍵數(shù)據(jù)，從而浪費(fèi)晶圓，更延緩制程開發(fā)進(jìn)度的問題，達(dá)到了成本低，省時(shí)省力的目的。

【專利附圖】

【附圖說明】
[0029]圖1為本發(fā)明采用存儲(chǔ)器監(jiān)測(cè)器件制程余量的方法流程圖；
[0030]圖2為存儲(chǔ)器中每個(gè)塊讀取數(shù)據(jù)相應(yīng)數(shù)據(jù)的框圖。

【具體實(shí)施方式】
[0031]下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明作進(jìn)一步說明，但不作為本發(fā)明的限定。
[0032]本發(fā)明提供一種采用存儲(chǔ)器監(jiān)測(cè)器件制程余量的方法為提供一容量為64M的存儲(chǔ)器，存儲(chǔ)器包括有16個(gè)存儲(chǔ)單元(sector)，每個(gè)存儲(chǔ)單元包括有4個(gè)存儲(chǔ)量為IM的塊(block)，每個(gè)塊內(nèi)部包括有一個(gè)存儲(chǔ)地址，每個(gè)存儲(chǔ)地址與一個(gè)1端口一一對(duì)應(yīng)，存儲(chǔ)器通過1端口讀入被監(jiān)測(cè)器件的數(shù)據(jù)；
[0033]其中，8個(gè)存儲(chǔ)單元用于讀取被監(jiān)測(cè)器件的關(guān)鍵層的數(shù)據(jù)，另8個(gè)存儲(chǔ)單元用于讀取體現(xiàn)所示被監(jiān)測(cè)器件的低工作電壓良率的數(shù)據(jù)；
[0034]根據(jù)存入塊中數(shù)據(jù)的數(shù)量獲取器件的制程余量。
[0035]于上述技術(shù)方案基礎(chǔ)上，進(jìn)一步的，如圖1所示，采用存儲(chǔ)器監(jiān)測(cè)器件制程余量的方法包括下述步驟:
[0036]步驟1.將被監(jiān)測(cè)器件的關(guān)鍵層的分類分別存儲(chǔ)于相應(yīng)的塊中:
[0037]關(guān)鍵層包括四類:有源區(qū)(AA)、柵極(Poly)、連接孔(CT)和通孔(VIA)；
[0038]將8個(gè)存儲(chǔ)單元按照關(guān)鍵層的分類平均分為4個(gè)區(qū)域，每個(gè)區(qū)域用于讀取一類關(guān)鍵層的尺寸，8個(gè)存儲(chǔ)單元為用于讀取被監(jiān)測(cè)器件的關(guān)鍵層的尺寸的存儲(chǔ)單元；
[0039]如圖2所示每個(gè)區(qū)域中兩個(gè)塊用于讀取標(biāo)準(zhǔn)數(shù)據(jù)(Baseline，簡稱BL)Q;其余的 6 個(gè)塊分別用于讀取:(Q-15%，Q-10% ]，(Q-10% ,Q-5% ], (Q-5% , Q], (Q, Q+5% ],(Q+5%，Q+10% ]和(Q+10%，Q+15% ]；
[0040]步驟2.將被監(jiān)測(cè)器件按照體現(xiàn)低工作電壓良率的數(shù)據(jù)分別存儲(chǔ)于相應(yīng)的塊中:
[0041]體現(xiàn)低工作電壓(Vmin)的良率包括五類數(shù)據(jù):多晶硅到連接孔的距離(Poly toCT)、離子注入的尺寸(ΝΡ0⑶)、多晶硅到掩膜層的距離(Poly Ex (End Cap))、傳輸飽和電流與上拉飽和電流之比(Gamma)、電流放大倍數(shù)(Beta)；
[0042]NPO⑶失效(split)主要原因在于交叉擴(kuò)散(Cross Diffus1n),器件局域失配(Local Mismatch)導(dǎo)致低工作電壓的良率流失。當(dāng)硼或磷擴(kuò)散到N+Poly/P+Poly會(huì)引起NMOS poly/PMOS poly的寄生電容變化，導(dǎo)致額定電壓(Vt)升高，最終引起局域器件失配，低工作電壓的良率流失；
[0043]Gamma、Beta主要是通過調(diào)整AA的尺寸來調(diào)節(jié)；
[0044]End Cap失效的主要原因有:當(dāng)End Cap過短時(shí)，容易造成器件局域額定電壓降低、飽和電流(Idsat)升高，最終引起局域器件失配，低工作電壓的良率流失，減小離子注入的尺寸可以提聞良率。
[0045]將8個(gè)存儲(chǔ)單元按照關(guān)鍵層的分類平均分為4個(gè)區(qū)域，其中3個(gè)區(qū)域分別用于讀取:離子注入的尺寸、傳輸飽和電流與上拉飽和電流之比和電流放大倍數(shù)；
[0046]如圖2所示3個(gè)區(qū)域中每個(gè)區(qū)域中兩個(gè)塊用于讀取標(biāo)準(zhǔn)數(shù)據(jù)P ;其余的6個(gè)塊分別用于讀取:(P-15%，P-10% ]，(P-10% ,P-5% ], (P-5%，P]，(P, P+5% ], (P+5%，P+10% ]和(P+10% ,P+15% ]；
[0047]另一個(gè)區(qū)域中的4個(gè)塊用于讀取多晶硅到連接孔的距離?’另4個(gè)塊用于讀取多晶硅到掩膜層的距離；8個(gè)存儲(chǔ)單元為用于讀取體現(xiàn)所示被監(jiān)測(cè)器件的低工作電壓良率的數(shù)據(jù)的存儲(chǔ)單元；
[0048]如圖2所示4個(gè)用于讀取多晶硅到連接孔的距離的塊中有一個(gè)塊用于讀取的數(shù)據(jù)P ;其余的 3 個(gè)塊分別用于讀取:(P-15%，P-10% ]，(P-10% ,P-5% ]和(P-5%，P]；
[0049]如圖2所示4個(gè)用于讀取多晶硅到掩膜層的距離的塊中有一個(gè)塊用于讀取的數(shù)據(jù)P ;其余的 3 個(gè)塊分別用于讀取:(P，P+5% ], (P+5%，P+10% ]和(P+10%，P+15% ]。
[0050]步驟3.根據(jù)存入塊中的數(shù)據(jù)數(shù)量獲取器件的制程余量:
[0051]將讀取被監(jiān)測(cè)器件的塊的數(shù)據(jù)進(jìn)行統(tǒng)計(jì)，若非標(biāo)準(zhǔn)數(shù)據(jù)的個(gè)數(shù)超出總數(shù)據(jù)個(gè)數(shù)的十萬分之一，則被監(jiān)測(cè)器件的制成余量失效；若非標(biāo)準(zhǔn)數(shù)據(jù)的個(gè)數(shù)未超出總數(shù)據(jù)個(gè)數(shù)的十萬分之一，則被監(jiān)測(cè)器件合格。
[0052]通過該方法不僅可以監(jiān)測(cè)器件制程余量，而且可以找出最優(yōu)存儲(chǔ)單元(bit-cell),獲取更精確的統(tǒng)計(jì)數(shù)據(jù)，幫助了解器件的各種特性參數(shù)。
[0053]以上所述僅為本發(fā)明較佳的實(shí)施例，并非因此限制本發(fā)明的實(shí)施方式及保護(hù)范圍，對(duì)于本領(lǐng)域技術(shù)人員而言，應(yīng)當(dāng)能夠意識(shí)到凡運(yùn)用本發(fā)明說明書及圖示內(nèi)容所作出的等同替換和顯而易見的變化所得到的方案，均應(yīng)當(dāng)包含在本發(fā)明的保護(hù)范圍內(nèi)。
【權(quán)利要求】
1.一種采用存儲(chǔ)器監(jiān)測(cè)器件制程余量的方法，其特征在于， 提供一容量為641的存儲(chǔ)器，所述存儲(chǔ)器包括有16個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元包括有4個(gè)存儲(chǔ)量為11的塊，每個(gè)所述塊內(nèi)部包括有一個(gè)存儲(chǔ)地址，每個(gè)所述存儲(chǔ)地址與一個(gè)10端口 一一對(duì)應(yīng)，所述存儲(chǔ)器通過10端口讀入被監(jiān)測(cè)器件的數(shù)據(jù)； 其中，8個(gè)存儲(chǔ)單元用于讀取所述被監(jiān)測(cè)器件的關(guān)鍵層的數(shù)據(jù)，另8個(gè)存儲(chǔ)單元用于讀取體現(xiàn)所示被監(jiān)測(cè)器件的低工作電壓良率的數(shù)據(jù)； 根據(jù)存入塊中數(shù)據(jù)的數(shù)量獲取所述器件的制程余量。
2.如權(quán)利要求1所述一種采用存儲(chǔ)器監(jiān)測(cè)器件制程余量的方法，其特征在于，包括下述步驟: 步驟1.將所述被監(jiān)測(cè)器件的關(guān)鍵層的分類分別存儲(chǔ)于相應(yīng)的所述塊中；所述關(guān)鍵層包括四類:有源區(qū)、柵極、連接孔和通孔； 步驟2.將所述被監(jiān)測(cè)器件按照體現(xiàn)低工作電壓良率的數(shù)據(jù)分別存儲(chǔ)于相應(yīng)的所述塊中；體現(xiàn)低工作電壓的良率包括五類數(shù)據(jù):多晶硅到連接孔的距離、離子注入的尺寸、多晶硅到掩膜層的距離、傳輸飽和電流與上拉飽和電流之比、電流放大倍數(shù)； 步驟3.根據(jù)存入塊中的數(shù)據(jù)數(shù)量獲取所述器件的制程余量。
3.如權(quán)利要求2所述一種采用存儲(chǔ)器監(jiān)測(cè)器件制程余量的方法，其特征在于，步驟1中將所述被監(jiān)測(cè)器件的關(guān)鍵層的分類分別存儲(chǔ)的具體過程為: 將8個(gè)存儲(chǔ)單元按照關(guān)鍵層的分類平均分為4個(gè)區(qū)域，每個(gè)區(qū)域用于讀取一類關(guān)鍵層的尺寸，所述8個(gè)存儲(chǔ)單元為用于讀取被監(jiān)測(cè)器件的關(guān)鍵層的尺寸的存儲(chǔ)單元。
4.如權(quán)利要求3所述一種采用存儲(chǔ)器監(jiān)測(cè)器件制程余量的方法，其特征在于，每個(gè)所述區(qū)域中兩個(gè)所述塊用于讀取標(biāo)準(zhǔn)數(shù)據(jù)0 ；其余的6個(gè)所述塊分別用于讀取:(0-15 %，0-10 % 1，(0-10 % , 0-5 % 1, (0-5 %，0]，(0, 0+5 % 1, (0+5 %，0+10 % 1 和(0+10% ,0+15%
5.如權(quán)利要求2所述一種采用存儲(chǔ)器監(jiān)測(cè)器件制程余量的方法，其特征在于，步驟2中將所述被監(jiān)測(cè)器件按照體現(xiàn)低工作電壓良率的數(shù)據(jù)分別存儲(chǔ)的具體過程為: 將8個(gè)存儲(chǔ)單元按照關(guān)鍵層的分類平均分為4個(gè)區(qū)域，其中3個(gè)區(qū)域分別用于讀取:所述離子注入的尺寸、所述傳輸飽和電流與上拉飽和電流之比和所述電流放大倍數(shù)； 另一個(gè)區(qū)域中的4個(gè)所述塊用于讀取多晶硅到連接孔的距離；另4個(gè)所述塊用于讀取多晶硅到掩膜層的距離；所述8個(gè)存儲(chǔ)單元為用于讀取體現(xiàn)所示被監(jiān)測(cè)器件的低工作電壓良率的數(shù)據(jù)的存儲(chǔ)單元。
6.如權(quán)利要求5所述一種采用存儲(chǔ)器監(jiān)測(cè)器件制程余量的方法，其特征在于，所述3個(gè)區(qū)域中每個(gè)所述區(qū)域中兩個(gè)所述塊用于讀取標(biāo)準(zhǔn)數(shù)據(jù)？；其余的6個(gè)所述塊分別用于讀取:〈？-15 %，？-10 % 1，(^-10 % , ？~5 % 1,〈？-5 % , ？1,(戶，？^5 % 1, (^+5 %，？十10 % 1 和(^+10% ,^+15% 10
7.如權(quán)利要求5所述一種采用存儲(chǔ)器監(jiān)測(cè)器件制程余量的方法，其特征在于，所述4個(gè)用于讀取多晶硅到連接孔的距離的所述塊中有一個(gè)所述塊用于讀取的數(shù)據(jù)？；其余的3個(gè)所述塊分別用于讀取:(9-15%，？-10%〕，(^-10% ,^-5% 1 和〈？-5%，？〕； 所述4個(gè)用于讀取多晶硅到掩膜層的距離的所述塊中有一個(gè)所述塊用于讀取的數(shù)據(jù)？；其余的3個(gè)所述塊分別用于讀取:〈？，^+5% 1, (^+5%，？^10% 1和(^+10%，？^15% 1。
8.如權(quán)利要求7所述一種采用存儲(chǔ)器監(jiān)測(cè)器件制程余量的方法，其特征在于，步驟3中根據(jù)存入塊中的數(shù)據(jù)數(shù)量獲取所述器件的制程余量的具體過程為: 將讀取所述被監(jiān)測(cè)器件的所述塊的數(shù)據(jù)進(jìn)行統(tǒng)計(jì)，若非標(biāo)準(zhǔn)數(shù)據(jù)的個(gè)數(shù)超出總數(shù)據(jù)個(gè)數(shù)的十萬分之一，則所述被監(jiān)測(cè)器件的制成余量失效；若非標(biāo)準(zhǔn)數(shù)據(jù)的個(gè)數(shù)未超出總數(shù)據(jù)個(gè)數(shù)的十萬分之一，則所述被監(jiān)測(cè)器件合格。
9.如權(quán)利要求1所述一種采用存儲(chǔ)器監(jiān)測(cè)器件制程余量的方法，其特征在于，所述存儲(chǔ)器為靜態(tài)隨機(jī)存儲(chǔ)器。
【文檔編號(hào)】H01L21/66GK104409380SQ201410697305
【公開日】2015年3月11日 申請(qǐng)日期:2014年11月26日 優(yōu)先權(quán)日:2014年11月26日
【發(fā)明者】蔡恩靜 申請(qǐng)人:上海華力微電子有限公司