具有硅局部氧化的絕緣體上硅的集成電路及其制造方法
【專利摘要】提供一種具有硅局部氧化的絕緣體上硅的集成電路及其制造方法。集成電路包括半導(dǎo)體襯底及多個淺溝槽隔離(STI)區(qū)，各區(qū)在半導(dǎo)體襯底的上表面之下延展至少第一深度。STI區(qū)電性隔離制造于半導(dǎo)體襯底中的裝置。集成電路還包括晶體管，其包括置于半導(dǎo)體襯底中的源極與漏極區(qū)、置于源極與漏極區(qū)之間的柵極介電層以及置于半導(dǎo)體襯底的第二部位并且在半導(dǎo)體上表面下延展第二深的局部氧化物層。第一深度大于第二深度。集成電路又再包括于柵極介電層與局部氧化物層上方延展的第一柵極電極。
【專利說明】具有硅局部氧化的絕緣體上硅的集成電路及其制造方法

【技術(shù)領(lǐng)域】
[0001]

【技術(shù)領(lǐng)域】大致關(guān)于集成電路及用于制造集成電路的方法，并且更尤指具有硅局部 氧化（L0C0S)的絕緣體上硅的集成電路及其制造方法。

【背景技術(shù)】
[0002] 集成電路的制造需要根據(jù)所指定的電路布局待形成于給定芯片區(qū)上的大量電路 組件，如晶體管及諸如此類。一般而言，目前實(shí)施有多種制程技術(shù)，其中，對于微處理器、儲 存芯片、ASIC(特殊應(yīng)用1C)及諸如此類的復(fù)雜電路，CMOS因?yàn)樵诓僮魉俣燃?或功耗及/ 或成本效益方面的優(yōu)越特性而為最有前景的方法之一。在使用CMOS技術(shù)制造復(fù)雜集成電 路期間，數(shù)百萬個互補(bǔ)式晶體管（也就是N型信道晶體管和P型信道晶體管）是在包括有 結(jié)晶半導(dǎo)體層的襯底之上形成。無論考量的是N型信道晶體管或P型信道晶體管，M0S晶體 管都包括由具有反向摻雜或弱摻雜的信道區(qū)置于漏極區(qū)與源極區(qū)之間的高度摻雜漏極與 源極區(qū)的界面所形成的所謂PN接面。信道區(qū)的導(dǎo)電性，也就是導(dǎo)電信道的驅(qū)動電流能力， 是通過形成于信道區(qū)之上并且通過薄絕緣層與其隔開的柵極電極而予以控制。由于對柵極 電極施加適度控制電壓而形成導(dǎo)電信道時，信道區(qū)的導(dǎo)電性還取決于源極與漏極區(qū)之間的 距離，也稱為信道長度。因此，縮減場效晶體管的特征尺寸，尤其是柵極長度，已是重要的設(shè) 計(jì)準(zhǔn)則。
[0003] 在進(jìn)一步增強(qiáng)晶體管效能方面，除了其它優(yōu)點(diǎn)，因 PN接面的寄生電容降低的特 性，SOI (絕緣體上半導(dǎo)體或硅）架構(gòu)對于制造 M0S晶體管持續(xù)獲得重要性，從而相較于主體 晶體管（bulk transistor)有較高的切換速度。S0I晶體管中，漏極與源極區(qū)以及信道區(qū)置 于其中的半導(dǎo)體區(qū)，也稱為本體（body),是被介質(zhì)包封（dielectrically encapsulated)。 此組構(gòu)提供顯著優(yōu)點(diǎn)，但也帶來多個問題。
[0004] 在S0I制造技術(shù)中，裝置通常是置于薄硅膜中，而埋置型氧化物層（BOX)是置于裝 置與襯底之間以將它們隔開。相較于傳統(tǒng)主體硅，S0I技術(shù)具有許多優(yōu)點(diǎn)，諸如降低的寄生 電容（其導(dǎo)致更高速度和更低功耗）、S0I CMOS裝置的完全介電隔離（其消除主體硅CMOS 裝置寄生閂鎖效應(yīng)出現(xiàn)并且使SOI裝置具有包括高整合密度與良好抗輻射特性在內(nèi)的優(yōu) 越效能）。
[0005] 在主體硅M0SFET中，主體硅的底部可連接至固定電位。然而，在SOI M0SFET中，本 體與襯底的底部電性隔離。此「浮動本體」效應(yīng)導(dǎo)致漏極電流「扭結(jié)（kink)」效應(yīng)、不正常 的閾值斜率、低漏極崩潰電壓、漏極電流瞬時以及噪聲過沖（noise overshoot)?！概そY(jié)」效 應(yīng)源自撞擊離子化（impact ionization)。當(dāng)SOI M0SFET操作于大漏極對源極電壓時，信 道電子在信道的漏極端附近造成撞擊離子化。電洞在裝置本體中積聚（build up)，使本體 電位升高并且因而使閾值電壓升高。這提升了使電流對電壓（Ι-V)曲線「扭結(jié)」的M0SFET 電流。
[0006] 為了解決現(xiàn)有SOI M0S的這個浮動本體組構(gòu)所造成的非期望效應(yīng)，通常采用本體 接觸的方法以將「本體」連接至如源極區(qū)或接地之類的固定電位。請參閱圖1及圖2,在傳 統(tǒng)T型柵極結(jié)構(gòu)本體接觸中，在T型柵極的一側(cè)中形成的P+布植區(qū)是接觸P型本體區(qū)。在 操作MOS裝置期間，本體區(qū)中累積的載體是經(jīng)由流經(jīng)P+信道而釋放以降低本體區(qū)的電位。 然而，此T型組構(gòu)仍有一些缺點(diǎn)，如制造程序復(fù)雜、寄生效應(yīng)提升、電特性衰減以及裝置面 積增加。
[0007] 因此，希望提供免遭受閾值電壓降低或漏電流的改良型SOI集成電路及其制造方 法。此外，希望提供易于制造且占 SOI襯底面積較小的SOI集成電路及其制造方法。還有， 本揭露的其它特征及特性配合附圖及本揭露的此【背景技術(shù)】經(jīng)由后續(xù)本揭露的具體實(shí)施方 式及所附權(quán)利要求書將變得顯而易知。


【發(fā)明內(nèi)容】

[0008] 提供的是具有硅局部氧化的絕緣體上硅的集成電路及其制造方法。根據(jù)一個具體 實(shí)施例，集成電路包括半導(dǎo)體襯底及多個淺溝槽隔離（STI)區(qū)，各區(qū)在半導(dǎo)體襯底的上表 面之下延展至少第一深度。STI區(qū)電性隔離制于半導(dǎo)體襯底中的裝置。集成電路還包括晶 體管，其包括置于半導(dǎo)體襯底中的源極與漏極區(qū)、置于源極與漏極區(qū)之間的柵極介電層以 及置于半導(dǎo)體襯底的第二部位中并且在半導(dǎo)體襯底的上表面之下延展第二深度的局部氧 化物層。第一深度大于第二深度。集成電路還又包括在柵極介電層和局部氧化物層上方延 展的第一柵極電極。
[0009] 根據(jù)另一個具體實(shí)施例，制造集成電路的方法包括在半導(dǎo)體襯底中形成多個淺溝 槽隔離（STI)區(qū)，各區(qū)于半導(dǎo)體襯底的上表面之下延展至少第一深度、于半導(dǎo)體襯底的源 極與漏極區(qū)之間形成柵極介電層以及氧化半導(dǎo)體襯底的第二部位，從而形成在半導(dǎo)體襯底 的上表面之下延展第二深度的局部氧化物區(qū)。第一深度大于第二深度。另外，本方法包括 在柵極介電層和局部氧化物區(qū)上方形成第一柵極電極。

【專利附圖】

【附圖說明】
[0010] 將在后文搭配底下圖標(biāo)說明各個具體實(shí)施例，其中相同的組件符號代表相稱的組 件，以及其中：
[0011] 圖1和圖2分別為先前技術(shù)SOI集成電路的俯視圖和剖面圖；
[0012] 圖3、圖4和圖5根據(jù)本揭露的各個具體實(shí)施例分別是SOI集成電路的俯視、剖面、 和透視圖；以及
[0013] 圖6至圖12根據(jù)各個具體實(shí)施例以剖面方式示意描述用于制造圖3至圖5所示 的S0I集成電路的方法步驟。
[0014] 符號說明
[0015] 200 晶體管
[0016] 201 襯底
[0017] 202埋置型氧化層
[0018] 203本體區(qū)、單晶硅層、襯底層
[0019] 210局部氧化物區(qū)（L0C0S)
[0020] 210a 開口
[0021] 212柵極介電層、氧化硅層
[0022] 213氮化硅層
[0023] 215光阻掩模
[0024] 230場隔離區(qū)、STI區(qū)
[0025] 230a 開口
[0026] 240本體接觸區(qū)
[0027] 241源極接觸區(qū)
[0028] 242漏極接觸區(qū)
[0029] 245柵極電極。

【具體實(shí)施方式】
[0030] 下文的實(shí)施方式本質(zhì)上僅為示例性并且意圖不在于限制各個具體實(shí)施例或應(yīng)用 及其用途。此外，無意受限于前文【背景技術(shù)】或后文【具體實(shí)施方式】所呈現(xiàn)的理論。
[0031] 本文所提各個具體實(shí)施例提供具有硅局部氧化的SOI集成電路及其制造方法。所 揭露的具體實(shí)施例考慮到需要較少制程以完成以及在先前技術(shù)已知的硅芯片上設(shè)計(jì)所占 空間較少的SOI集成電路的制造。
[0032] 圖3、圖4及圖5根據(jù)本揭露的各個具體實(shí)施例分別是SOI集成電路的俯視、剖面、 及透視圖。如底下更詳細(xì)說明所述者，圖3、圖4及圖5的結(jié)構(gòu)可使用與現(xiàn)有深次微米CMOS 制程兼容的制程予以制造。晶體管200(以及其它制造于相同襯底上的電路組件）是通過 場隔離區(qū)230予以隔離。在所述具體實(shí)施例中，場隔離區(qū)230為在襯底201的表面下延展 至深度大約3500埃進(jìn)入埋置型氧化物層202內(nèi)的淺溝槽隔離（STI)區(qū)。
[0033] 晶體管200是制于p型本體區(qū)203中，其依次是制造于埋置型氧化物層202上方。 晶體管200包括P+本體接觸區(qū)240、N+源極接觸區(qū)241、N+漏極接觸區(qū)242、柵極介電層 212、局部氧化物區(qū)（L0C0S) 210、以與柵極電極245。局部氧化物區(qū)210僅在襯底上表面之 下延展淺深度（dl)。淺深度dl顯著小于場隔離區(qū)230的深度。在一個具體實(shí)施例中，深度 d小于或等于大約400埃。局部氧化物區(qū)210未延展至埋置型氧化物層202。局部氧化物 區(qū)210使源極區(qū)241與漏極區(qū)242自本體接觸區(qū)240隔開。局部氧化物區(qū)在襯底表面之上 延展。柵極電極245的一部分在局部氧化物區(qū)210上方延展。因此，柵極電極245是在其 覆于局部氧化物區(qū)210上方的區(qū)域中隆突。場隔離區(qū)230是鄰近源極區(qū)241與漏極區(qū)242、 對立于局部氧化物區(qū)210而置。另一個場氧化物區(qū)230是鄰近本體氧化物區(qū)240、對立于 局部氧化物區(qū)210而置。源極241、漏極242以及本體接觸240區(qū)延展比dl還要深的深度 d2,但未延展至埋置型氧化物層202。
[0034] 柵極電極具有長度及寬度，柵極電極245的長度大于柵極電極245的寬度。局部 氧化物層210具有長度及寬度，其中局部氧化物層210的長度大于局部氧化物層210的寬 度。柵極電極245的長度垂直于氧化物層210的長度而延展。局部氧化物層210也在半導(dǎo) 體的上表面之上延展。源極區(qū)241具有長度及寬度，其中源極區(qū)241的長度大于源極區(qū)241 的寬度，并且其中源極區(qū)241的長度平行于柵極電極245的長度而延展。漏極區(qū)242具有 長度及寬度，其中漏極區(qū)242的長度大于漏極區(qū)242的寬度，并且其中漏極區(qū)242的長度平 行于柵極電極245的長度而延展。本體接觸區(qū)240具有長度及寬度，其中本體接觸區(qū)240 的長度大于本體接觸區(qū)240的寬度，并且其中本體接觸區(qū)240的長度平行于局部氧化物層 210的長度而延展。
[0035] 源極241和漏極242區(qū)兩者都鄰近于多個STI區(qū)230的其中一個。源極241和漏 極242區(qū)兩者鄰近于局部氧化物層210。柵極介電層212在局部氧化物層210與多個STI 區(qū)230的其中一個之間延展。
[0036] 現(xiàn)在將說明的是根據(jù)本揭露一個具體實(shí)施例的晶體管200的制造。圖6至圖12 以剖面方式描述根據(jù)本揭露的一個具體實(shí)施例用于將一部分晶體管200形成為部分絕緣 體上硅的CMOS集成電路的方法步驟。雖然術(shù)語「M0S裝置」適度意指具有金屬柵極電極和 氧化物柵極絕緣體的裝置，但該術(shù)語將全文用于意指任何包括有置于柵極絕緣體（無論是 氧化物或其它絕緣體）上方的導(dǎo)電柵極電極（無論是金屬或其它導(dǎo)電材料）的半導(dǎo)體裝 置，柵極絕緣體依次是置于半導(dǎo)體襯底上方。在描述性實(shí)施例中，僅描述少部分CMOS集成 電路。制造 CMOS裝置的各個步驟是眾所周知的，所以，為了簡便起見，許多現(xiàn)有步驟在本文 將僅予以簡述或?qū)⒂枰酝耆÷远惶峁┍娝苤闹瞥碳?xì)節(jié)。雖然在描述性具體實(shí)施例 中，集成電路是說明為CMOS電路，但本揭露也適用于制造單信道型M0S電路。
[0037] 如圖6所示，本揭露一個具體實(shí)施例的方法是始于提供半導(dǎo)體襯底。半導(dǎo)體襯底 較佳是具有單晶硅層203覆蓋單晶硅載體襯底201而成的硅襯底。如本文中所使用者，術(shù) 語「硅層」及「硅襯底」將用于包含常用于半導(dǎo)體產(chǎn)業(yè)的較純或輕度雜質(zhì)摻雜單晶硅材料以 及摻和有鍺、碳、及諸如此類其它元素以形成實(shí)質(zhì)單晶半導(dǎo)體材料的硅。為了易于說明，但 沒有限制，半導(dǎo)體材料在本文中基本上將意指硅材料。單晶硅層203將用于形成N型信道 及P型信道M0S晶體管。單晶硅襯底201對單晶硅層203提供支撐。單晶硅層203是通過 眾所周知的介電絕緣層202將單晶硅層203自單晶載體襯底201隔開的晶圓鍵合（wafer bonding)及薄化技術(shù)而鍵合至單晶娃載體襯底201。單晶娃層取決于所實(shí)現(xiàn)的電路功能而 薄化至大約50納米至大約300納米（nm)的厚度。單晶娃層203及單晶娃載體襯底201兩 者較佳是具有每個正方格（per square)至少約1至35歐姆的電阻率。根據(jù)本揭露的一個 具體實(shí)施例，薄硅層203是P型雜質(zhì)并且單晶載體襯底201是P型雜質(zhì)。常見為二氧化硅 的介電絕緣層202較佳是具有大約50納米至大約200納米的厚度。
[0038] 作為晶圓鍵合技術(shù)的一個替代方案，可通過SIM0X制程形成單晶半導(dǎo)體襯底。 SM0X制程是眾所周知將氧離子布植到單晶硅襯底201的子表面區(qū)內(nèi)的制程。循序加熱單 晶硅襯底及所布植的氧以形成將其為S0I層203的襯底之上部位與單晶硅襯底201的剩余 部位電性隔離的子表面氧化硅介電層202。S0I層203的厚度是由所布植離子的能量所決 定。不管用于形成S0I層的是那種方法，介電層202通常稱為埋置型氧化物或「Β0Χ」，并且 在本文中指的就是如此。
[0039] 如圖6所示，氧化硅（Si02)接墊氧化物層212在半導(dǎo)體結(jié)構(gòu)的上表面之上熱生 長。接著使用標(biāo)準(zhǔn)化學(xué)氣相沉積（CVD)制程將犧牲氮化硅（SiN4)層213沉積于氧化硅層 212上方。在所述具體實(shí)施例中，氧化硅層212具有大約80埃的厚度以及氮化硅層213具 有范圍大約500至2000埃的厚度。
[0040] 如圖7及圖8所示，場隔離區(qū)230接著制于所產(chǎn)生的半導(dǎo)體結(jié)構(gòu)的上表面處。在 所示實(shí)施例中，場隔離區(qū)230為使用現(xiàn)有CMOS處理步驟而形成的淺溝槽隔離（STI)區(qū)。在 所述實(shí)施例中，STI區(qū)230具有大約3500埃的深度，但其它深度也可以。深度延展到埋置 型氧化物層202內(nèi)。場隔離區(qū)230搭配埋置型氧化物層202從而電性隔離襯底層203的所 示部位。
[0041] 圖7描述用于形成場隔離區(qū)開口或「溝槽」230a的圖案化及蝕刻，而圖8則描述例 如將氧化物沉積到開口 230a內(nèi)以形成場隔離區(qū)230。更尤甚者，如圖7所示，開口 230a是 穿過氧化硅層212、氮化硅層213以及襯底層203而形成者。此開口 230a的產(chǎn)制是通過： 在氮化硅犧牲層213上方形成光阻掩模（圖未示），其中光阻掩模具有曝露后續(xù)形成開口 230a處的區(qū)域的開口；進(jìn)行穿過光阻掩模中的開口的干蝕刻，借以產(chǎn)制開口 230a，并且接 著移除光阻掩模。選擇開口 230a的位置以符合如圖8所示使用標(biāo)準(zhǔn)沉積程序而沉積的場 隔離區(qū)230的期望位置。CMP可用于平整化氮化層213及場隔離區(qū)230。
[0042] 現(xiàn)在請參閱圖9,圖標(biāo)描述用于形成局部氧化物區(qū)210的圖案化及蝕刻。更尤甚 者，開口 210a是穿過氧化硅層212及氮化硅層213而形成者。此開口 210a的產(chǎn)制是通過： 在氮化硅犧牲層213上方形成光阻掩模215,其中光阻掩模具有曝露后續(xù)形成開口 230a處 的區(qū)域的開口；進(jìn)行穿過光阻掩模中的開口的干蝕刻，借以產(chǎn)制開口 210a，并且接著移除 光阻掩模215。選擇開口 210a的位置以符合下文所述可使用已知熱氧化物生長技術(shù)予以生 長的局部氧化物區(qū)210的期望位置。
[0043] 如圖10所示，進(jìn)行熱氧化步驟以在襯底層203透過開口 210a所曝露的部位上形 成薄L0C0S隔離層210。在所述具體實(shí)施例中，薄L0C0S隔離層210具有大約800埃的總 厚度。因此，薄L0C0S隔離層210在襯底層203的上表層（upper surface level)之上及 之下延展大約400埃。在本揭露的一個具體實(shí)施例中，薄L0C0S隔離層210具有范圍大約 400至1000埃的厚度。在其它具體實(shí)施例中，控制熱氧化步驟，使得薄L0C0S隔離層210具 有其它厚度。在特定具體實(shí)施例中，薄L0C0S隔離層210具有小于800埃的厚度，以致此層 210不會負(fù)面影響所產(chǎn)生的介電結(jié)構(gòu)的形狀。要注意的重點(diǎn)是，薄L0C0S隔離層210的厚度 實(shí)質(zhì)小于STI區(qū)230的厚度。
[0044] 如圖11所示，氮化硅層213是通過利用熱磷酸進(jìn)行蝕刻而移除。此蝕刻對氧化硅 有高度選擇性，并且未移除薄L0C0S隔離區(qū)210或柵極介電區(qū)212。注意到的是，柵極介電 區(qū)212曝露的上表面在此蝕刻期間是受到部分移除，使得柵極介電區(qū)212的厚度得以縮減。 然而，此蝕刻的受控制本質(zhì)令柵極介電區(qū)212的最終厚度得以精確控制。
[0045] 現(xiàn)在請參閱圖12,為了便于說明，但沒有限制，柵極電極形成材料在下文中將稱 為多晶硅，但本領(lǐng)域的技術(shù)人員將認(rèn)知的是，也可使用其它材料。多晶硅可通過利用硅烷 (SiH4)還原的LPCVD或CVD予以沉積。氧化硅、氮化硅、氮氧化硅或諸如此類（未予描述） 的硬掩模材料層也可沉積于多晶硅層上方而有助于柵極電極的圖案化及蝕刻。多晶硅層 可利用圖案化光阻層及現(xiàn)有光微影技術(shù)與C1或HBr/02化學(xué)制品中的電漿蝕刻而予以圖案 化。在本揭露的較佳具體實(shí)施例中，也形成側(cè)壁間隔物。側(cè)壁間隔物是以眾所周知的方式 通過非等向性蝕刻一層氧化硅、氮化硅或諸如此類而予以形成。此層間隔物形成材料是例 如通過使用CHF3、CF4或SF6化學(xué)制品的反應(yīng)性離子蝕刻（RIE)予以非等向性蝕刻而將此 層自實(shí)質(zhì)水平表面（多晶硅特征的頂部）移除并且將此層留在實(shí)質(zhì)垂直表面（多晶硅特征 的側(cè)壁）上。
[0046] 更尤甚者，為了形成柵極結(jié)構(gòu)245,光阻掩模是形成于多晶硅層上方，并且穿過此 柵極掩模的開口進(jìn)行蝕刻。此蝕刻界定晶體管200的柵極電極245。所蝕刻的多晶硅區(qū)的 剩余部位形成晶體管200的柵極電極245。
[0047] 進(jìn)行源極/漏極布植以產(chǎn)制輕度摻雜的源極/漏極區(qū)。接著鄰近柵極電極245形 成介電側(cè)壁間隔物。進(jìn)行N+布植以產(chǎn)制源極/漏極接觸區(qū)241至242以及η型本體接觸 區(qū)240。金屬自對準(zhǔn)娃化物（metalsalicide)區(qū)是使用現(xiàn)有的自對準(zhǔn)娃化物制程而形成于 所產(chǎn)生的結(jié)構(gòu)上方。標(biāo)準(zhǔn)CMOS制程是用于形成為了簡單說明未予以表示的剩余后端結(jié)構(gòu) (例如接觸件、金屬及導(dǎo)孔）。
[0048] 如此，已提供具有硅局部氧化的SOI集成電路及其制造方法的各個具體實(shí)施例。 將了解的是，所述具體實(shí)施例相較于現(xiàn)有的SOI結(jié)構(gòu)顯著降低寄生電容。另外，用以制造所 述集成電路的制程與既有制程模塊完全兼容。如此，可輕易且廉價地實(shí)現(xiàn)含有所述結(jié)構(gòu)的 各種新式集成電路。
[0049] 盡管已在本揭露的前述實(shí)施方式呈現(xiàn)至少一個示例性具體實(shí)施例，仍應(yīng)了解存在 大量變化。也應(yīng)了解的是，示例性具體實(shí)施例僅是實(shí)施例，并且無意于以任何方式限制本揭 露的范疇、可應(yīng)用性、或組構(gòu)。反而，前述實(shí)施方式將提供本領(lǐng)域的技術(shù)人員用于實(shí)現(xiàn)本揭 露示例性具體實(shí)施例的便利藍(lán)圖。了解到可對示例性具體實(shí)施例中所述組件的功能及配置 施作各種變更而不脫離如所附權(quán)利要求書所提本揭露的范疇。
【權(quán)利要求】
1. 一種集成電路，包含： 半導(dǎo)體襯底； 多個淺溝槽隔離（STI)區(qū)，各區(qū)在該半導(dǎo)體襯底的上表面之下延展至少第一深度，其 中，所述淺溝槽隔離區(qū)電性隔離制于該半導(dǎo)體襯底中的裝置；以及 晶體管，包含： 置于該半導(dǎo)體襯底中的源極與漏極區(qū)； 置于該源極與漏極區(qū)之間的柵極介電層； 置于該半導(dǎo)體襯底的第二部位中并且在該半導(dǎo)體襯底的該上表面之下延展第二深度 的局部氧化物層，其中，該第一深度大于該第二深度；以及 于該柵極介電層和該局部氧化物層上方延展的柵極電極。
2. 根據(jù)權(quán)利要求1所述的集成電路，其中，該半導(dǎo)體襯底為絕緣體上硅的襯底。
3. 根據(jù)權(quán)利要求1所述的集成電路，其中，該柵極電極具有長度與寬度，以及其中，該 柵極電極的該長度大于該柵極電極的該寬度。
4. 根據(jù)權(quán)利要求3所述的集成電路，其中，該局部氧化物層具有長度與寬度，以及其 中，該局部氧化物層的該長度大于該局部氧化物層的該寬度。
5. 根據(jù)權(quán)利要求4所述的集成電路，其中，該柵極電極的該長度垂直于該局部氧化物 層的該長度而延展。
6. 根據(jù)權(quán)利要求4所述的集成電路，其中，該局部氧化物層是于該半導(dǎo)體襯底的該上 表面之上延展。
7. 根據(jù)權(quán)利要求4所述的集成電路，其中，該源極區(qū)具有長度與寬度，以及其中，該源 極區(qū)的該長度大于該源極區(qū)的該寬度，以及其中，該源極區(qū)的該長度平行于該柵極電極的 該長度而延展。
8. 根據(jù)權(quán)利要求7所述的集成電路，其中，該漏極區(qū)具有長度與寬度，以及其中，該漏 極區(qū)的該長度大于該漏極區(qū)的該寬度，以及其中，該漏極區(qū)的該長度平行于該柵極電極的 該長度而延展。
9. 根據(jù)權(quán)利要求4所述的集成電路，還包含本體接觸區(qū)。
10. 根據(jù)權(quán)利要求9所述的集成電路，其中，該本體接觸區(qū)具有長度與寬度，以及其中， 該本體接觸區(qū)的該長度大于該本體接觸區(qū)的該寬度，以及其中，該本體接觸區(qū)的該長度平 行于該局部氧化物層的該長度而延展。
11. 根據(jù)權(quán)利要求9所述的集成電路，其中，該源極、該漏極以及該本體接觸區(qū)在該半 導(dǎo)體襯底的該上表面之下延展第三深度，以及其中，該第三深度小于該第一深度但大于該 第二深度。
12. 根據(jù)權(quán)利要求1所述的集成電路，其中，該柵極電極在該多個淺溝槽隔離區(qū)的其中 一個的一部分上方進(jìn)一步延展。
13. 根據(jù)權(quán)利要求12所述的集成電路，其中，該源極與該漏極區(qū)兩個都鄰近于該多個 淺溝槽隔離區(qū)的該其中一個。
14. 根據(jù)權(quán)利要求12所述的集成電路，其中，該源極與該漏極區(qū)兩個都鄰近于該局部 氧化物層。
15. 根據(jù)權(quán)利要求12所述的集成電路，其中，該柵極介電層在該局部氧化物層與該多 個淺溝槽隔離區(qū)的該其中一個之間延展。
16. -種制造集成電路的方法，包含的步驟為： 在半導(dǎo)體襯底中形成多個淺溝槽隔離（STI)區(qū)，各區(qū)在該半導(dǎo)體襯底的上表面之下延 展至少第一深度； 在該半導(dǎo)體襯底的源極與漏極區(qū)的第一部位上方形成柵極介電層； 氧化該半導(dǎo)體襯底的第二部位，借以形成在該半導(dǎo)體襯底的上表面之下延展第二深度 的局部氧化物區(qū)，其中，該第一深度大于該第二深度；以及 在該柵極介電層和該局部氧化物區(qū)上方形成柵極電極。
17. 根據(jù)權(quán)利要求16所述的方法，其中，形成該多個淺溝槽隔離區(qū)包含在該半導(dǎo)體襯 底中蝕刻多個溝槽區(qū)并且在該多個溝槽中沉積氧化硅材料。
18. 根據(jù)權(quán)利要求16所述的方法，其中，氧化該半導(dǎo)體襯底的該第二部位包含熱氧化 該半導(dǎo)體襯底的該第二部位。
19. 根據(jù)權(quán)利要求16所述的方法，其中，形成該柵極電極包含沉積以及蝕刻多晶硅層。
20. -種集成電路，包含： 絕緣體上硅半導(dǎo)體襯底； 多個淺溝槽隔離（STI)區(qū)，各區(qū)延展到該絕緣體上硅半導(dǎo)體襯底的埋置型氧化物層 中，其中，所述淺溝槽隔離區(qū)電性隔離制于該半導(dǎo)體襯底中的裝置；以及 晶體管，包含： 置于該半導(dǎo)體襯底中的源極與漏極區(qū)； 置于該源極與漏極區(qū)之間的柵極介電層； 置于該半導(dǎo)體襯底的第二部位中并且在該半導(dǎo)襯底的該上表面之下延展深度以及在 該半導(dǎo)襯底的該上表面之上延展高度的局部氧化物層；以及 在該柵極介電層與該局部氧化物層上方延展的柵極電極，其中，該柵極電極和該局部 氧化物層是呈T形組構(gòu)而設(shè)置；以及鄰近于該晶體管的該局部氧化物層而設(shè)置的本體接觸 區(qū)。
【文檔編號】H01L27/12GK104143555SQ201410186910
【公開日】2014年11月12日 申請日期:2014年5月5日 優(yōu)先權(quán)日:2013年5月8日
【發(fā)明者】張少強(qiáng), P·R·維爾馬, 徐源輝, 胡佑洲, 劉雯莉 申請人:新加坡商格羅方德半導(dǎo)體私人有限公司