具有部分凹陷的柵極的絕緣體上硅器件的制作方法
【技術(shù)領(lǐng)域】
[0001]本公開涉及制造納米尺度的集成電路場效應(yīng)晶體管(FET)器件，并且具體地涉及并入掩埋氧化層和部分凹陷的晶體管柵極以控制器件的電特性的器件。
【背景技術(shù)】
[0002]隨著用于集成電路的技術(shù)節(jié)點(diǎn)按比例縮小到1nm以下，保持對半導(dǎo)體器件的各種電特性的精確控制變得逐漸地更具挑戰(zhàn)性。這種半導(dǎo)體器件包括例如金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)。MOSFET是包括源極、柵極和漏極的三端子開關(guān)器件。MOSFET通過至源極、漏極和柵極端子中的每一個端子的接觸被導(dǎo)線網(wǎng)絡(luò)互連。
[0003]當(dāng)超過選定的閾值電壓(Vt)的電壓施加到MOSFET的柵極時，器件開啟從而電流流經(jīng)源極和漏極之間的溝道。Vt的值部分依賴于半導(dǎo)體材料的特有的能帶結(jié)構(gòu)。源極和漏極區(qū)域通常由充當(dāng)器件的電荷儲存庫的離子摻雜。器件性能參數(shù)，比如開關(guān)速度和導(dǎo)通電阻，主要依賴于對在注入和經(jīng)注入的區(qū)域的高溫退火之后摻雜物在襯底中的摻雜濃度和深度分布的控制。
[0004]很多年以來，器件設(shè)計(jì)者努力使用摻雜物分布的尖端以便減小溝道長度，由此增加器件的開關(guān)速度。然而，當(dāng)在摻雜的源極和漏極區(qū)域之間的溝道長度減小到與其深度可以比擬的時候，電流可能通過這種短溝道泄露，引起器件在所施加的比閾值電壓更低的電壓下開啟。關(guān)態(tài)泄露因此是短溝道效應(yīng)(SCE)的一個示例?，F(xiàn)有技術(shù)挑戰(zhàn)包括防止關(guān)態(tài)泄露和其他短溝道效應(yīng)，比如漏極致勢壘降低(DIBL)，以及控制被稱為亞閾值斜率(SS)的器件特性。DIBL發(fā)生在高漏極電壓引起晶體管過早地開啟的時候，即使Vt電勢勢壘還沒有被克服。DIBL發(fā)生是因?yàn)樵诙虦系榔骷校捎诼O更接近溝道的中心，漏極電壓對器件性能具有更大的影響。具有陡峭的SS的器件從關(guān)閉狀態(tài)到開啟狀態(tài)轉(zhuǎn)變得更快。因此，控制SS可以是改善器件性能的另一重要因素。
[0005]應(yīng)變硅晶體管通過用外延生長的硅化合物，比如例如外延生長的硅鍺(SiGe)，替換在源極和漏極區(qū)域或者溝道區(qū)域中的體硅，解決了這些挑戰(zhàn)中的一些挑戰(zhàn)。將應(yīng)變引入MOSFET的硅晶體易于增加溝道區(qū)域中的電荷遷移率，由此在不需要短溝道的情況下改善性能。然而，應(yīng)變硅和其他新技術(shù)不能解決上文所列出的所有的技術(shù)挑戰(zhàn)。
[0006]解決短溝道效應(yīng)的另一 FET技術(shù)涉及使用凹陷的柵極，如本專利申請的同一發(fā)明人的美國專利申請公開US2012/0313144中所述那樣。凹陷的柵極架構(gòu)的其他示例在授予Bin Yu的美國專利N0.6，630，385中找到。凹陷的柵極器件的特征在于，掩埋在源極和漏極區(qū)域之間的金屬柵極，以及在凹陷的柵極下方靠近源極和漏極區(qū)域的它們與掩埋氧化層(BOX)匯合的下邊界的電流溝道。雖然在傳統(tǒng)的FET中，溝道長度是由源極和漏極區(qū)域的注入分布所控制，但是在凹陷的柵極器件中，溝道長度是由柵極的寬度所設(shè)定，這更容易控制。通過調(diào)整在柵極任一側(cè)的側(cè)壁間隔物的寬度，進(jìn)一步調(diào)節(jié)凹陷的柵極器件中的溝道長度。因此，可以通過制造具有選定的最小長度的溝道來避免短溝道效應(yīng)。當(dāng)溝道上面被凹陷的柵極限制且下面被掩埋氧化層限制的時候，柵極對于流經(jīng)其中的電荷維持更緊密的控制。

【發(fā)明內(nèi)容】

[0007]在提供有掩埋氧化層(BOX)的絕緣體上硅(SOI)半導(dǎo)體晶片上，例如在超薄體和掩埋氧化物(UTBB)晶片上，構(gòu)造具有部分凹陷的柵極的晶體管。BOX幫助形成MOSFET的源極和漏極摻雜物分布以協(xié)助控制晶體管性能。外延生長的溝道進(jìn)一步放松了對摻雜的源極和漏極分布的設(shè)計(jì)的約束。部分凹陷的柵極和抬升的源極和漏極區(qū)域的形成允許進(jìn)一步地改善晶體管性能和降低短溝道效應(yīng)，比如漏極致勢壘降低(DIBL)和亞閾值斜率(SS)?？梢宰兓瘱艠O凹陷的深度以相對于摻雜物分布將溝道置于不同的深度。此外，可以使用先進(jìn)工藝控制來根據(jù)摻雜物分布指導(dǎo)凹陷的柵極的形成。
[0008]部分凹陷的柵極具有相關(guān)的高k柵極電介質(zhì)，該高k柵極電介質(zhì)最初形成為與柵極的三個側(cè)面接觸。從柵極結(jié)構(gòu)隨后去除高k側(cè)壁以及用更低k的氮化硅封料替代，降低了柵極與源極和漏極區(qū)域之間的電容。產(chǎn)生的結(jié)構(gòu)可以被考慮作為柵極電介質(zhì)，該柵極電介質(zhì)具有在中心區(qū)域的第一材料，比如氧化鉿，和在外圍區(qū)域的第二材料，比如氮化硅或者二氧化硅。晶體管可以是部分耗盡的絕緣體上硅器件或者完全耗盡的絕緣體上硅(FD-SOI)器件。
【附圖說明】
[0009]在附圖中，同樣的附圖標(biāo)記表示相似的元件。附圖中元件的尺寸和相對位置不一定成比例地繪制。
[0010]圖1是高級流程圖，概述了用于制造根據(jù)本文描述的一示例性實(shí)施例的具有部分凹陷的柵極的MOSFET器件的加工序列。
[0011]圖2A是工藝流程圖，示出了根據(jù)使用離子注入的一個實(shí)施例的可以用于在NFET和PFET器件的源極和漏極區(qū)域中形成N摻雜和P摻雜載流子儲存庫的加工步驟的詳細(xì)序列。
[0012]圖2B和圖2C是在執(zhí)行圖2A所示的加工步驟之后的PFET和NFET器件的截面視圖。
[0013]圖3A是工藝流程圖，示出了根據(jù)一個實(shí)施例的可以用于形成NFET和PFET器件的部分凹陷的柵極區(qū)域的加工步驟的詳細(xì)序列。
[0014]圖3B至圖3D是在執(zhí)行圖3A所示的加工步驟之后的NFET和PFET器件的截面視圖。
[0015]圖4A是工藝流程圖，示出了根據(jù)一個實(shí)施例的可以用于形成NFET和PFET器件的部分凹陷的柵極的加工步驟的詳細(xì)序列。
[0016]圖4B是在執(zhí)行圖4A所示的加工步驟之后的NFET和PFET器件的截面視圖。
[0017]圖5A是工藝流程圖，示出了根據(jù)一個實(shí)施例的可以用于形成在NFET和PFET器件之上的絕緣體的加工步驟的詳細(xì)序列。
[0018]圖5B至圖5E是在執(zhí)行圖5A所示的加工步驟之后的NFET和PFET器件的截面視圖。
[0019]圖6A是工藝流程圖，示出了根據(jù)一個實(shí)施例的可以用于形成至NFET和PFET器件的接觸的加工步驟的詳細(xì)序列。
[0020]圖6B至圖6D是在執(zhí)行圖6A所示的加工步驟之后完成的具有不同凹陷深度的柵極的NFET和PFET器件的截面視圖。
【具體實(shí)施方式】
[0021]在下文的描述中，陳述了某些特定細(xì)節(jié)以便提供對所公開的主題的各方面的透徹的理解。然而，所公開的主題可以在沒有這些特定細(xì)節(jié)的情況下實(shí)施。在一些示例中，沒有詳細(xì)描述包括本文所公開主題的實(shí)施例的半導(dǎo)體加工的公知結(jié)構(gòu)和方法，以避免混淆關(guān)于本公開的其他方面的描述。
[0022]除非上下文另有需要，否則貫穿說明書和隨附的權(quán)利要求書，用語“包括”及其變形，比如“包含”和“含有”應(yīng)當(dāng)以開放的、包含性的意義進(jìn)行解釋，也就是“包括，但不限于”。
[0023]貫穿本說明書對“一個實(shí)施例”或“一實(shí)施例”的引用意味著關(guān)于實(shí)施例描述的特定的特性、結(jié)構(gòu)或者特征是包括在至少一個實(shí)施例中的。因此，短語“在一個實(shí)施例中”或者“在一實(shí)施例中”貫穿本說明書在各種地方的出現(xiàn)并不一定全部指相同的方面。此外，具體的特性、結(jié)構(gòu)或特征可以在本公開的一個或者多個方面中以任何合適的方式組合。
[0024]貫穿本說明書對集成電路的引用通常意于包括在半導(dǎo)體襯底上建造的集成電路組件，不論這些組件是否一起耦合成電路或者能夠被互連。貫穿本說明書，以最廣的意義使用術(shù)語“層”以包括薄膜、蓋帽等。術(shù)語“版圖”指從實(shí)現(xiàn)集成電路設(shè)計(jì)的俯視平面視圖所見的繪制圖案。版圖說明了在集成電路的每層處所形成的材料的幾何形狀和間距。用于每個版圖的幾何形狀和間距根據(jù)期望的工作電路規(guī)格進(jìn)行計(jì)算。
[0025]貫穿本說明書對用于沉積氮化硅、二氧化硅、金屬或類似材料的傳統(tǒng)薄膜沉積技術(shù)的引用包括比如化學(xué)氣相沉積(CVD)、低壓化學(xué)氣相沉積(LPCVD)、金屬有機(jī)化學(xué)氣相沉積(MOCVD)、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)、等離子體氣相沉積(PVD)、原子層沉積(ALD)、分子束外延(MBE)、電鍍、化學(xué)鍍等這樣的工藝。這里參考這些工藝的示例描述特定實(shí)施例。然而，本公開和對某些沉積技術(shù)的引用不應(yīng)當(dāng)被限制到上面描述的這些。例如，在一些情況下，引用CVD的描述可以備選地使用PVD實(shí)現(xiàn)，或者指定電鍍的描述可以備選地使用化學(xué)鍍來完成。此外，對薄膜形成的傳統(tǒng)技術(shù)的引用可以包括原位生長膜。例如，在一些實(shí)施例中，氧化層受控生長到期望的厚度可以通過在加熱腔室中將硅表面暴露在氧氣或者濕氣中實(shí)現(xiàn)。術(shù)語“外延”指晶體生長的受控工藝，其中新的晶體層從體晶體的表面生長出來，同時保持與下面的體晶體相同的晶體結(jié)構(gòu)。然后新的層就被稱為“外延生長的”或“外延的”層。當(dāng)晶體結(jié)構(gòu)形成時，可以將雜質(zhì)原位地并入外延膜中，而不造成對晶體結(jié)構(gòu)的損傷。
[0026]貫穿本說明書對在半導(dǎo)體制造領(lǐng)域已知的用于圖形化各種薄膜的傳統(tǒng)光刻技術(shù)的引用包括旋涂-曝光-顯影工藝序列，通常接著是刻蝕工藝。備選地或者附加地，光刻膠也可以用于圖形化硬掩膜，硬掩膜又可以用于圖形化下面的膜。
[0027]貫穿本說明書對在半導(dǎo)體制造領(lǐng)域已知的用于選擇性去除多晶硅、氮化硅、二氧化硅、金屬、光刻膠、聚酰亞胺或者類似材料的傳統(tǒng)刻蝕技術(shù)的引用包括比如濕法化學(xué)刻蝕、反應(yīng)離子(等離子體)刻蝕(RIE)、洗滌、濕法清洗、預(yù)清洗、噴洗、化學(xué)機(jī)械平坦化(CMP)等這樣的工藝。這里參考這些工藝的示例描述特定實(shí)施例。然而，本公開和對某些沉積技術(shù)的引用不應(yīng)當(dāng)被限制到所描述的這些。在一些實(shí)例中，兩種這樣的技術(shù)可以互換。例如，去除光刻膠可以使用將