集成電路的制作方法
【專利摘要】本公開涉及一種集成電路，包括SOI類型的襯底，包括位于埋設(shè)絕緣層之上的半導(dǎo)體膜，所述埋設(shè)絕緣層自身位于支撐襯底之上，所述半導(dǎo)體膜包括第一區(qū)域，位于所述半導(dǎo)體膜的第一區(qū)域之上的形成第一MOS晶體管的柵極區(qū)域和第一虛設(shè)柵極區(qū)域的第一圖案，所述半導(dǎo)體膜的所述第一區(qū)域包括相互間隔開的兩個疇域，所述間隔由至少一種絕緣材料填充并且位于在所述支撐襯底的區(qū)域之上的兩個虛設(shè)柵極區(qū)域之間而不具有絕緣溝槽。
【專利說明】
集成電路
技術(shù)領(lǐng)域
[0001]本實用新型的實施方式和實施例涉及集成電路，并且更特別地涉及制造在本領(lǐng)域人員已知為縮寫“SOI”的絕緣體上硅類型的襯底上、特別是本領(lǐng)域技術(shù)人員已知縮寫“FDS0I”的全耗盡絕緣體上硅類型的襯底上的例如相同導(dǎo)電類型的晶體管之間的電絕緣。
【背景技術(shù)】
[0002]絕緣體上硅類型的襯底通常包括均勻厚度的例如硅或硅合金的半導(dǎo)體膜，位于通常稱作縮寫“BOX”(埋設(shè)氧化物)的埋設(shè)絕緣層上，埋設(shè)絕緣層自身位于例如半導(dǎo)體沉箱(caisson)的支撐襯底之上。
[coos]在rosoi技術(shù)中，通常非常薄(幾個納米厚)的半導(dǎo)體膜全耗盡，這確保了良好的靜電控制。
[0004]當(dāng)前，為了在這些晶體管之間制造絕緣，在制造晶體管之前在襯底中并且更特別地在半導(dǎo)體膜中制造通常稱作縮寫“STI”(淺溝槽隔離)的淺溝槽，以便于在半導(dǎo)體膜中形成相互電絕緣、并旨在用于容納通常相同導(dǎo)電類型的所述晶體管的至少兩個疇域(domain)。
[0005]然而，因為更特別地用于絕緣相同導(dǎo)電類型晶體管的有源區(qū)域(對應(yīng)于半導(dǎo)體膜的所述疇域)之間的間距因為技術(shù)精細(xì)化而變得越來越小，通過光刻制造這些溝槽變得復(fù)雜O
【實用新型內(nèi)容】
[0006]根據(jù)一個實施方式，提出了以完全不同方式、并且以與現(xiàn)有CMOS制造方法兼容的方式制造該絕緣。
[0007]根據(jù)本公開的第一方面，提供一種集成電路，包括SOI類型的襯底(I)，包括位于埋設(shè)絕緣層(11)之上的半導(dǎo)體膜(12)，所述埋設(shè)絕緣層自身位于支撐襯底(10)之上，所述半導(dǎo)體膜(12)包括第一區(qū)域(Zl)，位于所述半導(dǎo)體膜(12)的第一區(qū)域(Zl)之上的形成第一MOS晶體管的柵極區(qū)域和第一虛設(shè)柵極區(qū)域的第一圖案(21)，所述半導(dǎo)體膜的所述第一區(qū)域(Zl)包括相互間隔開的兩個疇域(dl，d2)，所述間隔(7)由至少一種絕緣材料(9)填充并且位于在所述支撐襯底(10)的區(qū)域之上的兩個虛設(shè)柵極區(qū)域(240，241)之間而不具有絕緣溝槽。
[0008]可選地，包括至少一個第一金屬化層，由一部分位于所述間隔(7)中的絕緣區(qū)域
[9]與半導(dǎo)體膜分隔。
[0009]可選地，所述第一晶體管是相同的第一導(dǎo)電類型的晶體管。
[0010]可選地，所述半導(dǎo)體膜(12)包括與所述第一區(qū)域(Zl)電絕緣的第二區(qū)域(Z2)，支撐第二導(dǎo)電類型的第二晶體管。
[0011]可選地，所述半導(dǎo)體膜是硅或全耗盡硅合金的膜。
【附圖說明】
[0012]通過研習(xí)非限定性的實施方式和實施例的詳細(xì)說明以及附圖將使得本實用新型的其他優(yōu)點和特征變得明顯，其中:
[0013]圖1部分地示出了包括FDSOI類型的襯底的半導(dǎo)體晶片；
[0014]圖2示意性示出了根據(jù)一個實施例的采用樹脂掩模覆蓋第一區(qū)域；
[0015]圖3示意性示出了根據(jù)一個實施例的在整個晶片之上沉積第二絕緣層；
[0016]圖4示意性示出了根據(jù)一個實施例的根據(jù)傳統(tǒng)方法執(zhí)行整個晶片各向異性刻蝕；
[0017]圖5示意性示出了根據(jù)一個實施例的執(zhí)行保護層的全晶片沉積；
[0018]圖6示意性示出了根據(jù)一個實施例的執(zhí)行保護層的全晶片沉積；
[0019]圖7示意性示出了根據(jù)一個實施例的執(zhí)行傳統(tǒng)的硅化;以及
[0020]圖8示意性示出了根據(jù)一個實施例的全晶片沉積預(yù)金屬介電質(zhì)類型的絕緣材料的層。
【具體實施方式】
[0021]圖1部分地示出了包括rosoi類型的襯底I的半導(dǎo)體晶片，包括支撐襯底10、埋設(shè)絕緣層11和半導(dǎo)體膜12。半導(dǎo)體膜12可以包括硅或硅合金。傳統(tǒng)地制造絕緣溝槽4，其將半導(dǎo)體膜分割為兩個區(qū)域Zl和Z2。
[0022]在第一區(qū)域Zl中，目的在于制造第一導(dǎo)電類型的晶體管，例如PMOS晶體管。在第二區(qū)域Z2中，目的在于制造第二導(dǎo)電類型的晶體管，例如NMOS晶體管。
[0023]此外，目的例如在于在區(qū)域Zl中制造在兩組PMOS晶體管之間的局部絕緣。
[0024]在半導(dǎo)體膜上已經(jīng)形成了氧化物層20之后，沉積柵極材料21的層作為固體晶片，其被傳統(tǒng)地刻蝕以便于獲得一組均勻間隔的圖案21。這些圖案的一些將形成晶體管的絕緣柵極區(qū)域，其他將形成虛設(shè)柵極區(qū)域。所述圖案之間的均勻間隔促進(jìn)了柵極材料層的光刻刻蝕。
[0025]在制造所述圖案之后，沉積例如氮化硅(SiN)的絕緣層22作為固體晶片，以便于覆蓋圖案21以及半導(dǎo)體膜12位于圖案之間的部分。
[0026]因此，如圖2中所示，采用樹脂掩模50覆蓋所述第一區(qū)域ZI，樹脂掩模在各向異性刻蝕的下一步驟期間將保護位于所述區(qū)域Zl中的所述絕緣層22。
[0027]隨后根據(jù)氮化物層(22)的傳統(tǒng)方法執(zhí)行所述絕緣層的各向異性刻蝕以便于剝離在第二區(qū)域Z2的圖案之間的半導(dǎo)體膜12。
[0028]接著，在已經(jīng)移除樹脂掩模50之后，在第二區(qū)域Z2的位于柵極區(qū)域21之間的區(qū)域上執(zhí)行N類型材料的本質(zhì)上傳統(tǒng)和已知的第一外延，以便于制造所述NMOS晶體管的抬升源極和漏極區(qū)域61。
[0029]應(yīng)該在此注意，第一絕緣層22使其無法在區(qū)域Zl的圖案之間外延材料。
[0030]隨后，如圖3中所示，在整個晶片之上沉積例如氮化硅(SiN)的第二絕緣層23。
[0031]將在兩個虛設(shè)柵極區(qū)域240和241之間的子區(qū)域ZlO中執(zhí)行在PMOS晶體管之間局部絕緣的制造。
[0032]為此，使用傳統(tǒng)光刻以在子區(qū)域ZlO中制造樹脂塊體51，其將保護絕緣層位于半導(dǎo)體膜12之上的部分220和230。
[0033]此外，該樹脂塊體重疊在所述虛設(shè)柵極區(qū)域240和241之上;例如40納米量級寬度L的該塊體的制造從光刻角度看比在子區(qū)域ZlO中絕緣溝槽的制造更少約束，因為寬度L大于該溝槽的寬度。
[0034]除了該樹脂塊體之外，在區(qū)域Z2中也通過光刻制造第二樹脂塊體52。
[0035]隨后以傳統(tǒng)和各向異性方式刻蝕第一和第二絕緣層22和23以便于在并未由所述樹脂塊體51和52所保護的區(qū)域中剝離半導(dǎo)體膜。
[0036]接著移除所述樹脂塊體51和52，并且隨后在第一區(qū)域Zl位于圖案21之間的區(qū)域上執(zhí)行P類型的第二傳統(tǒng)外延，以便于形成PMOS晶體管的抬升源極和漏極區(qū)域62。然而，因為由絕緣層的部分220和230保護了半導(dǎo)體膜的子區(qū)域Z10，因此在該區(qū)域中將不存在外延。
[0037]隨后如圖4中所示根據(jù)傳統(tǒng)方法執(zhí)行整個晶片各向異性刻蝕，以便于刻蝕絕緣層22和23的部分220和230，并且接著刻蝕半導(dǎo)體膜12向下直至埋設(shè)絕緣層11。在該刻蝕期間，消耗了外延區(qū)域61和62的一部分。
[0038]因此，所述第一區(qū)域Zl分隔為兩個疇域dl和d2。這兩個疇域dl和d2之間的間隔7將由至少一個絕緣材料填充，如以下所見。
[0039]如圖5中所示，執(zhí)行例如氧化硅層的保護層25的全晶片沉積。隨后根據(jù)傳統(tǒng)各向異性方法刻蝕所述層，以便于僅保留所述氧化硅層的垂直區(qū)域25。
[0040]所述垂直區(qū)域的目的是在下一個刻蝕步驟期間針對柵極區(qū)域21保護氮化硅的間隔物22和23。
[0041]接著全晶片沉積(圖6)例如氮化硅(SiN)的保護層26，本領(lǐng)域已知術(shù)語為SIPR0T，以便于保護集成電路不必被硅化的元件(為了簡明目的在圖中并未展示所述元件)。
[0042]在掩蔽之后，隨后根據(jù)傳統(tǒng)方法在待硅化的區(qū)域中執(zhí)行所述保護層26的各向異性刻蝕。
[0043]接著，如圖7中所述，執(zhí)行傳統(tǒng)的硅化以便于在圖案21頂部上的外延區(qū)域61和62上形成金屬娃化物3。
[0044]隨后，如圖8中所示，全晶片沉積PMD(預(yù)金屬介電質(zhì))類型的絕緣材料9的層以便于將部件與集成電路的第一金屬化層Ml絕緣。顯然，在制造金屬層Ml的跡線之前，將以傳統(tǒng)方式在絕緣區(qū)域9中制造例如鎢的電接觸，以將有源區(qū)域(源極和/或漏極和/或柵極)鏈接至這些跡線。
[0045]特別地，絕緣材料9填充位于區(qū)域ZI的兩個疇域d I和d2之間的間隔7。因此在包括PMOS晶體管的疇域d I和d2之間完成了電絕緣。
[0046]最終獲得了包括SOI類型襯底I的集成電路1C，包括位于埋設(shè)絕緣層11之上的半導(dǎo)體膜12，埋設(shè)絕緣層自身位于支撐襯底10上。半導(dǎo)體膜分隔為兩個區(qū)域:包括PMOS晶體管的區(qū)域Zl和包括NMOS晶體管的區(qū)域Z2;第一區(qū)域Zl分隔為兩個子區(qū)域dl和d2，由形成了PMD絕緣層9 一部分的至少一個絕緣材料填充兩個疇域之間的間隔7。
[0047]此外，間隔7位于支撐結(jié)構(gòu)不具有任何絕緣溝槽的區(qū)域之上的虛設(shè)柵極區(qū)域240和241之間。
【主權(quán)項】
1.一種集成電路，其特征在于，包括SOI類型的襯底(I)，包括位于埋設(shè)絕緣層(11)之上的半導(dǎo)體膜(12)，所述埋設(shè)絕緣層自身位于支撐襯底(10)之上，所述半導(dǎo)體膜(12)包括第一區(qū)域(Zl)，位于所述半導(dǎo)體膜(12)的第一區(qū)域(Zl)之上的形成第一MOS晶體管的柵極區(qū)域和第一虛設(shè)柵極區(qū)域的第一圖案(21)，所述半導(dǎo)體膜的所述第一區(qū)域(Zl)包括相互間隔開的兩個疇域(dl，d2)，所述間隔(7)由至少一種絕緣材料(9)填充并且位于在所述支撐襯底(10)的區(qū)域之上的兩個虛設(shè)柵極區(qū)域(240，241)之間而不具有絕緣溝槽。2.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，包括至少一個第一金屬化層，由一部分位于所述間隔(7)中的絕緣材料(9)與半導(dǎo)體膜分隔。3.根據(jù)權(quán)利要求1或2所述的集成電路，其特征在于，所述第一MOS晶體管是相同的第一導(dǎo)電類型的晶體管。4.根據(jù)權(quán)利要求1或2所述的集成電路，其特征在于，所述半導(dǎo)體膜(12)包括與所述第一區(qū)域(Zl)電絕緣的第二區(qū)域(Z2)，支撐第二導(dǎo)電類型的第二晶體管。5.根據(jù)權(quán)利要求1或2所述的集成電路，其特征在于，所述半導(dǎo)體膜是硅或全耗盡硅合金的膜。
【文檔編號】H01L27/12GK205542782SQ201520976019
【公開日】2016年8月31日
【申請日】2015年11月30日
【發(fā)明人】E·珀林
【申請人】意法半導(dǎo)體(克洛爾2)公司