封裝結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明提供一種封裝結(jié)構(gòu)。該封裝結(jié)構(gòu)包括基板，具有位于該基板的第一表面的至少一導(dǎo)電單元；至少一第一芯片，位于該基板的第二表面；連接層；第二芯片，位于該連接層之上，其中該連接層包括至少一凸塊，用于電性連接該至少一第一芯片至該第二芯片；以及至少一接合線，以用于電性連接該至少一第一芯片至該至少一導(dǎo)電單元或該基板。本發(fā)明所提出的封裝結(jié)構(gòu)，可降低成本。
【專利說明】封裝結(jié)構(gòu)

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種封裝結(jié)構(gòu)(package structure),特別涉及一種在制造過程不需要硅通孔(Though-Sillicon Via, TSV)工藝的封裝結(jié)構(gòu)。

【背景技術(shù)】
[0002]與其他存儲裝置相比，寬I/O存儲(wide I/O memory)裝置的引腳數(shù)更多。由于寬I/o存儲裝置具有大量的引腳存取數(shù)據(jù)，因而寬I/O存儲裝置具有快速的數(shù)據(jù)存取速度。
[0003]圖1為現(xiàn)有技術(shù)中寬I/O存儲裝置的半導(dǎo)體結(jié)構(gòu)的剖面圖。如圖1所示，寬I/O存儲裝置100具有設(shè)置于基板Su上的存儲立方體(memory cube)MC和邏輯芯片(logic die)LI。存儲立方體MC包括多個存儲芯片(memory die) MI。通過娃通孔(Though-SilliconVia, TSV)工藝產(chǎn)生通孔VA (為簡潔僅在圖示中標(biāo)注一個標(biāo)記)，以使得存儲立方體MC和邏輯芯片LI電性連接至導(dǎo)電單元Cu (例如，焊球)或基板Su。然而，1/0存儲裝置由于具有很多引腳而需要大量通孔，但硅通孔工藝的成本很高。因此，1/0存儲裝置的成本很高。


【發(fā)明內(nèi)容】

[0004]有鑒于此，本發(fā)明提出一種封裝結(jié)構(gòu)。
[0005]依據(jù)本發(fā)明第一實(shí)施方式，提供一種封裝結(jié)構(gòu)。該封裝結(jié)構(gòu)包括基板，具有位于該基板的第一表面的至少一導(dǎo)電單元；至少一第一芯片，位于該基板的第二表面；連接層；第二芯片，位于該連接層之上，其中該連接層包括至少一凸塊，用于電性連接該至少一第一芯片至該第二芯片；以及至少一接合線，以用于電性連接該至少一第一芯片至該至少一導(dǎo)電單元或該基板。
[0006]本發(fā)明所提出的封裝結(jié)構(gòu)，可降低成本。

【專利附圖】

【附圖說明】
[0007]圖1為現(xiàn)有技術(shù)中寬1/0存儲裝置的半導(dǎo)體結(jié)構(gòu)的剖面圖。
[0008]圖2為根據(jù)本發(fā)明一實(shí)施方式的封裝結(jié)構(gòu)的剖面圖。
[0009]圖3為圖2中的封裝結(jié)構(gòu)的細(xì)節(jié)的剖面圖。
[0010]圖4?圖8為根據(jù)本發(fā)明不同實(shí)施方式的封裝結(jié)構(gòu)的剖面圖。

【具體實(shí)施方式】
[0011]根據(jù)本發(fā)明實(shí)施方式的封裝結(jié)構(gòu)將詳述如下。請注意，根據(jù)本發(fā)明實(shí)施方式的封裝結(jié)構(gòu)不僅可以應(yīng)用于上述的寬I/o存儲器裝置，也可以應(yīng)用于其他電子裝置。
[0012]圖2為根據(jù)本發(fā)明一實(shí)施方式的封裝結(jié)構(gòu)200的剖面圖。如圖2所示，封裝結(jié)構(gòu)200包括基板Su、第一芯片(first (Iie)DI1、連接層BL、第二芯片(second die)DI2、以及至少一接合線WB?；錝u具有位于其第一表面SI上的至少一導(dǎo)電單元Cu(為簡潔僅在圖示中標(biāo)注一個標(biāo)記)。第一芯片DI1位于基板Su的第二表面S2。連接層BL位于第一芯片DIi上，并用于通過凸塊電性連接(electrically bumping)第一芯片DI1至第二芯片DI2。第二芯片DI2位于連接層BL上。根據(jù)本發(fā)明的一個實(shí)施方式，連接層BL包括至少一凸塊，以用于電性連接第一芯片DI1至第二芯片DI2。該至少一接合線WB用于連接第一芯片DI1和導(dǎo)電單元Cu ;或連接第一芯片DI1和基板Su。根據(jù)本發(fā)明的一個實(shí)施方式,接合線WB連接至形成于基板Su中的通孔V，該通孔V電性連接至導(dǎo)電單元Cu，但本發(fā)明并不以此為限。并且，在如圖2所不的實(shí)施方式中，第一芯片DI1的尺寸大于第二芯片DI2的尺寸。
[0013]圖3為圖2中的封裝結(jié)構(gòu)的細(xì)節(jié)的剖面圖。如圖3所示，封裝結(jié)構(gòu)300的第一芯片為存儲芯片MDI以及第二芯片為邏輯芯片LDI。請注意，第一芯片和第二芯片的芯片種類可以互換。也就是說，第一芯片可以為邏輯芯片LDI，第二芯片可以為存儲芯片MDI。此外，根據(jù)本發(fā)明的一個實(shí)施方式，連接層BL是通過倒裝芯片(flip chip)工藝產(chǎn)生。根據(jù)本發(fā)明的另一實(shí)施方式，連接層BL包括位于存儲芯片MDI和邏輯芯片LDI之間的金屬層ML，以及用于連接存儲芯片MDI和邏輯芯片LDI的至少一微凸塊(micro bump)BM。并且，在此實(shí)施方式中，金屬層ML為重分布層(redistribut1n layer, RDL)。請注意,根據(jù)本發(fā)明實(shí)施方式的封裝結(jié)構(gòu)可以僅包括部分圖3中描述的結(jié)構(gòu)。舉例來說，第一芯片和第二芯片可以為除存儲芯片和邏輯芯片之外的其他類型的芯片，然而連接層BL仍可以包括金屬層ML和微凸塊BM。
[0014]圖4?圖8為根據(jù)本發(fā)明不同實(shí)施方式的封裝結(jié)構(gòu)的剖面圖。
[0015]在圖4中，封裝結(jié)構(gòu)400包括位于連接層BL和基板Su之間的多個第一芯片DI115若封裝結(jié)構(gòu)400為寬I/O存儲裝置，則第一芯片為存儲芯片以形成存儲立方體(memorycube)。
[0016]在圖5所示的封裝結(jié)構(gòu)中，第一芯片DI1和第二芯片DI2的尺寸相同，以及連接層BL具有第一接觸側(cè)DCS1和第二接觸側(cè)DCS2。第一接觸側(cè)DCS1接觸第一芯片DI1的第一表面Sr1,以及第二接觸側(cè)DCS2接觸第二芯片DI2的第二表面Sr2。并且在圖5中，第一接觸側(cè)DCS1的面積小于第一芯片DI1的第一表面Sr1的面積，以及第二接觸側(cè)DCS2的面積等于第二芯片DI2的第二表面Sr2的面積。
[0017]在圖6中的封裝結(jié)構(gòu)與圖5中的封裝結(jié)構(gòu)相似，其區(qū)別在于，在圖5所示的封裝結(jié)構(gòu)500中第二接觸側(cè)DCS2的面積等于第二芯片DI2的第二表面Sr2的面積，而在圖6所示的封裝結(jié)構(gòu)600中第二接觸側(cè)DCS2的面積小于第二芯片DI2的第二表面Sr2的面積。
[0018]在圖7的封裝結(jié)構(gòu)700和圖8所示的封裝結(jié)構(gòu)800的實(shí)施方式中，第一芯片DI1和第二芯片DI2的尺寸相同，但第一芯片DI1或第二芯片DI2的位置移動(shift)，以使得第二芯片DI2的投影(project)的圖像不完全覆蓋第一芯片DI115在圖7所示的實(shí)施方式中，接合線WB僅連接至第一芯片DI1的一側(cè)。在圖8所示的實(shí)施方式中，接合線WB連接至第一芯片DI1的兩側(cè)。
[0019]請注意，圖3所示的封裝結(jié)構(gòu)也可以應(yīng)用于圖4?圖8所示的實(shí)施方式中。
[0020]在上述實(shí)施方式中，封裝結(jié)構(gòu)的制造過程不需要執(zhí)行硅通孔工藝。因此，極大地降低了成本。
[0021]雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而必須了解其并非用以限定本發(fā)明。相反，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許更動與潤飾，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求書所界定的保護(hù)范圍為準(zhǔn)。
【權(quán)利要求】
1.一種封裝結(jié)構(gòu)，其特征在于，包括: 基板，具有位于該基板的第一表面的至少一導(dǎo)電單元； 至少一第一芯片，位于該基板的第二表面； 連接層； 第二芯片，位于該連接層上，其中該連接層包括至少一凸塊，用于電性連接該至少一第一芯片至該第二芯片；以及 至少一接合線，用于電性連接該至少一第一芯片至該至少一導(dǎo)電單元或該基板。
2.根據(jù)權(quán)利要求1所述的封裝結(jié)構(gòu)，其特征在于， 該至少一第一芯片為存儲芯片以及該第二芯片為邏輯芯片；或 該至少一第一芯片為邏輯芯片以及該第二芯片為存儲芯片。
3.根據(jù)權(quán)利要求1所述的封裝結(jié)構(gòu)，其特征在于，該至少一第一芯片的尺寸大于該第二芯片的尺寸。
4.根據(jù)權(quán)利要求1所述的封裝結(jié)構(gòu)，其特征在于，該至少一第一芯片的尺寸等于該第二芯片的尺寸。
5.根據(jù)權(quán)利要求4所述的封裝結(jié)構(gòu)，其特征在于， 該連接層具有第一接觸側(cè)和第二接觸側(cè)； 其中該第一接觸側(cè)接觸該至少一第一芯片的第一表面以及該第二接觸側(cè)接觸該第二芯片的第二表面，該第一接觸側(cè)的面積小于該至少一第一芯片的該第一表面的面積。
6.根據(jù)權(quán)利要求5所述的封裝結(jié)構(gòu)，其特征在于，該第二接觸側(cè)的面積小于或等于該第二芯片的該第二表面的面積。
7.根據(jù)權(quán)利要求4所述的封裝結(jié)構(gòu)，其特征在于，該第二芯片的投影圖像不完全覆蓋該至少一第一芯片。
8.根據(jù)權(quán)利要求7所述的封裝結(jié)構(gòu),其特征在于,該至少一接合線位于該至少一第一芯片的一側(cè)或兩側(cè)。
9.根據(jù)權(quán)利要求1所述的封裝結(jié)構(gòu)，其特征在于，該連接層包括: 金屬層，位于該至少一第一芯片和該第二芯片之間；以及 至少一微凸塊，用于連接該至少一第一芯片和該第二芯片。
10.根據(jù)權(quán)利要求9所述的封裝結(jié)構(gòu)，其特征在于，該金屬層為重分布層。
11.根據(jù)權(quán)利要求1所述的封裝結(jié)構(gòu)，其特征在于，該連接層是通過倒裝芯片工藝產(chǎn)生。
【文檔編號】H01L23/538GK104517936SQ201310653285
【公開日】2015年4月15日 申請日期:2013年12月5日 優(yōu)先權(quán)日:2013年9月30日
【發(fā)明者】林子閎, 黃裕華, 黃偉哲, 楊明宗 申請人:聯(lián)發(fā)科技股份有限公司