專利名稱：封裝結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種封裝結(jié)構(gòu)，尤指一種以導線電性連接導線架的聯(lián)結(jié)桿及晶粒的封裝結(jié)構(gòu)。
背景技術(shù)：
封裝(lockage)乃是將前制程加工完成后所提供晶片(Wafer)中的每一顆晶粒 (Die)獨立分離，并外接信號線至導線架上及包覆。封裝的功能乃是提供晶粒具備了抗惡劣環(huán)境的能力，簡便的操作，安全的使用。為達到上述的功能，封裝必須提供晶粒適當?shù)耐鈿ひ员Ｗo內(nèi)部的晶粒本體以防止晶粒受到濕氣、熱量、噪聲的影響，并能將電路信號連接到殼體外部以便于測試及使用。導線架在封裝中扮演晶粒承載，電、熱傳導的任務(wù)，組件重量亦賴其支撐，也是所有封裝材料中需求量最大者。請參見圖1，為傳統(tǒng)的焊線后切割前的封裝系統(tǒng)示意圖。晶粒10粘著于晶粒座 (Die I^d)20之上。聯(lián)結(jié)桿(Tie Bar) 25連接晶粒座20及軌(Rail) 30，以支撐晶粒座20。 引腳(Lead)40透過緯線(Dam-bar) 35連接至軌30，以支撐引腳40。導線45電性連接晶粒 10上的焊點(Bond I^d) 15和引腳40。之后將進行封膠后切割，使各封裝體分離。集成電路(IC，Integrated Circuit)的發(fā)展趨勢是往高積集度，以減少晶粒面積和成本。然而，現(xiàn)在的IC的功能眾多，所需的封裝的引腳亦多。因此，經(jīng)常雖縮小了晶粒的面積，然為配合IC所需的引腳數(shù)，封裝結(jié)構(gòu)的選擇會被限制在較大尺寸的封裝種類。封裝成本占一顆IC的成本約一半左右，單純縮小晶粒面積所節(jié)省的成本有限。如何更進一步降低IC成本為現(xiàn)今IC發(fā)展趨勢上一個重要的課題。

發(fā)明內(nèi)容
鑒于先前技術(shù)中的集成電路有引腳數(shù)量的限制下，造成封裝種類的選用受到限制，本發(fā)明的目的在于提供一種封裝結(jié)構(gòu)，利用導線架中的聯(lián)結(jié)桿同時做為引腳，以增加可使用的引腳數(shù)，使晶?？煞庋b于更小的封裝結(jié)構(gòu)。因此，本發(fā)明可大幅降低集成電路的封裝成本，進而使集成電路的總體成本下降。為達上述目的，本發(fā)明提供了一種封裝結(jié)構(gòu)，包含一晶粒座、一晶粒、一導線區(qū)及一聯(lián)結(jié)桿區(qū)。晶粒粘著于晶粒座，聯(lián)結(jié)桿區(qū)則連接晶粒座。其中，晶粒以至少一第一導線電性連接晶粒與導線區(qū)，以至少一第二導線電性連接晶粒與聯(lián)結(jié)桿。本發(fā)明也提供了另一種封裝結(jié)構(gòu)，包含數(shù)個晶粒座、數(shù)個晶粒、一導線區(qū)及一聯(lián)結(jié)桿區(qū)。數(shù)個晶粒分別粘著于數(shù)個晶粒座并以數(shù)條第一導線分別電性連接至導線區(qū)。一聯(lián)結(jié)桿區(qū)，連接數(shù)個晶粒座的至少其中之一且以至少一第二導線電性連接至數(shù)個晶粒的至少其中之一。本發(fā)明利用導線架中的聯(lián)結(jié)桿同時做為引腳，以增加可使用的引腳數(shù)，使晶?？煞庋b于更小的封裝結(jié)構(gòu)。因此，本發(fā)明可大幅降低集成電路的封裝成本，進而使集成電路的總體成本下降。
以上的概述與接下來的詳細說明皆為示范性質(zhì)，是為了進一步說明本發(fā)明的申請專利范圍。而有關(guān)本發(fā)明的其它目的與優(yōu)點，將在后續(xù)的說明與附圖加以闡述。


圖1為傳統(tǒng)的焊線后切割前的封裝系統(tǒng)示意圖；圖2為根據(jù)本發(fā)明的一第一較佳實施例的封裝結(jié)構(gòu)的示意圖；圖3為根據(jù)本發(fā)明的一第二較佳實施例的封裝結(jié)構(gòu)的示意圖；圖4為根據(jù)本發(fā)明的一第三較佳實施例的多芯片封裝結(jié)構(gòu)的示意圖。主要組件符號說明先前技術(shù)晶粒 10焊點15晶粒座20聯(lián)結(jié)桿25軌 30緯線35引腳 40導線45本發(fā)明封裝結(jié)構(gòu)100、200控制電路105A驅(qū)動電路105B晶粒 110、210A、210B、210C、210D焊點115、215晶粒座 120、220A、220B、220C聯(lián)結(jié)桿125、225引腳 140、MO第一導線145J45第二導線145AJ45A第三導線M5B溢膠防止區(qū)250內(nèi)打線區(qū)255晶粒粘著區(qū)25具體實施例方式請參見圖2，為根據(jù)本發(fā)明的一第一較佳實施例的封裝結(jié)構(gòu)的示意圖。封裝結(jié)構(gòu) 100包含一晶粒110、一晶粒座120、一導線區(qū)及一聯(lián)結(jié)桿區(qū)。晶粒110以一粘膠粘著于晶粒座120之上。晶粒110的表面有數(shù)個焊點115做為晶粒110內(nèi)部電路的信號輸出端點或信號輸入端點。導線區(qū)包含數(shù)個引腳140，透過第一導線145電性連接至晶粒110的焊點115，使晶粒110透過這些引腳140與外部電路電性連接，以輸出信號或接收輸入信號。另外，聯(lián)結(jié)桿區(qū)包含至少一聯(lián)結(jié)桿125，連接晶粒座120，用以在切割之前提供晶粒座120支撐的作用。在本實施例，封裝結(jié)構(gòu)為QFN 2x2封裝結(jié)構(gòu)，具有12只引腳140，于每一側(cè)邊上各有3 只引腳140，而且具有4只聯(lián)結(jié)桿125分別為于封裝結(jié)構(gòu)的四個轉(zhuǎn)角的方位上。晶粒110的部分焊點115透過第二導線145A電性連接至聯(lián)結(jié)桿125。因此，本實施例的QFN 2x2的封裝可提供13個“引腳”(包含一個聯(lián)結(jié)桿)。而且，本發(fā)明的封裝結(jié)構(gòu)可直接使用傳統(tǒng)的導線架的設(shè)計，而不需另外開膜，故與現(xiàn)有的封裝整合度相當高。接著，請參見圖3，為根據(jù)本發(fā)明的一第二較佳實施例的封裝結(jié)構(gòu)的示意圖。本實施例與圖2所示的實施例的主要差異說明如下。晶粒110包含一控制電路105A及一驅(qū)動電路105B，控制電路主要用以接收由外部輸入的輸入信號，并根據(jù)這些輸入信號控制驅(qū)動電路105B的運作。驅(qū)動電路105B則用以驅(qū)動外部的電路，例如其它的集成電路或者金屬氧化物半導體場效晶體管等。由于驅(qū)動電路105B需驅(qū)動外部電路，故所需的電力遠較控制電路105A所需的電力高，故若透過同一引腳連接一驅(qū)動電源，則驅(qū)動電路105B于引腳上造成的噪聲可能會影響控制電路105A的電路操作正確性。因此，晶粒110需透過兩個甚至以上的引腳，來分別提供控制電路105A及驅(qū)動電路105B的電力輸入。在本實施例中，控制電路105A及驅(qū)動電路105B透過第二導線145A分別電性連接至聯(lián)結(jié)桿區(qū)中的兩個不同的聯(lián)結(jié)桿125，尤其以對腳線上的兩個聯(lián)結(jié)桿125為佳，以借此耦接至同一驅(qū)動電源。而由于控制電路105A及驅(qū)動電路105B所電性連接的聯(lián)結(jié)桿125并非直接連接，而是透過其它電路組件(例如晶粒座120)耦接，因此驅(qū)動電路105B所造成的噪聲會經(jīng)衰減后傳至控制電路 105A,因而減少上述噪聲對控制電路105A可能的影響。另外，由于聯(lián)結(jié)桿125連接晶粒座 120，根據(jù)不同的晶粒120的電路設(shè)計，晶粒110可以絕緣膠或?qū)щ娔z粘著于晶粒座120之上。在本實施例的QFN 2x2的封裝可提供14個“引腳”(包含兩個聯(lián)結(jié)桿)。再來，請參見圖4，為根據(jù)本發(fā)明的一第三較佳實施例的多芯片封裝結(jié)構(gòu)的示意圖。封裝結(jié)構(gòu)200包含數(shù)個晶粒座220A、220B、220C、數(shù)個晶粒210A、210B、210C、210D、一導線區(qū)及一聯(lián)結(jié)桿區(qū)。在本實施例，晶粒210A為控制器晶粒，而晶粒210B、210C、210D為N型金屬氧化物半導體場效晶體管晶粒為例進行說明。本實施例的封裝為QFN 5x5封裝，其導線區(qū)包含40條引線M0，于各側(cè)邊分別有10條引線M0。其中部分引腳分別與晶粒座220B、 220C電性連接，以做為N型金屬氧化物半導體場效晶體管晶粒的漏極連接引腳。其余未與晶粒座電性連接的引腳則透過第一導線245與各晶粒電性連接。而晶粒210A部分焊點215 則透過第二導線電性連接至聯(lián)結(jié)桿區(qū)的聯(lián)結(jié)桿225。值得注意的是，第三導線M5B電性連接晶粒及晶粒座的內(nèi)打線區(qū)255，例如第三導線M5B電性連接晶粒座220C的內(nèi)打線區(qū)255及晶粒210B及第三導線M5B電性連接晶粒座220A的內(nèi)打線區(qū)255及晶粒210A的焊點215。而在晶粒及晶粒座的面積較小以節(jié)省成本的情況下，內(nèi)打線區(qū)255經(jīng)常會因粘著晶粒與晶粒座的粘膠的溢膠現(xiàn)象(Resin Bleed)，使得內(nèi)打線區(qū)255的面積不足，甚至造成打線失敗。本發(fā)明于晶粒座的一晶粒粘著區(qū)256(即用以粘著晶粒的對應(yīng)區(qū)域)及內(nèi)打線區(qū)255之間設(shè)置一溢膠防止區(qū)250以防止溢膠侵入內(nèi)打線區(qū)255，而確保內(nèi)打線區(qū)255有足夠的打線空間。溢膠防止區(qū)250可以是一溝槽結(jié)構(gòu)，以容納溢膠；或者可以是一凸塊，使溢膠被遮檔于內(nèi)打線區(qū)255以外。綜上說明，本發(fā)明利用導線架中的聯(lián)結(jié)桿同時做為引腳，以增加可使用的引腳數(shù)，使晶?？煞庋b于更小的封裝結(jié)構(gòu)。因此，本發(fā)明可大幅降低集成電路的封裝成本，進而使集成電路的總體成本下降。 如上所述，本發(fā)明完全符合專利三要件新穎性、進步性和產(chǎn)業(yè)上的利用性。本發(fā)明在上文中已以較佳實施例揭露，然熟悉本項技術(shù)者應(yīng)理解的是，該實施例僅用于描繪本發(fā)明，而不應(yīng)解讀為限制本發(fā)明的范圍。應(yīng)注意的是，舉凡與該實施例等效的變化與置換， 均應(yīng)設(shè)為涵蓋于本發(fā)明的范疇內(nèi)。因此，本發(fā)明的保護范圍當以權(quán)利要求書所界定的范圍為準。
權(quán)利要求
1.一種封裝結(jié)構(gòu)，其特征在于，包含一晶粒座；一晶粒，粘著于該晶粒座； 一導線區(qū)；以及一聯(lián)結(jié)桿區(qū)，連接晶粒座；其中，該晶粒以至少一第一導線電性連接該晶粒與該導線區(qū)，以至少一第二導線電性連接該晶粒與該聯(lián)結(jié)桿。
2.根據(jù)權(quán)利要求1所述的封裝結(jié)構(gòu)，其特征在于，該晶粒包含一控制電路及一驅(qū)動電路，該聯(lián)結(jié)桿區(qū)包含一第一聯(lián)結(jié)桿及一第二聯(lián)結(jié)桿，該驅(qū)動電路透過該第二導線電性連接至該第一聯(lián)結(jié)桿。
3.根據(jù)權(quán)利要求2所述的封裝結(jié)構(gòu)，其特征在于，該晶粒座以一絕緣膠粘著于該晶粒座。
4.根據(jù)權(quán)利要求2所述的封裝結(jié)構(gòu)，其特征在于，該控制電路透過該第二導線電性連接至該第二聯(lián)結(jié)桿。
5.根據(jù)權(quán)利要求1至4其中之一所述的封裝結(jié)構(gòu)，其特征在于，該導線區(qū)具有12只引腳。
6.一種封裝結(jié)構(gòu)，其特征在于，包含 數(shù)個晶粒座；一導線區(qū)；數(shù)個晶粒，分別粘著于該數(shù)個晶粒座并以數(shù)條第一導線分別電性連接至該導線區(qū)；以及一聯(lián)結(jié)桿區(qū)，連接該數(shù)個晶粒座的至少其中之一且以至少一第二導線電性連接至該數(shù)個晶粒的至少其中之一。
7.根據(jù)權(quán)利要求6所述的封裝結(jié)構(gòu)，其特征在于，該數(shù)個晶粒包含一控制電路晶粒及至少一金屬氧化物半導體場效晶體管晶粒，該控制電路晶粒以該至少一第二導線電性連接至該聯(lián)結(jié)桿區(qū)。
8.根據(jù)權(quán)利要求6或7所述的封裝結(jié)構(gòu)，其特征在于，該數(shù)個晶粒座至少其中之一具有一內(nèi)打線區(qū)、一溢膠防止區(qū)及一晶粒粘著區(qū)，該溢膠防止區(qū)位于該內(nèi)打線區(qū)及該晶粒粘著區(qū)之間，該晶粒粘著區(qū)用以透過一粘膠粘著該數(shù)個晶粒其中之一，該溢膠防止區(qū)用以防止該粘膠溢至該內(nèi)打線區(qū)，以及該內(nèi)打線區(qū)用以透過導線電性連接至該數(shù)個晶粒座其中之ο
9.根據(jù)權(quán)利要求8所述的封裝結(jié)構(gòu)，其特征在于，該溢膠防止區(qū)為一溝槽。
10.根據(jù)權(quán)利要求8所述的封裝結(jié)構(gòu)，其特征在于，該溢膠防止區(qū)為一凸塊。
全文摘要
本發(fā)明提供一種封裝結(jié)構(gòu)，包含一晶粒座；一晶粒，粘著于該晶粒座；一導線區(qū)；以及一聯(lián)結(jié)桿區(qū)，連接晶粒座；其中，該晶粒以至少一第一導線電性連接該晶粒與該導線區(qū)，以至少一第二導線電性連接該晶粒與該聯(lián)結(jié)桿。本發(fā)明利用導線架中的聯(lián)結(jié)桿同時做為引腳，以增加可使用的引腳數(shù)，使晶?？煞庋b于更小的封裝結(jié)構(gòu)。因此，本發(fā)明可大幅降低集成電路的封裝成本，進而使集成電路的總體成本下降。
文檔編號H01L23/488GK102569233SQ20101059202
公開日2012年7月11日 申請日期2010年12月9日 優(yōu)先權(quán)日2010年12月9日
發(fā)明者蒙上欣 申請人:登豐微電子股份有限公司