專利名稱：碳化硅半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及碳化硅半導(dǎo)體裝置，特別涉及包括JTE (Junction Termination Extension 結(jié)終端擴(kuò)展)或者FLR (Field Limiting Ring 場(chǎng)限環(huán))的半導(dǎo)體元件的終端結(jié)構(gòu)。
背景技術(shù)：
作為能夠?qū)崿F(xiàn)高耐壓、低損失以及高耐熱性的下一代的開(kāi)關(guān)元件，使用碳化硅(SiC)形成的半導(dǎo)體元件(MOSFET (Metal oxide semiconductor field effect transistor)或 IGBT (Insulated Gate Bipolar Transistor)等)被認(rèn)為很有前景，期待應(yīng)用于變換器(inverter)等功率半導(dǎo)體裝置。此外，作為SiC的特質(zhì)，公知雜質(zhì)的擴(kuò)散系數(shù)非常小，即使實(shí)施熱處理，離子注入的雜質(zhì)也幾乎不擴(kuò)散，離子注入之后的雜質(zhì)濃度分布 (profile)被大致維持。在半導(dǎo)體元件的外周部(終端部)所設(shè)置的終端結(jié)構(gòu)之一中，存在JTE (Junction Termination Extension)(例如，下述的非專利文獻(xiàn)1 )。JTE能夠緩和半導(dǎo)體元件的終端部的電場(chǎng)強(qiáng)度，提高元件的耐壓。在以往的SiC半導(dǎo)體裝置的制造方法中，改變注入能量， 將用于形成JTE區(qū)域的離子注入分成多個(gè)階段來(lái)進(jìn)行(參照?qǐng)D2)。這是為了在雜質(zhì)難以擴(kuò)散的SiC內(nèi)形成Box型(Box type)的雜質(zhì)濃度分布的JTE區(qū)域。此外，在利用離子注入形成JTE區(qū)域之后，需要實(shí)施使雜質(zhì)活性化的活性化退火， 但是，在該活性化退火時(shí)，在JTE區(qū)域的表面產(chǎn)生損傷層。因此，在活性化退火之后，需要利用犧牲氧化處理或干法刻蝕除去該損傷層。因此，需要在表面的損傷層被除去后的狀態(tài)下以得到按照設(shè)計(jì)的耐壓的方式形成JTE區(qū)域。[非專利文獻(xiàn) 1]:B. Jayant Baliga 著“Power Semiconductor Devices” PffS Publishing Company,1995, pp.111-113。如上述那樣，需要在由于活性化退火而產(chǎn)生的表面的損傷層被除去后的狀態(tài)下以得到所希望的耐壓的方式形成JTE區(qū)域。反過(guò)來(lái)說(shuō)，為了得到所希望的耐壓，必須決定JTE 區(qū)域的表面的除去量。在以往的SiC半導(dǎo)體裝置的制造方法中，為了使此時(shí)的JTE區(qū)域表面的刻蝕量的容限(得到所希望的耐壓的刻蝕量的范圍)較小并得到所希望的耐壓，需要進(jìn)行高精度的刻蝕量的控制。

發(fā)明內(nèi)容
本發(fā)明是為了解決以上課題而提出的，其目的在于，在具有包括JTE區(qū)域以及FLR 的至少一方的終端區(qū)域的碳化硅半導(dǎo)體裝置的制造中，增大將在終端區(qū)域表面產(chǎn)生的損傷層除去的刻蝕量的容限。本發(fā)明的碳化硅半導(dǎo)體裝置具有在碳化硅半導(dǎo)體層上形成的半導(dǎo)體元件和形成在所述半導(dǎo)體元件的終端部并且包括JTE區(qū)域以及FLR的至少一方的雜質(zhì)注入?yún)^(qū)域即終端區(qū)域，在所述終端區(qū)域的深度方向的雜質(zhì)濃度分布中，最淺的位置的濃度峰值位于比表面深0. 35 μ m的位置。本發(fā)明的碳化硅半導(dǎo)體裝置的制造方法具有在碳化硅半導(dǎo)體層上形成預(yù)定的半導(dǎo)體元件的工序和利用雜質(zhì)的離子注入在所述半導(dǎo)體元件的外周部的所述碳化硅半導(dǎo)體層的表面部形成包括JTE區(qū)域以及FLR的至少一方的終端區(qū)域的工序，以雜質(zhì)濃度的峰值成為比所述碳化硅半導(dǎo)體層的表面深0. 35 μ m的位置的注入能量進(jìn)行所述雜質(zhì)的離子注入。根據(jù)本發(fā)明，終端區(qū)域的表面附近的雜質(zhì)濃度被抑制得較低，所以，將在終端區(qū)域表面產(chǎn)生的損傷層除去的刻蝕所引起的耐壓的變化被抑制。因此，能夠增大該刻蝕量的容限。


圖1是示出本發(fā)明的實(shí)施方式1的SiC半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。圖2是示出以往的SiC半導(dǎo)體裝置的JTE區(qū)域的雜質(zhì)濃度分布的圖。圖3是示出本發(fā)明的實(shí)施方式1的SiC半導(dǎo)體裝置的JTE區(qū)域的雜質(zhì)濃度分布的一例的圖。圖4是示出本發(fā)明的實(shí)施方式1的SiC半導(dǎo)體裝置的JTE區(qū)域的雜質(zhì)濃度分布的另外一例的圖。圖5是本發(fā)明的實(shí)施方式1的SiC半導(dǎo)體裝置的制造工序圖。圖6是本發(fā)明的實(shí)施方式1的SiC半導(dǎo)體裝置的制造工序圖。圖7是本發(fā)明的實(shí)施方式1的SiC半導(dǎo)體裝置的制造工序圖。圖8是本發(fā)明的實(shí)施方式1的SiC半導(dǎo)體裝置的制造工序圖。圖9是本發(fā)明的實(shí)施方式1的SiC半導(dǎo)體裝置的制造工序圖。圖10是本發(fā)明的實(shí)施方式1的SiC半導(dǎo)體裝置的制造工序圖。圖11是示出JTE區(qū)域表面的刻蝕量和SiC半導(dǎo)體裝置的耐壓值的關(guān)系的圖。圖12是利用干法刻蝕除去了 JTE區(qū)域表面的損傷層的情況下的SiC半導(dǎo)體裝置的剖面圖。圖13是示出本發(fā)明的實(shí)施方式2的SiC半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。圖14是用于說(shuō)明本發(fā)明的實(shí)施方式2的SiC半導(dǎo)體裝置的制造方法的圖。圖15是用于說(shuō)明本發(fā)明的實(shí)施方式2的SiC半導(dǎo)體裝置的制造方法的圖。圖16是示出本發(fā)明的實(shí)施方式2的SiC半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。圖17是用于說(shuō)明本發(fā)明的實(shí)施方式2的SiC半導(dǎo)體裝置的制造方法的圖。
具體實(shí)施例方式<實(shí)施方式1>
圖1是示出作為本發(fā)明的實(shí)施方式1的SiC半導(dǎo)體裝置的MOSFET的結(jié)構(gòu)的剖面圖。圖 1 (a)是MOSFET的單元部，圖1 (b)示出MOSFET的終端部。S卩，在MOSFET的芯片上并排配設(shè)多個(gè)圖1 (a)所示的結(jié)構(gòu)的單元，最外周的單元的外側(cè)為圖1 (b)的結(jié)構(gòu)。如圖1 (a)所示，使用由η+型SiC基板1以及在其上生長(zhǎng)的η_型外延層2構(gòu)成的外延基板形成MOSFET單元。η.型SiC基板1以及ιΓ型外延層2分別起到MOSFET的緩沖層以及漂移層的作用。在MOSFET單元，在n_型外延層2的上部形成有作為基極區(qū)域的ρ型阱3，在其表面部分形成有η型源極區(qū)域4。在η—型外延層2的上表面，以橫跨一對(duì)的η型源極區(qū)域4 以及P型阱3的方式形成有熱氧化膜的柵極絕緣膜6，在其上配設(shè)有例如多晶硅的柵極電極 7。在柵極電極7上形成有層間絕緣膜8。η型源極區(qū)域4以及ρ型阱3的一部分(未形成柵極電極7的部分)之上的層間絕緣膜8被除去，在該部分形成有與η型源極區(qū)域4以及P型阱3連接的源極電極9。在ρ型阱3的與源極電極9的連接部分形成有雜質(zhì)濃度比其他部分高的P型接觸區(qū)域5。此外，漏極電極10配設(shè)在η+型SiC基板1的背面。另一方面，如圖1 (b)所示，在終端部以與最外周的MOSFET單元的ρ型阱3的外側(cè)相鄰的方式形成有雜質(zhì)濃度比P型阱3低的P型的雜質(zhì)注入?yún)^(qū)域(終端區(qū)域)即JTE區(qū)域 11。此外，在包括JTE區(qū)域11上的η—型外延層2的上表面形成有場(chǎng)氧化膜12。作為與本發(fā)明的比較例，在圖2中示出以往的SiC半導(dǎo)體裝置的JTE區(qū)域的雜質(zhì)濃度分布。如上述那樣，在以往的JTE區(qū)域的形成方法中，為了使JTE區(qū)域的雜質(zhì)濃度分布為Box型(圖2的虛線)，改變注入能量(注入深度)，將雜質(zhì)的離子注入分為多個(gè)階段來(lái)進(jìn)行。在圖2中，按各階段將雜質(zhì)的濃度分布作為單獨(dú)的圖表來(lái)示出(雜質(zhì)為鋁(Al))。另一方面，在圖3以及圖4中，示出本實(shí)施方式的SiC半導(dǎo)體裝置的JTE區(qū)域的雜質(zhì)濃度分布。在本實(shí)施方式中，利用一個(gè)階段的離子注入(固定了雜質(zhì)的種類以及注入能量的離子注入)形成JTE區(qū)域。圖3是利用使雜質(zhì)為Al并且使注入能量為350keV的一個(gè)階段的離子注入形成的JTE區(qū)域的雜質(zhì)濃度分布，圖4是利用使雜質(zhì)為Al并且使注入能量為 500keV的一個(gè)階段的離子注入形成的JTE區(qū)域的雜質(zhì)濃度分布。根據(jù)圖3以及圖4可知， 在一個(gè)階段的離子注入中，雜質(zhì)濃度峰值僅為一處。此處，對(duì)本實(shí)施方式的MOSFET的制造方法進(jìn)行說(shuō)明。圖5 圖10是其工序圖，各圖(a )示出MOSFET的單元部，各圖(b )示出MOSFET的終端部。首先，準(zhǔn)備在n+型SiC基板1上生長(zhǎng)n_型外延層所形成的外延基板。在n_型外延層2的上部進(jìn)行選擇性的離子注入，由此，分別形成ρ型阱3、n型源極區(qū)域4、p型接觸區(qū)域5 (圖5)。并且，在n_型外延層2上形成將最外周的MOSFET單元的ρ型阱3的外側(cè)進(jìn)行了開(kāi)口的抗蝕劑21，利用將其作為掩模的離子注入形成JTE區(qū)域11 (圖6)。如上述那樣，在本實(shí)施方式中，利用一個(gè)階段的離子注入進(jìn)行JTE區(qū)域11的形成。此處，在形成ρ型阱3、 η型源極區(qū)域4以及ρ型接觸區(qū)域5之后進(jìn)行JTE區(qū)域11的形成，但是，它們的形成順序可以是任意的。然后，進(jìn)行用于使所注入的各雜質(zhì)活性化的熱處理(活性化退火)。并且，形成包括 JTE區(qū)域11的區(qū)域被開(kāi)口的抗蝕劑22，利用將其作為掩模的犧牲氧化處理(預(yù)先形成的犧牲氧化膜的濕法刻蝕)或干法刻蝕，除去在活性化退火時(shí)在JTE區(qū)域11的表面所產(chǎn)生的損傷層(圖7)。不僅是JTE區(qū)域11部分，只要不對(duì)MOSFET的特性產(chǎn)生影響，也可以在這以外的區(qū)域進(jìn)行該損傷層除去。例如，在圖7中，從JTE區(qū)域11對(duì)外側(cè)的區(qū)域整體進(jìn)行刻蝕。特別是，對(duì)于犧牲氧化處理來(lái)說(shuō)，刻蝕量非常小，對(duì)MOSFET的特性幾乎沒(méi)有影響，所以，也可以在η—型外延層2的整個(gè)面進(jìn)行。
接著，在η—型外延層2的上表面形成場(chǎng)氧化膜12以及柵極絕緣膜6 (圖8)。并且，使用光刻技術(shù)在柵極絕緣膜6上形成柵極電極7，在其上形成層間絕緣膜8 (圖9)。然后，在η型源極區(qū)域4以及ρ型接觸區(qū)域5上的層間絕緣膜8形成接觸孔(圖 10)。并且，在該接觸孔內(nèi)形成源極電極9，進(jìn)而，如果在η+型SiC基板1的下表面形成漏極電極10，則得到圖1所示的MOSFET的結(jié)構(gòu)。雖然省略了圖示，但是，還形成與源極電極9連接的焊盤(pán)或與柵極電極7連接的焊盤(pán)、保護(hù)膜等，由此，MOSFET的半導(dǎo)體裝置完成。圖11是示出JTE區(qū)域表面的刻蝕量與MOSFET的耐壓值的關(guān)系的表。圖11的表示出了在具有利用Al的離子注入形成的JTE區(qū)域11的MOSFET中除去JTE區(qū)域11表面的損傷層時(shí)不進(jìn)行干法刻蝕的情況和使干法刻蝕量為0. 1 μ m 0. 3 μ m的情況下的耐壓值的變化。該MOSFET的耐壓的設(shè)計(jì)值為1500V。并且，在不進(jìn)行JTE區(qū)域11表面的干法刻蝕的情況下(干法刻蝕量為0 μ m)僅進(jìn)行犧牲氧化處理。犧牲氧化處理的刻蝕量與干法刻蝕相比非常小(10 20nm左右)，所以， 忽略犧牲氧化處理引起的刻蝕量。在圖11的表中，對(duì)圖2所示的以往的利用多個(gè)階段的離子注入(Box注入)形成 JTE區(qū)域11的情況、如圖3所示那樣將注入能量固定為350keV的情況、如圖4所示那樣將注入能量固定為500keV的情況進(jìn)行比較。在以Box注入形成JTE區(qū)域11的情況下，為了得到1500V以上的耐壓，需要使干法刻蝕量為0. Iym 0.2 ym的范圍。S卩，刻蝕量的容限為0. 1 μ m。另一方面，在利用將注入能量固定為350keV的離子注入形成JTE區(qū)域11的情況下，在干法刻蝕量為0 μ m 0. 1 μ m的情況下得到1500V以上的耐壓。S卩，與Box注入同樣地，刻蝕量的容限為0. Ιμπι。此外，在利用將注入能量固定為500keV的離子注入形成JTE 區(qū)域11的情況下，在干法刻蝕量為0 μ m 0. 2 μ m的情況下得到1500V以上的耐壓。艮口， 刻蝕量的容限擴(kuò)大為0.2 μ m。對(duì)該結(jié)果進(jìn)行考察。以往的利用Box注入形成的JTE區(qū)域11的雜質(zhì)濃度分布從表面開(kāi)始為大致恒定的濃度，所以，對(duì)表面進(jìn)行刻蝕后的JTE區(qū)域11的薄層(sheet)雜質(zhì)濃度(每單位面積的雜質(zhì)量，單位為cm—2)伴隨該刻蝕量大幅度地變化。能夠得到所希望的耐壓值的刻蝕量的范圍(容限)較小被認(rèn)為是該原因。相對(duì)于此，對(duì)于利用一個(gè)階段的離子注入形成的JTE區(qū)域11的雜質(zhì)濃度分布來(lái)說(shuō)，表面部分為低濃度，所以，即使對(duì)表面進(jìn)行刻蝕，JTE區(qū)域11的薄層雜質(zhì)濃度的變化也較小。在將注入能量固定為350keV或者500keV時(shí)，刻蝕量為Oym 0. Iym的范圍且 MOSFET的耐壓值的變化較小被認(rèn)為是該原因。此外，當(dāng)在一個(gè)階段的離子注入中增大注入能量時(shí)，雜質(zhì)的濃度峰值變?yōu)檩^深的位置，表面部分為更低濃度，所以，相對(duì)于刻蝕量的JTE區(qū)域11的薄層雜質(zhì)濃度的變化進(jìn)一步變小。在以注入能量350keV形成的JTE區(qū)域11，如圖3所示那樣，雜質(zhì)濃度在深度為約 0. 2 μ m的位置超過(guò)峰值濃度的十分之一，但是，在注入能量為500keV的情況下，如圖4所示那樣，在深度為約0. 2 0. 3 μ m的位置也為峰值濃度的十分之一以下的雜質(zhì)濃度。這被認(rèn)為是與使注入能量為350keV的情況相比在500keV的情況下刻蝕量的容限變大的理由。還應(yīng)該注意，在Box注入的情況下，如果不進(jìn)行干法刻蝕，則不能夠得到所希望的耐壓，但是，在一個(gè)階段的離子注入的情況下，在不進(jìn)行干法刻蝕(僅犧牲氧化處理)的情況下，也能夠得到所希望的耐壓。這是因?yàn)?，在一個(gè)階段的離子注入的情況下，在JTE區(qū)域11 的表面部分引入的雜質(zhì)較少，所以，表面部分的損傷(由于離子注入而形成的結(jié)晶缺陷)較少，即便較少的刻蝕量，損傷層也充分地被除去。這樣，在JTE區(qū)域11的深度方向的雜質(zhì)濃度分布中，減小表面部分的濃度，由此， 即使在不在JTE區(qū)域11表面進(jìn)行干法刻蝕(僅進(jìn)行犧牲氧化處理)的情況下，也能夠得到所希望的耐壓。特別是，在使表面部分的雜質(zhì)濃度為峰值濃度的十分之一以下時(shí)能夠得到該效果。此外，如果增大形成JTE區(qū)域11的離子注入的注入能量以使雜質(zhì)濃度的峰值的位置變深，則與JTE區(qū)域11的刻蝕量相伴隨的薄層雜質(zhì)濃度的變化變小，能夠使刻蝕量的容限與以往的Box注入的情況相比變大。特別是，在使雜質(zhì)濃度的峰值的位置比0. 35μπι深時(shí)能夠得到該效果。并且，在SiC中離子注入Al作為雜質(zhì)從而形成JTE區(qū)域的情況下，為了使該雜質(zhì)濃度的峰值的位置的深度比0. 35 μ m深，使注入能量為350keV以上即可。此外，在該情況下，如圖3所示，表面的雜質(zhì)濃度為峰值濃度的十分之一以下，所以，也得到不需要干法刻蝕的效果。并且，使JTE區(qū)域11的雜質(zhì)濃度的峰值位置越深，越能夠使上述效果顯著，但是， 另一方面，在較高的注入能量的離子注入中，射束電流(beam current)變小，伴隨著生產(chǎn)率的下降。此外，在MOSFET等中，為了取得歐姆接觸，需要形成較淺的ρ型區(qū)域，在以往的 MOSFET的形成中所用的離子注入裝置中，雜質(zhì)濃度峰值的位置的深度以0. 60 μ m (以Al的注入能量為500keV)左右為極限。當(dāng)然，為了形成雜質(zhì)濃度的峰值的位置較深的JTE區(qū)域 11，也可以引入其他的離子注入裝置，但是，不僅設(shè)備投資額巨大，而且裝置的運(yùn)轉(zhuǎn)率也下降，所以不優(yōu)選。因此，當(dāng)也從成本以及生產(chǎn)率的角度考慮時(shí)，優(yōu)選JTE區(qū)域11的雜質(zhì)濃度峰值的位置的深度為0. 35 μ m 0. 60 μ m的范圍。在本實(shí)施方式中，利用一個(gè)階段的離子注入形成JTE區(qū)域11，但是，在JTE區(qū)域 11的深度方向的雜質(zhì)濃度分布中，位于最淺的位置的峰值的深度比ο. 35μπι深，此外，如果 JTE區(qū)域11的表面部分的濃度為處于最淺的位置的峰值的十分之一以下，則也可以利用多個(gè)階段的離子注入形成JTE區(qū)域11 (雜質(zhì)濃度的峰值也可以是多處)。在該情況下，也得到與上述同樣的效果。如以上例子那樣，用于形成ρ型的JTE區(qū)域11的雜質(zhì)優(yōu)選使用Al。作為ρ型的雜質(zhì)，還有B，但是，B與Al相比容易擴(kuò)散，在活性化退火時(shí)向JTE區(qū)域11的表面部分?jǐn)U散，所以，將表面部分的濃度適當(dāng)?shù)乜刂频幂^小(濃度峰值的十分之一以下)是困難的。如上述那樣，在本發(fā)明中具有JTE區(qū)域11表面的刻蝕量的容限變大這樣的效果， 這在進(jìn)行刻蝕量比較大的干法刻蝕的情況下特別有效。但是，當(dāng)選擇性地對(duì)JTE區(qū)域11進(jìn)行刻蝕時(shí)，在JTE區(qū)域11的附近產(chǎn)生臺(tái)階差。例如，當(dāng)如圖7所示那樣形成抗蝕劑22并且將其作為掩模進(jìn)行干法刻蝕時(shí)，如圖12所示那樣，在JTE區(qū)域11的附近的表面產(chǎn)生臺(tái)階差 (圖12 (a)示出MOSFET的單元部，圖12 (b)示出其終端部)。當(dāng)在JTE區(qū)域11的附近存在臺(tái)階差時(shí)，在對(duì)半導(dǎo)體裝置(MOSFET)施加電壓時(shí)，在臺(tái)階差部附近產(chǎn)生電場(chǎng)集中，存在耐壓下降的情況。此外，也存在在開(kāi)關(guān)動(dòng)作時(shí)在臺(tái)階差部過(guò)渡性地產(chǎn)生高電場(chǎng)的可能性。因此，在本發(fā)明中，在JTE區(qū)域11表面的損傷層的除去中，優(yōu)選不實(shí)施選擇性的干法刻蝕而僅進(jìn)行犧牲氧化處理。由此，能夠防止在JTE區(qū)域11附近產(chǎn)生臺(tái)階差。即，JTE區(qū)域11附近的表面平坦。由此，能夠抑制電場(chǎng)集中的發(fā)生，能夠更加可靠地得到所希望的耐壓。<實(shí)施方式2>
作為JTE以外的終端結(jié)構(gòu)，公知FLR (Field Limiting Ring)結(jié)構(gòu)。FLR是能夠通過(guò)與 JTE區(qū)域同樣的離子注入工序形成的雜質(zhì)注入?yún)^(qū)域，能夠應(yīng)用本發(fā)明。在實(shí)施方式2中，示出將本發(fā)明應(yīng)用于FLR的結(jié)構(gòu)。圖13是示出本發(fā)明的實(shí)施方式2的SiC半導(dǎo)體裝置即MOSFET的終端部的結(jié)構(gòu)的剖面圖。MOSFET的單元部與實(shí)施方式1 (圖1 (a))相同，所以省略圖示。如圖13所示，在本實(shí)施方式的MOSFET的終端部，在最外周的MOSFET單元的ρ型阱3的外側(cè)設(shè)置有多個(gè)作為ρ型的雜質(zhì)注入?yún)^(qū)域(終端區(qū)域)的FLR13。各FLR13的深度方向的雜質(zhì)濃度分布與實(shí)施方式1的JTE區(qū)域11的雜質(zhì)濃度分布相同。S卩，在FLR13的深度方向的雜質(zhì)濃度分布中，位于最淺的位置的峰值的深度比0. 35 μ m深，此外，表面部分的濃度為位于最淺的位置的峰值的十分之一以下。FLR13能夠通過(guò)與實(shí)施方式1的JTE區(qū)域11同樣的方法形成。具體地說(shuō)，使在實(shí)施方式1中使用圖6說(shuō)明的離子注入工序中用作掩模的抗蝕劑21的形狀如圖14所示那樣成為FLR13的形成區(qū)域上進(jìn)行了開(kāi)口的圖形即可。其他工序與實(shí)施方式1相同即可。根據(jù)本實(shí)施方式的FLR13，能夠得到與實(shí)施方式1的JTE區(qū)域11相同的效果。艮口， 將由于FLR13的活性化退火而產(chǎn)生的損傷層除去時(shí)的FLR13表面的刻蝕量的容限變大。并且，在本實(shí)施方式中，優(yōu)選在FLR13表面的損傷層的除去中僅進(jìn)行犧牲氧化處理，使得不在 FLR13附近產(chǎn)生臺(tái)階差。此處，對(duì)于JTE區(qū)域11來(lái)說(shuō)，需要使雜質(zhì)濃度比ρ型阱3低，但是，即使FLR13是與P型阱3相同的雜質(zhì)濃度，也起到該功能。在使FLR13為與P型阱3相同的雜質(zhì)濃度的情況下，能夠以相同的工序形成P型阱3和FLR13這二者。即，使在形成ρ型阱3的離子注入工序中用作掩模的抗蝕劑23的形狀如圖15所示那樣成為ρ型阱3以及FLR13這二者的形成區(qū)域上進(jìn)行了開(kāi)口的圖形即可。由此，不需要獨(dú)立地進(jìn)行終端區(qū)域的形成工序(實(shí)施方式1的圖6的工序)，所以，與實(shí)施方式1相比，能夠減少制造工序數(shù)，能夠有助于成本削減。在該情況下，P型阱3以及FLR13的深度方向的雜質(zhì)濃度分布彼此相同。S卩，在FLR13 以及P型阱3這二者中，在其深度方向的雜質(zhì)濃度分布中，位于最淺的位置的峰值的深度比 0. 35 μ m深，此外，表面部分的濃度為位于最淺的位置的峰值的十分之一以下。此外，也可以并用JTE區(qū)域11和FLR13。在該情況下，如圖16所示，在ρ型阱3 的外端部配設(shè)JTE區(qū)域11，并且，在JTE區(qū)域11的外側(cè)配設(shè)FLR13。在并用JTE區(qū)域11和 FLR13的情況下，它們的雜質(zhì)濃度彼此可以相同。如果這樣，則能夠以相同的工序形成JTE 區(qū)域11和FLR13。S卩，使在形成JTE區(qū)域11的離子注入工序(圖6)中用作掩模的抗蝕劑 21的形狀如圖17所示那樣成為JTE區(qū)域11以及FLR13這二者的形成區(qū)域上進(jìn)行了開(kāi)口的圖形即可。在該情況下，JTE區(qū)域11以及FLR13的深度方向的雜質(zhì)濃度分布彼此相同。在以上的說(shuō)明中，作為半導(dǎo)體元件，例示了 M0SFET，但是，本發(fā)明能夠廣泛應(yīng)用于具有JTE區(qū)域以及FLR的至少一方作為終端結(jié)構(gòu)的SiC半導(dǎo)體元件。附圖標(biāo)記說(shuō)明1η+型SiC基板
2η—型外延層
3ρ型阱
4η型源極區(qū)域
5ρ型接觸區(qū)域 6柵極絕緣膜
7柵極電極 8層間絕緣膜 9源極電極 10漏極電極 11 JTE區(qū)域 12場(chǎng)氧化膜 13 FLR
21、22、23 抗蝕劑。
權(quán)利要求
1.一種碳化硅半導(dǎo)體裝置，其特征在于，具有 半導(dǎo)體元件，形成在碳化硅半導(dǎo)體層上；以及作為雜質(zhì)注入?yún)^(qū)域的終端區(qū)域，形成在所述半導(dǎo)體元件的終端部并且包括JTE區(qū)域以及FLR的至少一方，在所述終端區(qū)域的深度方向的雜質(zhì)濃度分布中，最淺的位置的濃度峰值位于比表面深 0. 35 μ m的位置。
2.如權(quán)利要求1所述的碳化硅半導(dǎo)體裝置，其特征在于，在所述雜質(zhì)濃度分布中，表面部的濃度為所述最淺的位置的濃度峰值的十分之一以下。
3.如權(quán)利要求1或2所述的碳化硅半導(dǎo)體裝置，其特征在于， 在所述雜質(zhì)濃度分布中，濃度峰值僅為一處。
4.如權(quán)利要求1或2所述的碳化硅半導(dǎo)體裝置，其特征在于， 所述終端區(qū)域包括FLR，所述半導(dǎo)體元件具有深度方向的雜質(zhì)濃度分布與所述FLR相同的阱。
5 如權(quán)利要求1或2所述的碳化硅半導(dǎo)體裝置，其特征在于， 所述終端區(qū)域包括JTE區(qū)域以及FLR這二者，所述JTE區(qū)域和所述FLR的深度方向的雜質(zhì)濃度分布彼此相同。
6 如權(quán)利要求1或2所述的碳化硅半導(dǎo)體裝置，其特征在于， 構(gòu)成所述終端區(qū)域的雜質(zhì)是Al。
7.如權(quán)利要求1或2所述的碳化硅半導(dǎo)體裝置，其特征在于， 在所述碳化硅半導(dǎo)體層的表面，所述終端區(qū)域的附近平坦。
8.如權(quán)利要求1或2所述的碳化硅半導(dǎo)體裝置，其特征在于， 所述半導(dǎo)體元件是MOSFET。
9.一種碳化硅半導(dǎo)體裝置的制造方法，其特征在于，具有 在碳化硅半導(dǎo)體層上形成預(yù)定的半導(dǎo)體元件的工序；以及在所述半導(dǎo)體元件的外周部的所述碳化硅半導(dǎo)體層的表面部，利用雜質(zhì)的離子注入形成包括JTE區(qū)域以及FLR的至少一方的終端區(qū)域的工序，以雜質(zhì)濃度的峰值成為比所述碳化硅半導(dǎo)體層的表面深0. 35 μ m的位置的注入能量進(jìn)行所述雜質(zhì)的離子注入。
10.如權(quán)利要求9所述的碳化硅半導(dǎo)體裝置的制造方法，其特征在于，在所述離子注入中，在所述終端區(qū)域的表面部引入的雜質(zhì)的濃度是成為濃度峰值的部分的濃度的十分之一以下。
11.如權(quán)利要求9或10所述的碳化硅半導(dǎo)體裝置的制造方法，其特征在于， 以將雜質(zhì)的種類以及注入能量固定的方式進(jìn)行所述離子注入。
12.如權(quán)利要求9或10所述的碳化硅半導(dǎo)體裝置的制造方法，其特征在于， 所述終端區(qū)域包括FLR，形成所述半導(dǎo)體元件的工序包括利用雜質(zhì)的離子注入形成阱的工序， 形成所述阱的形成工序和形成所述FLR的工序同時(shí)進(jìn)行。
13.如權(quán)利要求9或10所述的碳化硅半導(dǎo)體裝置的制造方法，其特征在于，所述終端區(qū)域包括JTE區(qū)域以及FLR這二者，在形成所述終端區(qū)域的工序中，同時(shí)形成所述JTE和所述FLR。
14.如權(quán)利要求9或10所述的碳化硅半導(dǎo)體裝置的制造方法，其特征在于， 所述雜質(zhì)是Al。
15.如權(quán)利要求14所述的碳化硅半導(dǎo)體裝置的制造方法，其特征在于， 所述離子注入的注入能量為350keV以上。
16.如權(quán)利要求9或10所述的碳化硅半導(dǎo)體裝置的制造方法，其特征在于，還具有 進(jìn)行所述終端區(qū)域的活性化退火的工序；以及在所述活性化退火之后，利用犧牲氧化處理對(duì)所述終端區(qū)域的表面進(jìn)行除去的工序。
17.如權(quán)利要求9或10所述的碳化硅半導(dǎo)體裝置的制造方法，其特征在于， 不對(duì)所述終端區(qū)域的表面進(jìn)行選擇性的干法刻蝕。
全文摘要
本發(fā)明提供一種碳化硅半導(dǎo)體裝置及其制造方法。在具有作為JTE區(qū)域或者FLR的終端區(qū)域的碳化硅半導(dǎo)體裝置的制造中，增大將在終端區(qū)域表面產(chǎn)生的損傷層除去的刻蝕量的容限。碳化硅半導(dǎo)體裝置在半導(dǎo)體元件的終端部具有作為JTE(JunctionTerminationExtension)區(qū)域或者FLR(FieldLimitingRing)的終端區(qū)域。終端區(qū)域利用將雜質(zhì)的種類以及注入能量固定的一個(gè)階段的離子注入形成。在終端區(qū)域的深度方向的雜質(zhì)濃度分布中，最淺的位置的濃度峰值位于比表面深0.35μm的位置，并且，表面部的濃度為最淺的濃度峰值的十分之一以下。
文檔編號(hào)H01L29/36GK102479807SQ20111038042
公開(kāi)日2012年5月30日 申請(qǐng)日期2011年11月25日 優(yōu)先權(quán)日2010年11月26日
發(fā)明者中村卓譽(yù), 樽井陽(yáng)一郎, 鹿口直斗 申請(qǐng)人:三菱電機(jī)株式會(huì)社