專利名稱：集成電路的esd保護結構的制作方法
技術領域：
本實用新型涉及集成電路技術領域，尤其涉及一種能夠提高電路抗ESD性能的集成電路的ESD保護結構。
背景技術：
隨著人們對芯片的要求越來越高，在芯片的應用過程中，人們希望芯片不僅功能正確無誤，更是提高了對芯片性能上的要求。而影響芯片性能的一個重要因素就是 ESD (Electrostatic Discharge,即靜電放電)，ESD給電子器件環(huán)境會帶來破壞性的后果， 它是造成集成電路失效的主要原因之一。隨著集成電路工藝不斷發(fā)展，CMOS半導體的特征尺寸不斷縮小，金屬氧化物半導體(MOS)的柵氧厚度越來越薄，MOS管能承受的電流和電壓也越來越小，因此要進一步優(yōu)化電路的抗ESD性能，從全芯片ESD保護結構的設計來進行考
^^ ο現(xiàn)有的在金屬氧化物半導體的焊盤PAD與內部電路間采用PN結型的二極管的ESD 保護電路中，由于PN結中本征硅的溶化需要很大的能量，即溶化幾立方微米的硅都需要很大的能量，所以擴散結通常比較穩(wěn)定。然隨著半導體的特征尺寸不斷縮小，PN結中包含的硅的體積也在變小，如圖1，圖2所示，其中dl是NSD/PSUB類型的PN結，d2是PSD/NWell 類型的PN結。dl、d2為一個整體設置在芯片上，因此當PN結減小到一定的面積時，其包含的本征體硅的溶化可能不能有效消耗ESD事件發(fā)生時產(chǎn)生的能量，從而引起電路中ESD事件的發(fā)生。因此，如何通過改善PN結的結構，來消耗更多ESD事件發(fā)生時產(chǎn)生的能量，而避免ESD事件的發(fā)生成為這一技術領域中有得于解決的技術問題之一。

實用新型內容本實用新型的目的在于提出一種提高電路抗ESD性能的ESD保護結構，其在現(xiàn)有技術的基礎上，通過相對增大ESD保護結構中PN結中所含的本征硅的體積，而更多的消耗 ESD事件發(fā)生時產(chǎn)生的能量，進而避免ESD事件的發(fā)生，以提高電路的性能及可靠性。為實現(xiàn)上述目的，本實用新型提出如下技術方案一種集成電路的ESD保護結構， 其設置于集成電路的內部電路及焊盤間，該ESD保護結構由占用集成電路的芯片一定面積的PN結組成，該PN結在所占用芯片的面積上被設置成由復數(shù)小面積的PN結并聯(lián)連接而成，以增加PN結內所包含的本征硅的體積。其中，所述復數(shù)小面積的PN結包括復數(shù)小面積的第一類型的PN結和復數(shù)小面積的第二類型的PN結。所述復數(shù)小面積的第一類型PN結為在P型硅的襯底上形成的NSD/PSUB類型的PN 結，所述復數(shù)小面積的第二類型的PN結為在P型硅的襯底上形成的PSD/NWell類型的PN結。所述NSD和PSUB之間的接觸面積比現(xiàn)有的保護結構中的NSD和PSUB之間的接觸面積大，PSD和NWELL之間的接觸面積也比現(xiàn)有的保護結構中的PSD和NWELL之間的接觸面積增大。所述PN結形成半導體二極管的形式對集成電路的內部電路進行ESD保護。所述PN結內所包含的本征硅為PN結耗盡區(qū)內的本征硅。與現(xiàn)有技術相比，本實用新型所揭示的集成電路的ESD保護結構，其在不增加在芯片上所占用面積的情況下，增加了 PN結耗盡區(qū)內的本征硅的體積，由于PN結中本征硅的溶化需要很大的能量，從而使得更大體積硅能消耗更多的能量，即能更有效的消耗ESD事件產(chǎn)生的能量對電路的影響，提高了電路抗ESD的性能。同時，該ESD保護結構不需要改變工藝，可靠性高。

圖1為現(xiàn)有的ESD保護結構的電路示意圖；圖2為現(xiàn)有的ESD保護結構的結構示意圖；圖3為本實用新型ESD保護結構的電路示意圖；圖4為本實用新型ESD保護結構的結構示意圖。
具體實施方式
本實用新型所揭示的集成電路中的ESD保護結構是在現(xiàn)有技術的基礎上，將現(xiàn)有技術(圖1)中由整體形成的PN結dl、d2進行改良設計，在不增加PN結在芯片上所占有的面積的情況下，將其設計成為置于集成電路的內部電路與焊盤PAD間的復數(shù)PN結，這些PN 結以半導體二極管的形式對集成電路的內部電路形成ESD的保護。如圖3所示，本實用新型的ESD保護結構的復數(shù)PN結包括復數(shù)個第一類型的PN 結dll和復數(shù)個第二類型的PN結d22，其中，復數(shù)個第一類型的PN結dll間并聯(lián)連接，其可以是如NSD/PSUB類型的PN結，復數(shù)個第二類型的PN結d22間也是并聯(lián)連接，其可以是如 PSD/NWell類型的PN結。結合圖4示，在相互并聯(lián)連接的復數(shù)個第一類型的PN結dll間，通過摻雜形成了很多小面積的PN結，如NSD/PSUB和PSD/NWell類型的PN結。其中每個PN結的耗盡區(qū)內比現(xiàn)有的PN結相應的包含更大體積的本征體硅，同時，NSD和PSUB之間的接觸面積比現(xiàn)有的保護結構中的NSD和PSUB之間的接觸面積大，PSD和NWELL之間的接觸面積也比現(xiàn)有的保護結構中的PSD和NWELL之間的接觸面積增大。且由于幾立方微米的本征體硅的溶化需要很大的能量，因此，增加本征硅后溶化時所需的能量則更大，也就是說，這種結構的PN結能更有效的消耗ESD事件產(chǎn)生的能量。同理，對于相互并聯(lián)連接的復數(shù)個第二類型的PN結d22，也是通過摻雜形成了很多小面積的PN結，這些PN結的耗盡區(qū)內也包含了比相同面積的現(xiàn)有PN結更大體積的本征體娃，因此，也能更有效地消耗ESD事件產(chǎn)生的能量，而提高集成電路的抗ESD的性能。本實用新型的技術內容及技術特征已揭示如上，然而熟悉本領域的技術人員仍可能基于本實用新型的教示及揭示而作種種不背離本實用新型精神的替換及修飾，因此，本實用新型保護范圍應不限于實施例所揭示的內容，而應包括各種不背離本實用新型的替換及修飾，并為本專利申請權利要求所涵蓋。
權利要求1.一種集成電路的ESD保護結構，其設置于集成電路的內部電路及焊盤間，其特征在于該ESD保護結構由占用集成電路的芯片一定面積的PN結組成，該PN結在所占用芯片的面積上被設置成由復數(shù)小面積的PN結并聯(lián)連接而成，以增加PN結內所包含的本征硅的體積。
2.如權利要求1所述的集成電路的ESD保護結構，其特征在于所述復數(shù)小面積的PN 結包括復數(shù)小面積的第一類型的PN結和復數(shù)小面積的第二類型的PN結。
3.如權利要求2所述的集成電路的ESD保護結構，其特征在于所述復數(shù)小面積的第一類型PN結為在P型硅的襯底上形成的NSD/PSUB類型的PN結，所述復數(shù)小面積的第二類型的PN結為在P型硅的襯底上形成的PSD/NWell類型的PN結。
4.如權利要求1所述的集成電路的ESD保護結構，其特征在于所述PN結形成半導體二極管的形式對集成電路的內部電路進行ESD保護。
5.如權利要求1所述的集成電路的ESD保護結構，其特征在于所述PN結內所包含的本征硅為PN結耗盡區(qū)內的本征硅。
專利摘要本實用新型揭示了一種集成電路的ESD保護結構，其設置于集成電路的內部電路及焊盤間，該ESD保護結構由占用集成電路的芯片一定面積的PN結組成，該PN結在所占用芯片的面積上被設置成由復數(shù)小面積的PN結并聯(lián)連接而成，以增加PN結內所包含的本征硅的體積。本實用新型的ESD保護結構，在不增加芯片上所占用面積的情況下，增加了PN結耗盡區(qū)內的本征硅的體積，從而更有效的消耗ESD事件產(chǎn)生的能量對電路的影響，提高了電路抗ESD的性能。
文檔編號H01L27/02GK201994298SQ20102066175
公開日2011年9月28日 申請日期2010年12月16日 優(yōu)先權日2010年12月16日
發(fā)明者張禎, 彭秋平, 杭曉偉, 江石根, 謝衛(wèi)國 申請人:蘇州華芯微電子股份有限公司