形成具有改進(jìn)的隔離結(jié)構(gòu)的集成電路的方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明一般地涉及半導(dǎo)體技術(shù)領(lǐng)域，更具體地，涉及集成電路的形成方法。背景技 術(shù)
[0002] 金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管（M0S陽(yáng)T)具有柵電極、襯底W及柵電極和襯底之 間的柵極介電層。因此，通過(guò)控制柵電極處的電壓電平，產(chǎn)生或調(diào)整位于柵極介電層下面的 襯底中的導(dǎo)電溝道。在一些應(yīng)用中，通過(guò)增大柵極介電層的厚度來(lái)提高M(jìn)0SFET的柵源擊穿 電壓。在一些應(yīng)用中，通過(guò)引入擴(kuò)散漏極區(qū)來(lái)提高M(jìn)0SFET的漏源擊穿電壓。例如，包括橫 向擴(kuò)散金屬氧化物半導(dǎo)體（LDM0S)晶體管和雙擴(kuò)散漏極金屬氧化物半導(dǎo)體值DDM0巧晶體 管的各種類型的M0SFET配置為具有增大的擊穿電壓。

【發(fā)明內(nèi)容】

[0003] 為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種方法，包 括；形成部分埋置在襯底中的隔離結(jié)構(gòu)，所述隔離結(jié)構(gòu)的部分從所述襯底的上表面突出； 部分地去除所述隔離結(jié)構(gòu)，從而形成改進(jìn)的隔離結(jié)構(gòu)，所述改進(jìn)的隔離結(jié)構(gòu)的上表面低于 所述襯底的上表面；W及形成部分位于所述襯底上W及部分位于所述改進(jìn)的隔離結(jié)構(gòu)的上 表面上的柵極介電結(jié)構(gòu)。
[0004] 在該方法中，所述改進(jìn)的隔離結(jié)構(gòu)的上表面和所述襯底的上表面之間的垂直距離 等于或大于300A。
[0005] 該方法還包括：在形成所述改進(jìn)的隔離結(jié)構(gòu)之后，在所述襯底中形成源極區(qū)和漏 極區(qū)。
[0006] 該方法還包括；在所述柵極介電結(jié)構(gòu)上方形成柵電極結(jié)構(gòu)，所述柵電極結(jié)構(gòu)的上 表面具有直接位于所述改進(jìn)的隔離結(jié)構(gòu)上方的第一部分和不同于所述第一部分的第二部 分，且所述柵電極結(jié)構(gòu)的上表面的所述第一部分齊平于或低于所述柵電極結(jié)構(gòu)的上表面的 所述第二部分。
[0007] 該方法還包括；在所述柵極介電結(jié)構(gòu)和所述柵電極結(jié)構(gòu)的側(cè)壁上形成間隔件結(jié) 構(gòu)；W及在所述襯底中形成源極區(qū)和漏極區(qū)。
[0008] 該方法還包括：在所述柵電極結(jié)構(gòu)、所述源極區(qū)或所述漏極區(qū)上實(shí)施娃化工藝。
[0009] 在該方法中，形成所述隔離結(jié)構(gòu)包括實(shí)施娃的局部氧化（LOCOS)工藝或淺溝槽隔 離（STI)工藝。
[0010] 該方法還包括：基于所述改進(jìn)的隔離結(jié)構(gòu)和所述柵極介電結(jié)構(gòu)形成雙擴(kuò)散漏極金 屬氧化物半導(dǎo)體（DDDM0S)晶體管或橫向擴(kuò)散金屬氧化物半導(dǎo)體（LDM0S)晶體管。
[0011] 根據(jù)本發(fā)明的另一方面，提供了一種方法，包括：形成部分埋置在襯底的第一阱中 的第一隔離結(jié)構(gòu)，所述第一阱具有第一慘雜類型，且所述第一隔離結(jié)構(gòu)的上部從所述襯底 的上表面突出；部分地去除所述第一隔離結(jié)構(gòu)，從而形成改進(jìn)的隔離結(jié)構(gòu)，所述改進(jìn)的隔離 結(jié)構(gòu)的上表面低于所述襯底的上表面；W及形成部分位于所述襯底的第二阱上、部分位于 所述襯底的第一阱上W及部分位于所述改進(jìn)的隔離結(jié)構(gòu)的上表面上的柵極介電結(jié)構(gòu)，所述 第二阱具有第二慘雜類型。
[0012] 在該方法中，所述第一慘雜類型是N型慘雜，且所述第二慘雜類型是P型慘雜。
[0013] 在該方法中，所述改進(jìn)的隔離結(jié)構(gòu)的上表面和所述襯底的上表面之間的垂直距離 等于或大于300A。
[0014] 該方法還包括；在所述第一阱中形成漏極區(qū)，所述漏極區(qū)位于所述改進(jìn)的隔離結(jié) 構(gòu)和第二隔離結(jié)構(gòu)之間；W及在所述第二阱中形成源極區(qū)，所述源極區(qū)位于所述改進(jìn)的隔 離結(jié)構(gòu)和第H隔離結(jié)構(gòu)之間。
[0015] 在該方法中，形成所述漏極區(qū)和形成所述源極區(qū)包括實(shí)施對(duì)應(yīng)于所述第一慘雜類 型的注入工藝。
[0016] 該方法還包括；在所述柵極介電結(jié)構(gòu)上方形成柵電極結(jié)構(gòu)，所述柵電極結(jié)構(gòu)的上 表面具有直接位于所述改進(jìn)的隔離結(jié)構(gòu)上方的第一部分和直接位于所述第二阱上方的第 二部分，且所述柵電極結(jié)構(gòu)的上表面的所述第一部分齊平于或低于所述柵電極結(jié)構(gòu)的上表 面的所述第二部分。
[0017] 該方法還包括；在所述柵極介電結(jié)構(gòu)和所述柵電極結(jié)構(gòu)的側(cè)壁上形成間隔件結(jié) 構(gòu)；在所述第一阱中形成漏極區(qū)，所述漏極區(qū)位于所述改進(jìn)的隔離結(jié)構(gòu)和第二隔離結(jié)構(gòu)之 間；W及在所述第二阱中形成源極區(qū)，所述源極區(qū)位于所述改進(jìn)的隔離結(jié)構(gòu)和第H隔離結(jié) 構(gòu)之間，且位于所述間隔件結(jié)構(gòu)和所述第H隔離結(jié)構(gòu)之間。
[0018] 該方法還包括：在所述柵電極結(jié)構(gòu)、所述源極區(qū)或所述漏極區(qū)上實(shí)施娃化工藝。
[0019] 在該方法中，形成所述隔離結(jié)構(gòu)包括實(shí)施娃的局部氧化（LOCOS)工藝或淺溝槽隔 離（STI)工藝。
[0020] 該方法還包括：基于所述改進(jìn)的隔離結(jié)構(gòu)和所述柵極介電結(jié)構(gòu)形成雙擴(kuò)散漏極金 屬氧化物半導(dǎo)體（DDDM0S)晶體管或橫向擴(kuò)散金屬氧化物半導(dǎo)體（LDM0S)晶體管。
[0021] 根據(jù)本發(fā)明的又一方面，提供了一種方法，包括：形成部分埋置在襯底的第一阱中 的第一隔離結(jié)構(gòu)，所述第一阱具有第一慘雜類型，且所述第一隔離結(jié)構(gòu)的上部從所述襯底 的上表面突出；部分地去除所述第一隔離結(jié)構(gòu)，從而形成改進(jìn)的隔離結(jié)構(gòu)，所述改進(jìn)的隔離 結(jié)構(gòu)的上表面低于所述襯底的上表面；形成部分位于所述襯底的第二阱上、部分位于所述 襯底的所述第一阱上且部分位于所述改進(jìn)的隔離結(jié)構(gòu)的上表面上的柵極介電結(jié)構(gòu)，所述第 二阱具有第二慘雜類型；W及在所述柵極介電結(jié)構(gòu)上方形成柵電極結(jié)構(gòu)，所述柵電極結(jié)構(gòu) 的上表面具有直接位于所述改進(jìn)的隔離結(jié)構(gòu)上方的第一部分和直接位于所述第二阱上方 的第二部分，且所述柵電極結(jié)構(gòu)的上表面的所述第一部分齊平于或低于所述柵電極結(jié)構(gòu)的 上表面的所述第二部分。
[0022] 該方法還包括：基于所述改進(jìn)的隔離結(jié)構(gòu)和所述柵極介電結(jié)構(gòu)形成雙擴(kuò)散漏極金 屬氧化物半導(dǎo)體（DDDM0S)晶體管或橫向擴(kuò)散金屬氧化物半導(dǎo)體（LDM0S)晶體管。
【附圖說(shuō)明】
[0023] 當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，通過(guò)W下詳細(xì)描述可W更好地理解本發(fā)明的各個(gè)方面。 應(yīng)該注意，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各個(gè)部件未按比例繪制。事實(shí)上，為了清楚的討論，各個(gè) 部件的尺寸可W任意地增大或減小。
[0024] 圖1是根據(jù)一些實(shí)施例的集成電路的截面圖。
[0025] 圖2是根據(jù)一些實(shí)施例制造集成電路的方法的流程圖。
[0026] 圖3A至圖3G是根據(jù)一些實(shí)施例處于各個(gè)制造階段的集成電路的截面圖。
【具體實(shí)施方式】
[0027] W下公開內(nèi)容提供了許多用于實(shí)施本發(fā)明的不同特征的不同實(shí)施例或?qū)嵗Ｏ旅?描述了組件和布置的具體實(shí)例W簡(jiǎn)化本發(fā)明。當(dāng)然，該些僅僅是實(shí)例，而不旨在限制本發(fā) 明。例如，在W下描述中，在第二部件上方或者上形成第一部件可W包括W直接接觸的方式 形成第一部件和第二部件的實(shí)施例，且還可W包括在第一部件和第二部件之間可W形成附 加部件，使得第一部件和第二部件不直接接觸的實(shí)施例。此外，本發(fā)明可在各個(gè)實(shí)例中重復(fù) 參照數(shù)字和/或字母。該重復(fù)是為了簡(jiǎn)明和清楚，而且其本身不指示所討論的各個(gè)實(shí)施例 和/或配置之間的關(guān)系。
[002引另外，為便于描述，在此可W使用諸如"在…下面"、"在…下方"、"下部"、"在…之 上"、"上部"等的空間相對(duì)術(shù)語(yǔ)，W描述如圖所示的一個(gè)元件或部件與另一個(gè)元件或部件的 關(guān)系。除了圖所示的方位W外，空間相對(duì)術(shù)語(yǔ)旨在包括器件在使用或操作中的不同方位。裝 置可WW其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，而在此使用的空間相對(duì)描述符可W同 樣作相應(yīng)的解釋。
[0029] 在一些實(shí)施例中，LDM0S或DDDM0S的柵極介電層具有不同厚度的至少兩個(gè)或多個(gè) 部分。在一些實(shí)施例中，柵極介電層的厚度由埋置在襯底中的隔離結(jié)構(gòu)和形成在其上的柵 極介電材料層來(lái)實(shí)現(xiàn)。隔離結(jié)構(gòu)的上表面低于襯底的上表面。因此，改進(jìn)了工藝裕度，W用 于避免直接位于隔離結(jié)構(gòu)之上的導(dǎo)線和柵電極之間的短路。在一些實(shí)施例中，改進(jìn)的工藝 裕度允許進(jìn)一步減小其上形成有導(dǎo)線的層間介電（ILD)層的厚度。
[0030] 圖1是根據(jù)一些實(shí)施例的集成電路100的截面圖。在一些實(shí)施例中，圖1所示的 集成電路100是中間產(chǎn)品，通過(guò)一種或多種制造工藝對(duì)該中間產(chǎn)品進(jìn)行進(jìn)一步加工W形成 功能集成電路。集成電路100的其他有源電子組件和無(wú)源電子組件在圖1中未示出。
[0031] 集成電路100具有襯底110,該襯底110經(jīng)過(guò)一種或多種注入工藝W形成第一阱 112和第二阱114。集成電路100還具有隔離結(jié)構(gòu)122、124和126、柵極介電結(jié)構(gòu)132、柵電 極結(jié)構(gòu)134、間隔件結(jié)構(gòu)135、漏極區(qū)136、源極區(qū)138、蝕刻停止層142、層間介電（ILD)層 152、W及導(dǎo)線154。在一些實(shí)施例中，阱112和阱114、隔離結(jié)構(gòu)122、柵極介電結(jié)構(gòu)132、柵 電極結(jié)構(gòu)134、間隔件結(jié)構(gòu)135、漏極區(qū)136W及源極區(qū)138 -起構(gòu)成橫向擴(kuò)散金屬氧化物 半導(dǎo)體（LDM0S)晶體管。作為一個(gè)實(shí)例公開了圖1中的LDM0S。在一些實(shí)施例中，所公開的 方法可應(yīng)用于制造其他類型的LDM0S晶體管或各種類型的雙擴(kuò)散漏極金屬氧化物半導(dǎo)體 (孤DM0S)晶體管。
[0032] 在一些實(shí)施例中，襯底110包括；元素半導(dǎo)體，諸如晶體的、多晶的或非晶結(jié)構(gòu)的 娃或錯(cuò)；化合物半導(dǎo)