專利名稱：晶片級(jí)芯片尺寸封裝及其制造和使用方法
技術(shù)領(lǐng)域：
本發(fā)明總體涉及一種制造集成電路(IC)和半導(dǎo)體器件以及所得結(jié)構(gòu)的方法。具 體而言，本發(fā)明涉及半導(dǎo)體封裝及制造和使用該封裝的方法。更具體而言，本發(fā)明涉及晶片 級(jí)芯片尺寸封裝及制造和使用該封裝的方法。
背景技術(shù)：
電子產(chǎn)業(yè)中特別是對(duì)于個(gè)人計(jì)算機(jī)(PC)、移動(dòng)電話和個(gè)人數(shù)字助理(PDA)的最新 進(jìn)展已經(jīng)激發(fā)了人們對(duì)于可以迅速處理大量數(shù)據(jù)的輕、緊湊、多功能且強(qiáng)有力的系統(tǒng)的需 求。這些進(jìn)展還已經(jīng)引起了半導(dǎo)體芯片和用于這些芯片的封裝的尺寸的減小。半導(dǎo)體芯片通常具有形成于包含IC的硅襯底的頂表面的導(dǎo)電焊墊。使用引線鍵 合來將襯底上的導(dǎo)電焊墊連接到封裝襯底上的相應(yīng)的焊墊。IC中的電路的復(fù)雜性增加需要 導(dǎo)電焊墊形成得彼此更接近。隨著結(jié)合焊墊變窄，(引線鍵合中)引線的長(zhǎng)度需要更長(zhǎng)且 寬度更窄，這不幸地導(dǎo)致了更大的電感量，且由此減小了電路的速度。最近使用的一類封裝是晶片級(jí)芯片尺寸封裝(WLCSP)。例如，參見美國(guó)專利 No. 6187615和6287893，其公開的內(nèi)容被引入于此作為參考。一般地，為了制造mxsp，處理晶片，且通過光刻工藝和濺射工藝來封裝晶片。該方 法比使用管芯鍵合、引線鍵合和模制的一般封裝工藝更容易。與一般封裝工藝相比，WLCSP 的工藝還具有其他優(yōu)點(diǎn)。首先，可以同時(shí)形成用于形成于晶片上的所有芯片的焊接凸點(diǎn)。第 二，在mxsp工藝期間對(duì)每個(gè)半導(dǎo)體芯片的操作進(jìn)行晶片級(jí)測(cè)試是可能的。由于這些和其 他原因，可以比一般封裝以更低的成本來制造mxsp。圖1-3示出了幾個(gè)公知的晶片級(jí)芯片尺寸封裝。如圖1所示，在硅襯底5上芯片 焊墊40由比如鋁的金屬形成。形成鈍化層10來暴露硅襯底5上的每個(gè)芯片焊墊40的部 分，同時(shí)保護(hù)硅襯底5的剩余部分。在鈍化層10上方形成第一絕緣層15，然后在第一絕緣 層15的部分和暴露的芯片焊墊40上方形成再分布線(RDL)圖案20 (其再分布從結(jié)合焊墊 40到焊接凸點(diǎn)35的電信號(hào))。在部分的RDL圖案20上形成第二絕緣層25，同時(shí)留下暴露 的部分的RDL圖案20。在焊接凸點(diǎn)35和RDL圖案20之間形成凸點(diǎn)下金屬(UBM) 30。RDL 圖案20包含接近芯片焊墊40的第一絕緣層15上的傾斜部分。在這些區(qū)域中，短路可能發(fā) 生，且圖案20可能由于應(yīng)力而在這些區(qū)域中裂開和變形。如圖2所示，封裝50包含RDL圖案54，RDL圖案M附著到圓柱帶狀的焊料連接 52。這樣的配置具有幾個(gè)缺點(diǎn)。首先，RDL圖案M和焊料連接52之間的接觸區(qū)域是最小 的，由此惡化了它們之間的電特性。第二，在RDL圖案M和焊料連接52之間的接觸表面中 由于應(yīng)力可能產(chǎn)生短路。第三，將與形成于芯片焊墊56上的焊接凸點(diǎn)58相連接的焊料連 接52暴露于封裝50的外部，即空氣。于是，存在水汽滲透入焊料連接52的較高的可能性，且減小了焊料連接52的可靠性。第四，只有通過進(jìn)行許多工藝步驟才能完成封裝50，因此 制造成本高。如圖3所示，封裝70包含RDL圖案76，其通過連接凸點(diǎn)74與芯片焊墊72電連接。 但是，RDL圖案在連接凸點(diǎn)74上傾斜，如上所述那樣由于應(yīng)力而導(dǎo)致裂紋。而且，連接凸點(diǎn) 74由鍍覆工藝制成且由鋁、銅、銀或其合金形成。因此，封裝60不易制造。對(duì)于常規(guī)WXSP還存在其他問題。通常，這樣的封裝使用UMB( S卩，圖1中的層30) 和兩層絕緣層(即，圖1中的層15和25)，所述絕緣層由聚合物材料制成，比如聚酰亞胺和 苯并環(huán)丁烯(BCB)。因?yàn)槭褂玫牟牧虾驮O(shè)備，這樣的結(jié)構(gòu)制造復(fù)雜且非常昂貴，而且，各層之 間的熱膨脹系數(shù)(CTE)可以在IC中誘發(fā)熱應(yīng)力，且在這些聚合物材料的高溫固化期間損傷 IC。而且，常規(guī)的封裝方法在倒裝片封裝中使用了導(dǎo)電膜或?qū)щ姼?。例如，參見美?guó)專 利No. 5，9494，142,6, 509，634和6，518，097，其公開的內(nèi)容引入于此作為參考。一般地，這 些方法使用了硅管芯上的金凸點(diǎn)，且然后使用超聲結(jié)合憑借導(dǎo)電膜或?qū)щ姼鄬⑵浣Y(jié)合到襯 底(通常陶瓷)。但是這樣的方法具有高成本和低可靠性的缺點(diǎn)。另外，包括mxsp的半導(dǎo)體封裝的趨勢(shì)是使用更小、更輕和更薄的形狀因子，這樣 的形狀因子能夠制造更小的半導(dǎo)體器件。但是，在具有小管芯和大量I/O的mxsp封裝中 使用較小的形狀因子可以引起制造困難。這些困難之一是將管芯501上的焊料球(即，小 節(jié)距)與印刷電路板502上的焊盤(lands)/焊墊(即，大節(jié)距)對(duì)準(zhǔn)，如圖31所示。

發(fā)明內(nèi)容
本發(fā)明提供了一種封裝的半導(dǎo)體器件(晶片級(jí)芯片尺寸封裝)，所述器件在芯片 焊墊和RDL圖案之間沒有包含UBM。所述器件包含RDL圖案和焊接凸點(diǎn)之間的單一的非聚 合物絕緣層，在那里絕緣層不需要高溫固化工藝且因此不會(huì)在器件中誘發(fā)熱應(yīng)力。通過消 除芯片焊墊和RDL圖案之間的UBM，減小了所述器件的制造成本。本發(fā)明還提供了一種封裝的半導(dǎo)體器件(晶片級(jí)芯片尺寸封裝)，所述器件包含 粘結(jié)膜，所述粘結(jié)膜包含夾在具有Cu基的柱凸點(diǎn)的芯片和包含結(jié)合焊墊的襯底之間的導(dǎo) 電顆粒。某些導(dǎo)電顆粒夾在柱凸點(diǎn)和結(jié)合焊墊之間以產(chǎn)生導(dǎo)電通路。所述器件在沒有分配 焊料和回流焊料的步驟下被制造，且可以可選地消除使用再分布跡線。使用這樣的配置增 加了第二晶片級(jí)芯片尺寸封裝的可靠性。本發(fā)明還提供了一種封裝的半導(dǎo)體器件(晶片級(jí)芯片尺寸封裝)，所述器件包含 導(dǎo)電粘結(jié)材料作為半導(dǎo)體管芯和構(gòu)圖的導(dǎo)電襯底之間的電互連路徑。構(gòu)圖的導(dǎo)電襯底不僅 充當(dāng)襯底，而且作為將管芯的緊密的焊墊布局轉(zhuǎn)化為電路板中焊料球的較大的陣列配置的 再分布層。使用本發(fā)明允許形成克服了管芯尺寸芯片封裝中使用的管芯尺寸的限制的較低 價(jià)格的芯片尺寸封裝，以及可以通過印刷電路板來獲得的輸入輸出圖案。于是，對(duì)于任何小 的管芯，本發(fā)明可以提供相似于印刷電路板的節(jié)距(即，界面)。


圖1-39是根據(jù)本發(fā)明的器件和形成該器件的方法的一方面的視圖，其中圖1是常規(guī)晶片級(jí)芯片尺寸封裝的橫截面視圖2是另一常規(guī)晶片級(jí)芯片尺寸封裝的橫截面視圖；圖3是另一常規(guī)晶片級(jí)芯片尺寸封裝的橫截面視圖；圖4是顯示根據(jù)本發(fā)明的一方面的晶片級(jí)芯片尺寸封裝的制造方法中的一階段 的橫截面圖；圖5是顯示根據(jù)本發(fā)明的一方面的晶片級(jí)芯片尺寸封裝的制造方法中的一階段 的橫截面圖；圖6是顯示根據(jù)本發(fā)明的一方面的晶片級(jí)芯片尺寸封裝的制造方法中的一階段 的橫截面圖；圖7是顯示根據(jù)本發(fā)明的一方面的晶片級(jí)芯片尺寸封裝的制造方法中的一階段 的橫截面圖；圖8是顯示根據(jù)本發(fā)明的一方面的晶片級(jí)芯片尺寸封裝的制造方法中的一階段 的橫截面圖；圖9是顯示根據(jù)本發(fā)明的一方面的晶片級(jí)芯片尺寸封裝的制造方法中的一階段 的橫截面圖；圖10是顯示根據(jù)本發(fā)明的一方面的晶片級(jí)芯片尺寸封裝的制造方法中的一階段 的橫截面圖；圖11是根據(jù)本發(fā)明的一方面的晶片級(jí)芯片尺寸封裝的橫截面圖；圖12-15示出本發(fā)明的一方面中的晶片級(jí)芯片尺寸封裝的制造方法中的階段；圖16繪制了本發(fā)明的一方面中的晶片級(jí)芯片尺寸封裝的制造方法中的另一階 段；圖17繪制了在本發(fā)明的另一方面中的形成晶片級(jí)芯片尺寸封裝的工藝；圖18-25示出本發(fā)明的一方面中的晶片級(jí)芯片尺寸封裝的制造方法中的階段；圖沈繪制了本發(fā)明的一方面中可以使用的導(dǎo)電顆粒；圖27繪制了本發(fā)明的一方面中晶片級(jí)芯片尺寸封裝；圖觀顯示本發(fā)明的一方面中晶片級(jí)芯片尺寸封裝的制造方法中的階段；圖四-30示出本發(fā)明的一方面中的晶片級(jí)芯片尺寸封裝的制造方法中的階段；圖31示出了常規(guī)的晶片級(jí)芯片尺寸封裝的問題；圖32-33示出本發(fā)明的一方面中的晶片級(jí)芯片尺寸封裝的制造方法中的階段；圖34示出本發(fā)明的一方面中的部分的晶片級(jí)芯片尺寸封裝；圖35-36示出本發(fā)明的一方面中的晶片級(jí)芯片尺寸封裝的制造方法中的階段；圖37示出本發(fā)明的一方面中的部分的晶片級(jí)芯片尺寸封裝；圖38示出本發(fā)明的一方面中的晶片級(jí)芯片尺寸封裝的制造方法中的一階段；圖39示出了本發(fā)明的一方面中的晶片級(jí)芯片尺寸封裝。結(jié)合該說明書所呈現(xiàn)的圖1-39僅是根據(jù)本發(fā)明特別而非完全的部分的器件和形 成該器件的方法。與以下的描述一起，附圖示出并說明了本發(fā)明的原理。在附圖中，為了清 晰起見夸大了層和區(qū)的厚度。還可以理解，當(dāng)層被稱為在另一層或基板“上”時(shí)，其可以直 接在其他層或基板上，或中間層也可以存在。在不同的附圖中相同的參考標(biāo)號(hào)代表了相同 的元件，且省略了它們的描述。
具體實(shí)施例方式參考附圖現(xiàn)將在其后更加全面地描述本發(fā)明，在附圖中示出了本發(fā)明的優(yōu)選實(shí)施 例。但是，本發(fā)明可以實(shí)現(xiàn)為許多的不同的形式且不應(yīng)解釋為限于這里闡述的實(shí)施例。而 是，提供這些方面使得本公開充分和完整，且將本發(fā)明的構(gòu)思傳達(dá)給本領(lǐng)域的技術(shù)人員。雖 然相對(duì)于IC芯片描述了本發(fā)明，但是本發(fā)明可以被用于需要封裝的其他器件，S卩，硅MEMS 器件、IXD顯示器、光電子等。圖4到10示出了本發(fā)明的一個(gè)方面，用于制造包含再分布線(RDL)圖案的晶片級(jí) 芯片尺寸封裝，該RDL圖案在焊接凸點(diǎn)的底部和芯片焊墊的頂表面之間不傾斜。參考圖4， 制備襯底(或芯片)100，在襯底100上形成鈍化層110和芯片焊墊115。襯底100可以是 任何本領(lǐng)域中公知的半導(dǎo)體襯底，包括“化合物”半導(dǎo)體和單晶硅。鈍化層110可以由本領(lǐng) 域中公知的任何介電材料制成，比如氮化硅、氧化硅或S0G。然后，在襯底100的上表面上形成芯片焊墊115。首先，通過常規(guī)的掩模和蝕刻工 藝來去除該區(qū)域中的鈍化層的部分。然后，覆蓋沉積(blanket deposit)用于芯片焊墊115 的金屬，且通過蝕刻和平面化來去除結(jié)合焊盤不需要的金屬層的部分。芯片焊墊115可以 由導(dǎo)電材料制成，比如金屬和金屬合金。在本發(fā)明的一個(gè)方面中，芯片焊墊包括鋁。接下來使用毛細(xì)管130將引線120貼附到芯片焊墊115。如圖5中所示，將引線 120的底部結(jié)合到芯片焊墊115。然后在預(yù)定的壓力下執(zhí)行模壓工藝來壓制引線120，由此 形成模壓的柱凸點(diǎn)125。通過使用毛細(xì)管130，可以采用簡(jiǎn)單的結(jié)構(gòu)和簡(jiǎn)單的制造工藝來形 成模壓的柱凸點(diǎn)125。如圖6所示，然后沉積第一絕緣層135來覆蓋模壓的柱凸點(diǎn)125和鈍化層110。在 本發(fā)明的該方面中，第一絕緣層135由介電聚合物材料制成，比如BCB、聚酰亞胺(PI)、和環(huán) 氧模制化合物(EMC)。如圖7所示，使用常規(guī)的工藝來平面化第一絕緣層135和模壓的柱凸 點(diǎn)125。在平面化工藝中，形成柱凸點(diǎn)125’和第一絕緣層135’。在本發(fā)明的一方面中，使 用化學(xué)機(jī)械拋光(CMP)工藝來平面化第一絕緣層135和柱凸點(diǎn)125。如圖8所示，在柱凸點(diǎn)125’和第一絕緣層135’上形成再分布線(RDL)圖案140。 RDL圖案140電連接柱凸點(diǎn)125’和在隨后的工藝期間形成的焊接凸點(diǎn)(如下述)。通過覆 蓋沉積金屬層來形成該RDL圖案，然后通常通過掩模和蝕刻來去除RDL圖案140不需要的 金屬層的部分。RDL圖案140可以包含任何導(dǎo)電材料，比如金屬和金屬合金。這樣的金屬 和金屬合金的實(shí)例包括Cu、Al、Cr、NiV和Ti。在本發(fā)明的一個(gè)方面中，RDL包括Cu、Al、Cr 和Cu或選自NiV和Ti的材料的復(fù)合層。在圖1所示的常規(guī)的晶片級(jí)芯片尺寸封裝中，RDL 圖案20由依次在芯片焊墊40上沉積的Al、NiV、Cu、NiV和Cu形成。這樣的配置具有差的 粘結(jié)特性和可靠性，其不容易制造且具有高的制造成本。如圖9所示，然后形成第二絕緣層150來覆蓋RDL圖案140和第一絕緣層135，。通 常通過掩模和蝕刻來去除部分的第二絕緣層150來暴露其后將貼附焊接凸點(diǎn)的部分的RDL 圖案140。如圖10所示，然后將焊接凸點(diǎn)160貼附到RDL圖案140的暴露的部分，如本領(lǐng)域 中所公知的。柱凸點(diǎn)包括任何比如金屬和金屬合金的導(dǎo)電材料。在本發(fā)明的一方面中，柱 凸點(diǎn)包括金(Au)或銅(Cu)。在圖10中示出了晶片級(jí)芯片尺寸封裝1000。硅襯底100包括IC(未顯示)和芯 片焊墊115，芯片焊墊115延伸到鈍化層110中且被鈍化層110包圍。將來自包含在襯底
8100的IC的電信號(hào)傳輸通過芯片焊墊115、RDL圖案140到焊接凸點(diǎn)160，且然后到封裝半 導(dǎo)體器件的外部(即，到電路板)。在圖10的器件中，第一絕緣層135’包圍和覆蓋柱凸點(diǎn)125’。因?yàn)樵诒景l(fā)明的該 方面中第一絕緣層135’和柱凸點(diǎn)125’的頂表面是同平面的，所以RDL圖案140可以形成 為基本平面的層，而沒有傾斜的部分。因此，防止由于應(yīng)力引起的RDL圖案中的裂紋。圖10所示的RDL圖案140被示出為僅在部分的柱凸點(diǎn)125’的上表面上。在本發(fā) 明的另一方面中，可以形成RDL圖案來覆蓋整個(gè)柱凸點(diǎn)125’，于是提高了晶片級(jí)芯片尺寸 封裝1000的電特性和可靠性。在常規(guī)的晶片級(jí)芯片尺寸封裝中，圖1的RDL圖案20包含傾斜的部分。因此，極 難在圖1中形成厚的第一絕緣層115。但是，在本發(fā)明的該方面中，圖10中的第一絕緣層 135’形成為厚層。圖11示出了本發(fā)明的另一方面，其中晶片級(jí)芯片尺寸封裝具有兩層RDL圖案。晶 片級(jí)芯片尺寸封裝2000包含襯底(或芯片)100 ；鈍化層110 ；芯片焊墊115 ；柱凸點(diǎn)125’， 形成于芯片焊墊115上且由第一絕緣層135’包圍；中間RDL圖案210，連接柱凸點(diǎn)125’和 中間柱凸點(diǎn)220 ；中間絕緣層230，絕緣中間RDL圖案210 ;RDL圖案140，連接中間柱凸點(diǎn) 220和焊接凸點(diǎn)160 ；第二絕緣層150，絕緣RDL圖案140 ；和焊接凸點(diǎn)160，貼附到每個(gè)RDL 圖案140的部分。圖11中沒有描述的組件與參考圖10所說明的那些組件相同。圖10和11中的相 同參考標(biāo)號(hào)指示相同的元件，所述元件具有基本相同功能，由相同的材料形成且以基本相 同的形式形成。中間柱凸點(diǎn)220、中間RDL圖案210和中間絕緣層230的結(jié)構(gòu)、功能、材料和 效果分別與柱凸點(diǎn)125、RDL圖案140和第二絕緣層150基本相同。中間柱凸點(diǎn)220連接中 間RDL圖案210和RDL圖案140。每個(gè)中間RDL圖案210形成于每個(gè)中間柱凸點(diǎn)220的底 部。中間絕緣層230暴露了部分的中間RDL圖案210，從而其可以與中間柱凸點(diǎn)220連接。在本發(fā)明另一方面，除圖11所示的兩層RDL圖案外，可以形成附加的中間柱凸點(diǎn)、 中間RDL圖案和中間絕緣層來形成三(或更多)層RDL圖案。在上述的本發(fā)明的方面中，可以在焊接凸點(diǎn)和芯片焊墊之間減小或防止在本領(lǐng)域 中的RDL圖案的傾斜部分。這樣的配置抑止了 RDL圖案中的裂紋，即使在下面的絕緣層具 有大的厚度的情況。另外，可以使用毛細(xì)管來容易并便宜地形成柱凸點(diǎn)。在本發(fā)明的另一方面中，以圖12-17中描述的方式來制造晶片級(jí)芯片尺寸封裝， 以在芯片焊盤和RDL圖案之間沒有包含UBM且包含單一非聚合物絕緣層。在本發(fā)明的該方 面，且如圖17所示，首先再分布結(jié)合焊墊(如圖12-15中更詳細(xì)所示)。然后，在晶片上形 成柱凸點(diǎn)(在圖16中更詳細(xì)所示)。然后直接或者通過使用焊料膏將焊料球貼附到柱凸 點(diǎn)，且將焊料球回流。然后，得到的封裝的半導(dǎo)體器件安裝于電路板上，如本領(lǐng)域中公知的。在本發(fā)明的該方面，且如圖12-13中所示，獲得了包含IC 305的襯底(或芯 片)300 (基本相似于襯底100)。然后在襯底300上形成鈍化層310 (基本相似于鈍化層 110)。然后去除部分的鈍化層，且在該暴露的部分中形成芯片焊墊315(基本相似于芯片焊 墊115)。用于這些工藝的方法基本相似于上述的方法。接下來，如圖14所示，直接在芯片焊墊315和鈍化層310上形成再分布(RDL)圖 案340。RDL圖案340電連接芯片焊墊315和在隨后工藝器件形成的焊接凸點(diǎn)365 (如下所述)。通過覆蓋沉積金屬層并然后通常通過掩模和蝕刻來去除RDL圖案340不需要的部分 的金屬層，從而形成RDL圖案340。RDL圖案340可以包含任何的導(dǎo)電材料，比如金屬和金屬 合金。這樣的金屬和金屬合金的實(shí)例包括Cu、Al、Cr、NiV和Ti。在本發(fā)明的另一方面中， RDL圖案包括Al。接下來，如圖15所示，形成絕緣層350來覆蓋RDL圖案340。在本發(fā)明的該方面， 在RDL圖案340上覆蓋沉積用于絕緣層的材料。然后使用掩模和蝕刻工藝來去除區(qū)域375 的區(qū)域中的該絕緣材料的部分(在那里將在后形成柱凸點(diǎn)365)。用于絕緣層350的材料不包括如BCB、PI和EMC的聚合物材料。如上所述，在常規(guī) 的mxsp中通常使用如此的材料。但是，為了形成這樣的層，將包含該材料的結(jié)構(gòu)進(jìn)行高溫 加熱工藝。該加熱對(duì)于固化聚合物材料是必須的。不幸的是，這樣的高溫加熱工藝損傷了 在聚合物材料下面包括襯底300中的IC 305的結(jié)構(gòu)。在本發(fā)明的該方面中，絕緣層350沒有由聚合物材料制成。而是，絕緣層350由介 電非聚合物材料制成。這樣的非聚合物介電材料的實(shí)例包括氮化硅、氧化硅和氧氮化硅。通 過本領(lǐng)域的任何公知的方法可以沉積如此的材料。在本發(fā)明的該方面，僅使用了單層作為再分布層。在圖4-10所示的本發(fā)明的該方 面中，使用UBM和金屬層將來自芯片焊墊115的電信號(hào)再分布到柱凸點(diǎn)160。在本發(fā)明的該 方面通過僅使用金屬層，可以消除UBM的制造成本。于是本發(fā)明的該方面僅使用單導(dǎo)電層 作為WXSP中的RDL圖案。如圖16所示，然后在RDL圖案340的暴露的部分上(在區(qū)域375中)形成柱凸點(diǎn)。 采用如本領(lǐng)域所公知的覆層并通過電鍍用于柱凸點(diǎn)的材料，可以形成柱凸點(diǎn)365A。在本發(fā) 明的該方面，用于柱凸點(diǎn)的材料是Cu且覆層是Ni/Au合金?；蛘撸ㄟ^引線鍵合工藝可以形成柱凸點(diǎn)365B。在本發(fā)明的該方面，使用毛細(xì)管 385將涂布的引線380貼附到RDL圖案340。如圖16所示，首先將引線380的底部結(jié)合到 RDL圖案340的金屬。然后在預(yù)定的壓力下執(zhí)行壓模工藝來壓制引線380來形成壓模的柱 凸點(diǎn)365B。通過使用毛細(xì)管，可以采用簡(jiǎn)單的結(jié)構(gòu)和簡(jiǎn)單的制造工藝來形成壓制的柱凸點(diǎn) 365B。在本發(fā)明的一個(gè)方面，用于引線的材料包括Cu且涂層包括Pd。最后，如圖17所示，然后直接或者通過使用焊料膏將焊料球貼附到柱凸點(diǎn)，且將 焊料球回流。使用本領(lǐng)域公知的常規(guī)工藝來執(zhí)行這些工藝。在本發(fā)明的又一方面，以圖18-30所示的方式來制造晶片級(jí)芯片尺寸封裝。使用 該工藝，消除了分配焊料和回流焊接凸點(diǎn)的步驟，且可選地消除再分布跡線的使用。在本發(fā) 明的該方面，在芯片和襯底之間使用了粘結(jié)膜或膏。在本發(fā)明的該方面，如圖18-19所示，提供了包含IC 405的襯底(或芯片)400 (基 本相似于襯底100)。然后在芯片400上形成鈍化層410(基本上相似于鈍化層110)。然后 去除部分的鈍化層且在暴露的部分中形成芯片焊墊415(基本相似于芯片焊墊115)。用于 這些工藝的方法基本相似于上述的方法。接下來，如圖20所示，再分布(RDL)圖案440可選地直接形成于芯片焊墊415和 鈍化層410上。根據(jù)是否需要再分布，可以采用或不采用RDL圖案440來形成半導(dǎo)體封裝。 當(dāng)使用時(shí)，RDL圖案440電連接芯片焊墊415和在隨后的工藝期間形成的焊接凸點(diǎn)465 (如 下述)。通過覆蓋沉積金屬層并然后通常通過掩模和蝕刻來去除RDL圖案440不需要的部分的金屬層，從而形成RDL圖案440。RDL圖案440可以包含任何的導(dǎo)電材料，比如金屬和 金屬合金。這樣的金屬和金屬合金的實(shí)例包括Cu、Al、Cr、NiV和Ti。在本發(fā)明的另一方面 中，RDL圖案包括Al。接下來，如圖20所示，當(dāng)使用RDL圖案440時(shí)，形成絕緣層450來覆蓋RDL圖案 440。在本發(fā)明的該方面，在RDL圖案440上覆蓋沉積用于絕緣層的材料。然后使用掩模和 蝕刻工藝來去除區(qū)域475的區(qū)域中的該絕緣材料的部分(在那里將在后形成柱凸點(diǎn)465)。用于絕緣層450的材料不包括如BCB、PI和EMC的聚合物材料。如上所述，在常規(guī) 的mxsp中通常使用如此的材料。但是，為了形成這樣的層，將包含該材料的結(jié)構(gòu)進(jìn)行高溫 加熱工藝。該加熱對(duì)于固化聚合物材料是必須的。不幸的是，這樣的高溫加熱工藝損傷了 在聚合物材料下面包括襯底400中的IC 405的結(jié)構(gòu)。在本發(fā)明的該方面中，絕緣層450不是由聚合物材料制成。而是，絕緣層450由介 電非聚合物材料制成。這樣的非聚合物介電材料的實(shí)例包括氮化硅、氧化硅和氧氮化硅。然后在圖19中所示(沒有再分布層)和圖20中所示(具有再分布層)的結(jié)構(gòu)上 形成柱(或柱凸點(diǎn))465。如圖21和22所示，在芯片焊墊415和RDL圖案440的暴露的部 分(在區(qū)域475中)上分別形成柱465。采用如本領(lǐng)域所公知的覆層并通過電鍍用于柱凸 點(diǎn)的材料，可以形成柱凸點(diǎn)465。在本發(fā)明的一個(gè)方面，用于柱凸點(diǎn)的材料是Cu，且覆層是 Pd?；蛘?，通過如上所述的引線鍵合工藝可以形成柱凸點(diǎn)465。接下來，如圖23和M所示，將包含導(dǎo)電顆粒495的粘結(jié)層458施加到圖21和22 的結(jié)構(gòu)。如這里所述，粘結(jié)層458貼附芯片400和襯底101，同時(shí)充當(dāng)有限的導(dǎo)體。任何以 該方式起作用的材料可以被用作粘結(jié)層458，包括具有在其中的導(dǎo)電顆粒的粘結(jié)材料。在本 發(fā)明的一方面，粘結(jié)層458包括ACF (各向異性導(dǎo)電膜)、ACP (各向異性導(dǎo)電膏)或ICP (各 向同性導(dǎo)電膏)。使用本領(lǐng)域中的任何公知機(jī)制可以施加粘結(jié)層458。例如，當(dāng)ACP被用作粘結(jié)劑 時(shí)，可以通過絲網(wǎng)印刷來施加粘結(jié)層458。作為另一實(shí)例，當(dāng)ACF被用作粘結(jié)劑時(shí)，通過膜貼 附工藝可以施加層458。導(dǎo)電顆粒459可以是本領(lǐng)域中的任何公知的，其可以與粘結(jié)材料一起使用。在圖 26中示出了在粘結(jié)層458中可以使用的導(dǎo)電顆粒的實(shí)例。導(dǎo)電顆粒459a包括具有由絕緣 層包圍的金屬層的聚合物顆粒。導(dǎo)電顆粒459b包括由絕緣層包圍的金屬顆粒。當(dāng)在柱凸 點(diǎn)和襯底之間存在接觸時(shí)，在導(dǎo)電顆粒中的絕緣層破裂，由此形成導(dǎo)電路徑(如下述)。接下來，提供了具有結(jié)合焊墊201(也稱為電極焊墊)的襯底101。結(jié)合焊墊201 是通過其將襯底101貼附到包含柱465的芯片400的部分。在襯底101上可以設(shè)置結(jié)合焊 墊201，如本領(lǐng)域所公知。在本發(fā)明的一個(gè)方面，通過常規(guī)沉積和蝕刻工藝來提供結(jié)合焊墊。 襯底101可以由任何適當(dāng)?shù)牟牧现瞥伞Ｓ糜谝r底的適當(dāng)?shù)牟牧系囊粋€(gè)實(shí)例是高玻璃轉(zhuǎn)變的 材料，如 Bismalesimide Triazine (BT)環(huán)氧。接下來，使用任何公知的倒裝片工藝來貼附芯片400和襯底101。在本發(fā)明的一個(gè) 方面，將包含柱465的芯片倒轉(zhuǎn)且放置在包含粘結(jié)層458的襯底101上?；蛘撸鐖D25所 示，可以將粘結(jié)層458放置在芯片400上，且將襯底101倒轉(zhuǎn)且放置在芯片400上。在本發(fā) 明的又一方面，可以在貼附芯片400和襯底101之前在兩者上均形成粘結(jié)層。當(dāng)接觸襯底 101和芯片400時(shí)，結(jié)合焊墊201和柱465應(yīng)基本被對(duì)準(zhǔn)，如本領(lǐng)域所公知。
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接下來，施加壓力同時(shí)預(yù)固化粘結(jié)材料，由此初步連接芯片400和襯底101。該工 藝中的壓力僅需要足夠保持芯片400和襯底101在一起同時(shí)預(yù)固化粘結(jié)層458。施加的壓 力一般可以從約2到Igf/cm2的范圍，一般持續(xù)0. 2到約5秒。然后通過本領(lǐng)域中的任何機(jī)制來最終固化粘結(jié)材料，其將依據(jù)所使用的材料。一 般地，可以施加光和/或熱來固化粘結(jié)層458。在本發(fā)明的一個(gè)方面，通過在充分的溫度下 (在約180攝氏度的范圍)持續(xù)充分的時(shí)間(大于約20秒)加熱來固化粘結(jié)劑來完成固化工藝。粘結(jié)層458包含在粘結(jié)層458的內(nèi)部以一定間隙設(shè)置的導(dǎo)電顆粒459。于是，如圖 27所示，當(dāng)貼附芯片400和襯底101時(shí)，至少一個(gè)導(dǎo)電顆粒位于柱凸點(diǎn)465和結(jié)合焊墊201 之間。因?yàn)檎辰Y(jié)層458的主體不是導(dǎo)電材料，所以芯片400和襯底101之間的僅有的導(dǎo)通 是通過位于柱凸點(diǎn)465和結(jié)合焊墊201之間的導(dǎo)電顆粒。在將芯片和襯底彼此貼附之后，在圖27中繪示了所得到的結(jié)構(gòu)。然后，將該結(jié)構(gòu) 通過本領(lǐng)域公知的任何工藝來封裝。在本發(fā)明的一方面，如圖觀所示，通過首先將支撐 膜501施加到襯底201的背側(cè)來進(jìn)行封裝。在本發(fā)明的一個(gè)方面，支撐膜是聚酰亞胺(PI) 膜。接下來，通過任何公知的手段，例如通過使用環(huán)氧模制化合物的轉(zhuǎn)移模制(transfer molding)、通過施加的條形狀的液體模制化合物、或通過陣列模制(array molding)，從而 施加模制化合物502。在施加模制化合物之后，使用本領(lǐng)域公知的工藝來去除支撐膜501。在模制工藝之后，可以電測(cè)試非單體的半導(dǎo)體封裝。當(dāng)半導(dǎo)體封裝為條形狀時(shí)執(zhí) 行參數(shù)測(cè)試。在電測(cè)試之后，可以激光標(biāo)識(shí)半導(dǎo)體封裝中的成型的模制材料。在激光標(biāo)識(shí)之 后，使用任何適當(dāng)?shù)墓に噥韱误w化半導(dǎo)體封裝陣列中的半導(dǎo)體封裝，比如通過切割和劃片。圖18-28繪制了 WXSP中芯片焊墊415的使用。在本發(fā)明的一方面，可以消除芯 片焊墊415。芯片焊墊通常在隨后的工藝期間用于保護(hù)芯片(IC405)。通過粘結(jié)層458也 可以實(shí)現(xiàn)如此的功能。于是，在本發(fā)明的該方面，可以消除芯片焊墊415，如圖29-30所示。在本發(fā)明的該方面，半導(dǎo)體封裝具有以下的優(yōu)點(diǎn)。首先，半導(dǎo)體封裝更可靠。通過 采用ACF的倒裝片方法制成的公知半導(dǎo)體封裝因?yàn)閮蓚€(gè)原因易于失效。首先，或者在接觸 區(qū)上或者在導(dǎo)電顆粒上形成非導(dǎo)電膜。第二，由于或者粘結(jié)力的損失或壓縮力的釋放引起 導(dǎo)電元件之間的機(jī)械接觸的損失。在本發(fā)明中，通過封裝減小或消除了這些失效機(jī)制。封 裝減小導(dǎo)電顆粒的水汽侵蝕和氧化。封裝還在ACF上提供了壓縮的殘余應(yīng)力且減小了高溫 度/次數(shù)下的蠕變。第二優(yōu)點(diǎn)在于粘結(jié)材料(ACF和ACP)不包含大量的鉛，且因此比焊料更加環(huán)保。第 三優(yōu)點(diǎn)在于因?yàn)檩^小的顆粒尺寸所以本發(fā)明的半導(dǎo)體封裝比現(xiàn)在使用焊料膏的那些封裝 提供了更高的分辨率能力。第四優(yōu)點(diǎn)在于本發(fā)明的半導(dǎo)體封裝在比焊接所需的那些溫度要 低很多的溫度下固化，由此減小了熱應(yīng)力且對(duì)于熱敏感組件和襯底更好。最后的優(yōu)點(diǎn)在于 與焊接工藝相比需要更少的工藝步驟，例如，不需要助焊劑和助焊劑凈化工藝。在本發(fā)明的又一方面，以圖32-39所示的方式來制造晶片級(jí)芯片尺寸封裝。在本 發(fā)明的該方面，且如圖32所示，提供了導(dǎo)電襯底515(也稱為“襯底”或“襯底515”)。在本 發(fā)明的該方面，導(dǎo)電襯底515充當(dāng)用于如下述的粘結(jié)層的襯底，且包括一種在后用于形成 如下述的導(dǎo)電信號(hào)跡線以及襯底的材料。由此，可以使用任何可以提供這些功能的材料來 形成襯底515。在本發(fā)明的一方面，由導(dǎo)電材料形成襯底515，如金屬箔或金屬合金箔，比如Cu或Al。在本發(fā)明的一方面，襯底515包括Cu箔。在本發(fā)明的另一方面，Cu箔是一種Cu 箔，其具有足夠操作性和穩(wěn)定性的重量，且能夠承載合理量的電流。一般地，Cu箔可以為約 0.5到約2盎司(oz)。在本發(fā)明的一方面，Cu箔是2盎司箔?？蛇x地，Cu箔的操作性和穩(wěn) 定性可以通過在Cu箔的背側(cè)上使用比如B階聚合物的聚合物粘結(jié)材料來增加。在本發(fā)明 的另一方面，襯底可以包括多層金屬箔層。導(dǎo)電襯底515可以具有與其上述的功能相一致的任何厚度。一般地，襯底的厚度 的范圍可以從約70到約300微米。在本發(fā)明的一方面，比如當(dāng)使用Cu箔時(shí)，襯底515的厚 度是約70微米。如圖32所示，將包含導(dǎo)電顆粒559的粘結(jié)層510施加到導(dǎo)電襯底515。如這里所 述，粘結(jié)層510將襯底515貼附到管芯500 (如下述)，同時(shí)充當(dāng)有限的導(dǎo)體。任何以該方式 起作用的材料可以被用作粘結(jié)層510，包括具有導(dǎo)電顆粒在其中的粘結(jié)材料，以及那些上述 的用于粘結(jié)層458的材料。在本發(fā)明的一個(gè)方面，粘結(jié)材料可以具有液體(比如像ACP或 ICP的膏)或固體(比如像ACF的膜)的形式。粘結(jié)材料的液體形式和固體形式均包含基 本相同的組成(就導(dǎo)電顆粒、樹脂、硬化劑等而言)，但是具有不同量的稀釋劑(即，對(duì)于固 態(tài)的低量的稀釋劑且對(duì)于液體的高量的稀釋劑)。因?yàn)樵陔S后的工藝期間稀釋劑蒸發(fā)，粘結(jié) 材料的液體形式和固體形式均可以用于本發(fā)明中。使用本領(lǐng)域中的任何公知機(jī)制可以施加粘結(jié)層510。例如，當(dāng)ACP被用作粘結(jié)劑 時(shí)，可以通過絲網(wǎng)印刷來施加層510。作為另一實(shí)例，當(dāng)ACF被用作粘結(jié)劑時(shí)，可以通過膜貼 附工藝來施加層510。導(dǎo)電顆粒459可以是本領(lǐng)域中的任何公知的，其可以與粘結(jié)材料一起使用。在圖 26中示出了在粘結(jié)層458中可以使用的導(dǎo)電顆粒的實(shí)例。導(dǎo)電顆粒459a包括具有由絕緣 層包圍的金屬層的聚合物顆粒。導(dǎo)電顆粒459b包括由絕緣層包圍的金屬顆粒。當(dāng)在柱凸 點(diǎn)和襯底之間存在接觸時(shí)，在導(dǎo)電顆粒中的絕緣層破裂，由此產(chǎn)生導(dǎo)電路徑(如上所述)。 通常，導(dǎo)電顆粒包括約1到約40wt%的粘結(jié)材料。在本發(fā)明一方面，導(dǎo)電顆粒包括約4到約 20wt%的粘結(jié)材料。可以針對(duì)期望的器件的具體類型設(shè)計(jì)導(dǎo)電顆粒的含量、尺寸和種類以及因此的在 粘結(jié)層510中的導(dǎo)電率的量。于是，可以將粘結(jié)層510的絕緣電阻從約IO8Cm · Ω (對(duì)于具 有小于30的間距的包含約20%的Au顆粒)到約IO15Cm · Ω或更多(對(duì)于包含約4%的Ni 顆粒)進(jìn)行調(diào)節(jié)。粘結(jié)層510可以具有與其上述的功能相一致的任何厚度。一般地，襯底的厚度的 范圍可以從約5到約200微米。在本發(fā)明的一方面，比如當(dāng)使用包含導(dǎo)電填料的由環(huán)氧或 丙稀基材料制成的ACF時(shí)，粘結(jié)層510的厚度的范圍可以從約25到約50微米。粘結(jié)層應(yīng) 匹配管芯上的凸點(diǎn)的高度。如圖32所示，然后提供管芯500。管芯(或芯片)500可以是如本領(lǐng)域中公知的任 何常規(guī)的管芯。然后可以在管芯上形成可選的鈍化層(基本相似于鈍化層110)。當(dāng)使用時(shí)， 然后在集成電路508的區(qū)域中去除部分的鈍化層，且在所暴露的部分中形成芯片焊墊512。 用于這些工藝的方法基本相似于那些上述的方法。然后，形成柱(或柱凸點(diǎn))505。如圖32所示，在芯片焊墊512上分別形成柱505。 采用如本領(lǐng)域所公知的覆層通過電鍍用于柱凸點(diǎn)的材料，可以形成柱凸點(diǎn)505。在本發(fā)明的一個(gè)方面，用于柱凸點(diǎn)的材料是Cu，且覆層是Pd?；蛘?，通過如上所述的引線鍵合工藝可以 形成柱凸點(diǎn)505。接下來，使用任何公知的倒裝片工藝來貼附管芯500(包含柱50 和具有在其上 的粘結(jié)層510的導(dǎo)電襯底515。在本發(fā)明的一個(gè)方面，將包含柱505的管芯500倒轉(zhuǎn)且放置 在包含粘結(jié)層510的襯底515上。或者，如上所述，可以將粘結(jié)層510放置在包含柱505的 管芯500上，且將襯底515倒轉(zhuǎn)且放置在其上。在本發(fā)明的又一方面，可以在貼附管芯500 和襯底515之前在兩者上均形成粘結(jié)層510。接下來，施加壓力同時(shí)預(yù)固化粘結(jié)材料，由此初步連接管芯500和襯底515。該工 藝中的壓力僅需要足夠保持這兩個(gè)組件在一起同時(shí)預(yù)固化粘結(jié)層510。施加的壓力一般可 從約2到Igf/cm2的范圍，一般持續(xù)0. 2到約5秒。然后通過本領(lǐng)域中的任何機(jī)制來最終固化粘結(jié)材料，其將依據(jù)所使用的材料。一 般地，可以施加光和/或熱來固化粘結(jié)層510。在本發(fā)明的一個(gè)方面，通過在充分的溫度下 (在約180攝氏度的范圍)持續(xù)充分的時(shí)間(大于約20秒)加熱來固化粘結(jié)劑來完成固化工藝。在該熱壓結(jié)合工藝之后，如圖33所示，將管芯500和襯底515電和機(jī)械連接。粘 結(jié)層510包含在粘結(jié)層510的內(nèi)部以一定間隙設(shè)置的導(dǎo)電顆粒459。于是，如圖34所示，當(dāng) 貼附管芯500和襯底515時(shí)，至少一個(gè)導(dǎo)電顆粒位于柱凸點(diǎn)505和襯底515之間。因?yàn)檎?結(jié)層510的主體不是導(dǎo)電材料，所以管芯500和襯底515之間的僅有的導(dǎo)通基本上是通過 該導(dǎo)電顆粒。在將芯片和襯底彼此貼附之后，在圖33中繪示了所得到的結(jié)構(gòu)。然后，將該結(jié)構(gòu) 通過本領(lǐng)域公知的任何工藝來封裝。在本發(fā)明的一方面，如圖35所示，通過任何本領(lǐng)域的 公知的上模制(overmolding)工藝來進(jìn)行封裝。例如，參見美國(guó)專利No. 6，537，853所述的 工藝，其公開通過參考引入于此。在本發(fā)明的一個(gè)方面，上模制工藝包括上述的那些模制工 藝。在形成封裝517的模制工藝之后，然后蝕刻襯底515來形成電信號(hào)跡線。本領(lǐng)域 公知的任何蝕刻工藝可以被用于蝕刻襯底515來形成信號(hào)跡線511。在本發(fā)明的一個(gè)方面， 通過常規(guī)的工藝來執(zhí)行蝕刻，所述常規(guī)的工藝包括光致抗蝕劑涂布、顯影、蝕刻和剝離。在 本發(fā)明的另一方面，執(zhí)行蝕刻工藝，從而構(gòu)圖的襯底作為將形成于管芯500上的緊密焊墊 布局轉(zhuǎn)變到電路板所需的較大節(jié)距布局的再分布層。如圖37所示，構(gòu)圖的襯底將來自管芯 焊墊位置505的電信號(hào)再分布到焊料球所在且用于安裝于電路板上的位置525。在本發(fā)明的一方面，然后鍍覆包括構(gòu)圖的襯底的跡線516。該鍍覆工藝將導(dǎo)電層放 置在跡線的上方來保護(hù)構(gòu)圖的襯底免受氧化。在本發(fā)明中用于該目的任何導(dǎo)電材料可以被 用在本方面中，比如Au、Ni、Pd和其組合或合金。在本發(fā)明的一個(gè)方面，可以使用Ni/Pd作 為鍍覆的材料。接下來，可選地在所得到的結(jié)構(gòu)上形成焊料抗蝕劑層530。因?yàn)檎辰Y(jié)層510可以具 有高的水汽吸收率，所以焊料抗蝕劑層530可以保護(hù)粘結(jié)層510免受水汽和外部沖擊的影 響，并且可以在構(gòu)圖的襯底515上印刷以將用于焊料球貼附的區(qū)域排除在外。如果需要，然 后可以通過任何本領(lǐng)域公知的工藝以及上述的那些工藝將焊料球535貼附。接下來，可以電測(cè)試非單體的半導(dǎo)體封裝。當(dāng)半導(dǎo)體封裝為條形狀時(shí)執(zhí)行參數(shù)測(cè)試。在電測(cè)試之后，可以激光標(biāo)識(shí)半導(dǎo)體封裝中的成型的模制材料。在激光標(biāo)識(shí)之后，使用 任何適當(dāng)?shù)墓に噥韱误w化半導(dǎo)體封裝陣列中的半導(dǎo)體封裝，如圖39所示，比如通過切割和 劃片。在本發(fā)明的該方面，半導(dǎo)體封裝具有以下的優(yōu)點(diǎn)。首先，使用簡(jiǎn)單的工藝形成半導(dǎo) 體封裝。第二，貼附到管芯的導(dǎo)電襯底還充當(dāng)再分布層。第三，可以在引線鍵合封裝及倒裝 片封裝中使用相同的管芯而沒有任何改變。第四，用于生產(chǎn)的成本(具體而言對(duì)于組裝件) 比常規(guī)的WXSP的成本低很多。最后，封裝尺寸的減小是相當(dāng)顯著的。例如，1.9mmX2.5mm 的管芯尺寸通常需要具有約4mmX4mm尺寸的封裝。使用本發(fā)明，相同管芯尺寸僅需要 3mm X 2. 5mm或更小尺寸的封裝。已經(jīng)描述了本發(fā)明的這些方面，可以理解由權(quán)利要求界定的本發(fā)明不限于上述描 述中所闡述的具體細(xì)節(jié)，因?yàn)樵S多其明顯的變化是可能的而不脫離其精神或范圍。
權(quán)利要求
1.一種晶片級(jí)芯片尺寸封裝，包括 芯片，包含柱凸點(diǎn)；導(dǎo)電襯底，包含結(jié)合焊墊，且包括至少一金屬箔；和 粘結(jié)材料，包含位于所述芯片和所述襯底之間的導(dǎo)電顆粒。
2.如權(quán)利要求1所述的封裝，其中，至少一個(gè)所述導(dǎo)電顆粒位于所述柱凸點(diǎn)和所述結(jié) 合焊墊之間。
3.如權(quán)利要求1所述的封裝，其中，所述導(dǎo)電顆粒包括具有絕緣層的金屬。
4.如權(quán)利要求1所述的封裝，其中，所述粘結(jié)材料包括各向異性導(dǎo)電膜，各向異性導(dǎo)電 膏、或各向同性導(dǎo)電膏。
5.如權(quán)利要求1所述的封裝，其中，所述芯片不包含焊料膏。
6.如權(quán)利要求1所述的封裝，其中，所述柱凸點(diǎn)包含Cu。
7.一種晶片級(jí)芯片尺寸封裝，包括 芯片，包含柱凸點(diǎn)，所述柱凸點(diǎn)包含Cu ；導(dǎo)電襯底，包含結(jié)合焊墊，且包括至少一金屬箔；和粘結(jié)材料，包含位于所述芯片和所述襯底之間的導(dǎo)電顆粒，至少一個(gè)所述導(dǎo)電顆粒位 于所述柱凸點(diǎn)和所述結(jié)合焊墊之間。
8.一種封裝的半導(dǎo)體器件，包括 芯片，包含柱凸點(diǎn)，所述柱凸點(diǎn)包含Cu ；導(dǎo)電襯底，包含結(jié)合焊墊，且包括至少一金屬箔；和粘結(jié)材料，包含位于所述芯片和所述襯底之間的導(dǎo)電顆粒，至少一個(gè)所述導(dǎo)電顆粒位 于所述柱凸點(diǎn)和所述結(jié)合焊墊之間。
9.一種包含封裝的半導(dǎo)體器件的電子設(shè)備，所述器件包括 芯片，包含柱凸點(diǎn)；導(dǎo)電襯底，包含結(jié)合焊墊，且包括至少一金屬箔；和 粘結(jié)材料，包含位于所述芯片和所述襯底之間的導(dǎo)電顆粒。
10.一種形成晶片級(jí)芯片尺寸封裝的方法，包括 提供包含柱凸點(diǎn)的芯片；提供包含結(jié)合焊墊且包括至少一金屬箔的導(dǎo)電襯底； 使用包含導(dǎo)電顆粒的粘結(jié)材料將所述芯片貼附到所述襯底。
11.一種形成晶片級(jí)芯片尺寸封裝的方法，包括 提供具有柱凸點(diǎn)的芯片；提供包含結(jié)合焊墊且包括至少一金屬箔的導(dǎo)電襯底； 在所述芯片、所述襯底或兩者上設(shè)置包含導(dǎo)電顆粒的粘結(jié)材料； 將所述芯片和所述襯底壓在一起；和 固化所述粘結(jié)材料。
12.如權(quán)利要求11所述的方法，其中，在所述柱凸點(diǎn)和所述結(jié)合焊墊之間設(shè)置至少一 個(gè)所述導(dǎo)電顆粒。
13.如權(quán)利要求11所述的方法，其中，所述粘結(jié)材料包括各向異性導(dǎo)電膜，各向異性導(dǎo) 電膏、或各向同性導(dǎo)電膏。
14.如權(quán)利要求11所述的方法，包括對(duì)所述芯片提供再分布線圖案和覆蓋所述再分布 圖案的絕緣層。
15.如權(quán)利要求11所述的方法，其中，所述固化粘結(jié)材料將所述芯片貼附到所述襯底。
16.如權(quán)利要求15所述的方法，其中，包括沒有使用焊料膏將所述芯片貼附到所述襯底。
17.如權(quán)利要求11所述的方法，其中，所述柱凸點(diǎn)包含Cu。
18.一種形成包含晶片級(jí)芯片尺寸封裝的電子設(shè)備的方法，所述方法包括提供一種晶片級(jí)芯片尺寸封裝，所述封裝包括芯片，包含柱凸點(diǎn)；導(dǎo)電襯底，包含結(jié) 合焊墊，且包括至少一金屬箔；和粘結(jié)材料，包含位于所述芯片和所述襯底之間的導(dǎo)電顆 粒；和將所述封裝的半導(dǎo)體器件安裝于電路板上。
19.一種晶片級(jí)芯片尺寸封裝，包括 芯片，包含柱凸點(diǎn)；導(dǎo)電襯底，包括至少一金屬箔；和粘結(jié)材料，包含位于所述芯片和所述襯底之間的導(dǎo)電顆粒。
20.如權(quán)利要求19所述的封裝，其中，導(dǎo)電顆粒位于所述芯片和所述襯底之間。
21.如權(quán)利要求19所述的封裝，其中，所述導(dǎo)電顆粒包括具有絕緣層的金屬。
22.如權(quán)利要求19所述的封裝，其中，所述粘結(jié)材料包括各向異性導(dǎo)電膜或各向異性導(dǎo)電膏。
23.如權(quán)利要求19所述的封裝，其中，所述導(dǎo)電襯底已經(jīng)被構(gòu)圖。
24.如權(quán)利要求23所述的封裝，其中，所述構(gòu)圖的導(dǎo)電襯底充當(dāng)再分布層。
25.如權(quán)利要求19所述的封裝，其中，所述導(dǎo)電襯底包括銅。
26.如權(quán)利要求25所述的封裝，其中，所述導(dǎo)電襯底包括銅箔。
27.一種晶片級(jí)芯片尺寸封裝，包括 芯片，包含柱凸點(diǎn)；導(dǎo)電襯底，包括至少一金屬箔；和粘結(jié)材料，包含位于所述芯片和所述襯底之間的導(dǎo)電顆粒，至少一個(gè)所述導(dǎo)電顆粒位 于所述柱凸點(diǎn)和所述襯底之間。
28.一種封裝的半導(dǎo)體器件，包括 芯片，包含柱凸點(diǎn)；構(gòu)圖的導(dǎo)電襯底，包括至少一金屬箔；和粘結(jié)材料，包含位于所述芯片和所述襯底之間的導(dǎo)電顆粒，所述導(dǎo)電顆粒位于所述芯 片和所述襯底之間。
29.一種包含封裝的半導(dǎo)體器件的電子設(shè)備，所述器件包括 芯片，包含柱凸點(diǎn)；導(dǎo)電襯底，包括至少一金屬箔；和粘結(jié)材料，包含位于所述芯片和所述襯底之間的導(dǎo)電顆粒。
30.一種形成晶片級(jí)芯片尺寸封裝的方法，包括 提供包含柱凸點(diǎn)的芯片；提供導(dǎo)電襯底，該導(dǎo)電襯底包括至少一金屬箔； 使用包含導(dǎo)電顆粒的粘結(jié)材料將所述芯片貼附到所述襯底。
31.一種形成晶片級(jí)芯片尺寸封裝的方法，包括 提供具有柱凸點(diǎn)的芯片；提供導(dǎo)電襯底，該導(dǎo)電襯底包括至少一金屬箔； 在所述芯片、所述襯底或兩者上設(shè)置包含導(dǎo)電顆粒的粘結(jié)材料； 將所述芯片和所述襯底壓在一起；和 固化所述粘結(jié)材料。
32.如權(quán)利要求31所述的方法，其中，在所述柱凸點(diǎn)和所述導(dǎo)電襯底之間設(shè)置至少一 個(gè)所述導(dǎo)電顆粒。
33.如權(quán)利要求31所述的方法，其中，所述粘結(jié)材料包括各向異性導(dǎo)電膜或各向異性導(dǎo)電膏。
34.如權(quán)利要求31所述的方法，其中，所述固化粘結(jié)材料將所述芯片電和機(jī)械連接到 所述襯底。
35.如權(quán)利要求31所述的方法，還包括構(gòu)圖所述導(dǎo)電襯底。
36.如權(quán)利要求35所述的方法，其中，所述構(gòu)圖的芯片充當(dāng)再分布層。
37.一種形成包含晶片級(jí)芯片尺寸封裝的電子設(shè)備的方法，所述方法包括提供包含柱凸點(diǎn)芯片；提供導(dǎo)電襯底，該導(dǎo)電襯底包括至少一金屬箔；和使用包含導(dǎo) 電顆粒的粘結(jié)材料將所述芯片貼附到所述襯底；和 將所述晶片級(jí)芯片尺寸封裝安裝于電路板上。
全文摘要
本發(fā)明提供一種晶片級(jí)芯片尺寸封裝及其形成方法、封裝的半導(dǎo)體器件、包含封裝的半導(dǎo)體器件的電子設(shè)備以及形成包含晶片級(jí)芯片尺寸封裝的電子設(shè)備的方法。該晶片級(jí)芯片尺寸封裝包括芯片，包含柱凸點(diǎn)；導(dǎo)電襯底，包含結(jié)合焊墊，且包括至少一金屬箔；和粘結(jié)材料，包含位于所述芯片和所述襯底之間的導(dǎo)電顆粒。該封裝的半導(dǎo)體器件包括芯片，包含柱凸點(diǎn)，所述柱凸點(diǎn)包含Cu；導(dǎo)電襯底，包含結(jié)合焊墊，且包括至少一金屬箔；和粘結(jié)材料，包含位于所述芯片和所述襯底之間的導(dǎo)電顆粒，至少一個(gè)所述導(dǎo)電顆粒位于所述柱凸點(diǎn)和所述結(jié)合焊墊之間。
文檔編號(hào)H01L23/525GK102130066SQ20101055920
公開日2011年7月20日 申請(qǐng)日期2004年7月8日 優(yōu)先權(quán)日2003年7月11日
發(fā)明者吳宗麟, 崔倫華, 樸敏孝, 李相道, 金志奐, 雷吉夫·喬什 申請(qǐng)人:快捷韓國(guó)半導(dǎo)體有限公司