專利名稱：一種SiO₂掩蔽技術(shù)制備納米級(jí)CMOS集成電路的方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體集成電路技術(shù)領(lǐng)域，尤其涉及一種利用現(xiàn)有的微米級(jí) Si集成電路制造工藝，制造納米級(jí)Si集成電路的方法。
背景技術(shù)：
信息產(chǎn)業(yè)是國民經(jīng)濟(jì)的支柱產(chǎn)業(yè)，它服務(wù)于國民經(jīng)濟(jì)各個(gè)領(lǐng)域，微電子技
術(shù)是信息產(chǎn)業(yè)的關(guān)鍵，集成電路更是關(guān)鍵中的關(guān)鍵。集成電路自1958年問世 以來，發(fā)展速度驚人，成為了信息科學(xué)技術(shù)的核心和國民經(jīng)濟(jì)發(fā)展、國防建設(shè) 的基石，對(duì)世界政治、經(jīng)濟(jì)和文化產(chǎn)生了巨大的影響。作為人類歷史上發(fā)展最 快、影響最大、應(yīng)用最廣泛的技術(shù)，集成電路已成為衡量一個(gè)國家科學(xué)技術(shù)水 平、綜合國力和國防力量的重要標(biāo)志。
信息技術(shù)發(fā)展至今，全世界數(shù)以萬億美元的設(shè)備和技術(shù)投人，已使其中的 Si基工藝形成了非常強(qiáng)大的產(chǎn)業(yè)能力。同時(shí)，長期的科研投入也使人們對(duì)Si 及其工藝的了解，達(dá)到十分深入、透徹的地步，因此在集成電路產(chǎn)業(yè)中，Si 技術(shù)是主流技術(shù)，Si集成電路產(chǎn)品是主流產(chǎn)品，占集成電路產(chǎn)業(yè)的90%以上。 盡管微電子學(xué)在化合物半導(dǎo)體和其它新材料方面的研究以及在某些領(lǐng)域的應(yīng) 用取得了很大的進(jìn)展，但在今后的10 20年，微電子技術(shù)仍將以尺寸不斷縮 小的Si基CMOS集成電路工藝作為主流技術(shù)，并廣泛應(yīng)用于與生產(chǎn)、生活息 息相關(guān)的國民經(jīng)濟(jì)的各個(gè)領(lǐng)域。
1960年代，美國仙童公司的高登.摩爾博士發(fā)表了以后聞名于世的"摩爾 定律"，該定理指出集成電路芯片上的晶體管數(shù)目，約每18個(gè)月增加1倍， 性能也提升l倍。同時(shí)，集成電路的單位功能成本平均每年降低25%左右。40 多年來，世界半導(dǎo)體產(chǎn)業(yè)始終按照這條定律不斷地向前發(fā)展。2004年2月23 日英特爾首席執(zhí)行官克萊格，貝瑞特在東京舉行的全球信息峰會(huì)上表示，摩爾定 律將在未來15到20年依然有效。推動(dòng)摩爾定律繼續(xù)前進(jìn)的技術(shù)動(dòng)力是不斷 縮小芯片的特征尺寸。目前，國外90nm技術(shù)已經(jīng)進(jìn)入規(guī)模生產(chǎn)階段，60nm技 術(shù)處在導(dǎo)入期，45nm技術(shù)正在作前期研發(fā)工作，按照國際半導(dǎo)體技術(shù)發(fā)展路線圖ITRS， 2010年45nm技術(shù)可以進(jìn)入規(guī)模生產(chǎn)，2018年是18nm。
要制造如此小的特征尺寸的CMOS集成電路，就需要新一代的工藝設(shè)備， 因?yàn)槟壳吧袥]有能夠較好地解決在現(xiàn)有的設(shè)備上制造下一代芯片的技術(shù)，因此 只能通過工藝設(shè)備的更新提高工藝技術(shù)水平。經(jīng)過多年的積累，目前全世界在 微電子產(chǎn)業(yè)中的設(shè)備和技術(shù)投入超過萬億美元，如果僅僅通過設(shè)備的更新?lián)Q代 獲得工藝技術(shù)的提升，將造成每18個(gè)月淘汰一代設(shè)備。這將導(dǎo)致巨大的資源 和能源的浪費(fèi)，因此，這種現(xiàn)狀嚴(yán)重制約了半導(dǎo)體行業(yè)的發(fā)展。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種Si02掩蔽技術(shù)制備納米級(jí)CMOS集成電路的 方法，以實(shí)現(xiàn)在不改變現(xiàn)有設(shè)備和增加成本的條件下，用微米級(jí)工藝制備出導(dǎo) 電溝道為65 90nm的CMOS集成電路。
為實(shí)現(xiàn)上述目的，本發(fā)明提供的制備納米級(jí)CMOS集成電路的方法，按 如下步驟進(jìn)行
第一步.在Si襯底上熱氧化一層Si02緩沖層，在該緩沖層上淀積一層SiN， 用于阱區(qū)注入的掩蔽；
第二步.在SiN層上分別光刻N(yùn)阱和P阱，同時(shí)進(jìn)行N阱和P阱的注入 和推進(jìn)，在Si襯底分別形成P阱和N阱；
第三步.刻蝕掉N阱和P阱上部及其之間的SiN層和Si02層，然后再在 整個(gè)襯底表面生長一層Si02緩沖層和SiN層，在SiN層上光刻、氧化形成隔 離區(qū)；
第四步.在N阱和P阱上熱氧化生長5 8nm厚的Si02柵介質(zhì)層，再分 別在N阱和P阱上淀積一層100 150nm厚的p型摻雜的Ploy-Si和n型摻雜 的Ploy-Si，作為柵極，摻雜濃度MO"cm人
第五步.在Ploy-Si上淀積生長一層厚度為80nm的Si02，作為柵極的保護(hù)
層；
第六步.在SiO2層上再淀積一層100 150nm厚的Ploy-Si,作為制造過程 中的輔助層，輔助生成側(cè)壁；
第七步.在Ploy-Si的區(qū)域中刻蝕出符合電路要求的窗口；
第八步.在整個(gè)Si襯底上淀積一層80 130nm厚的SiO2介質(zhì)層，覆蓋整
個(gè)表面；
第九步.刻蝕襯底表面上的Si02，保留Ploy-Si側(cè)壁的Si02;利用Ploy-Si 與Si02的刻蝕速率比(50: 1),刻蝕掉Si02表面的Ploy-Si;刻蝕襯底表面上 除Si02側(cè)壁區(qū)域以外的Si02露出底層Ploy-Si;再利用Ploy-Si與Si02的刻蝕 速率比，刻蝕Si02側(cè)壁保護(hù)區(qū)域以外的Ploy-Si,形成n/pMOSFET的柵極，并 在阱區(qū)上淀積一層6 12nm厚的Si02，形成柵極側(cè)壁的保護(hù)層；
第十步.分別在P阱區(qū)進(jìn)行n型離子注入，自對(duì)準(zhǔn)生成nMOSFET的源區(qū) 和漏區(qū)，在N阱區(qū)進(jìn)行p型離子注入，自對(duì)準(zhǔn)生成pMOSFET的源區(qū)和漏區(qū)；
第十一步.在n/pMOSFET的柵、源和漏區(qū)上光刻引線，構(gòu)成導(dǎo)電溝道為 65 90nm的CMOS集成電路。
所述的在Ploy-Si的區(qū)域中刻蝕出符合電路要求的窗口，是根據(jù)微米級(jí)工藝 加工的最小線條尺寸和套刻精度的大小確定，通常寬度取1.8 3^m。
所述的柵極長度根據(jù)第八步淀積的Si02厚度確定，通常取65 90nrn。
本發(fā)明具有如下優(yōu)點(diǎn)
1. 本發(fā)明由于利用了等離子刻蝕工藝中Ploy-Si與Si02的刻蝕速率比和自 對(duì)準(zhǔn)工藝，可以在微米級(jí)Si集成電路工藝平臺(tái)上制造出導(dǎo)電溝道65 90nm的 CMOS集成電路；
2. 由于本發(fā)明所提出的工藝方法均為現(xiàn)有的微米級(jí)Si集成電路工藝平臺(tái) 中成熟的工藝方法，因此，本發(fā)明所提出的納米級(jí)CMOS集成電路實(shí)現(xiàn)方法 與現(xiàn)有的微米級(jí)Si集成電路工藝相兼容；
3. 由于本發(fā)明所提出的工藝方法均可在現(xiàn)有的微米級(jí)Si集成電路工藝平 臺(tái)中實(shí)現(xiàn)，因此可以在不用追加任何資金和設(shè)備投入的情況下，使現(xiàn)有的微米 級(jí)Si集成電路工藝平臺(tái)的制造能力大幅提高，并使其制備的CMOS集成電路 的性能提高3 5代；
4. 由于本發(fā)明所提出的工藝方法可以實(shí)現(xiàn)導(dǎo)電溝道65 90nm的CMOS集 成電路，因此，隨著導(dǎo)電溝道尺寸的減小，集成電路的集成度可以大幅提高， 從而降低了集成電路單位面積的制造成本；
5. 由于用本發(fā)明工藝方法制備的CMOS集成電路中器件的導(dǎo)電溝道小， 因此，集成電路的工作頻率顯著提高，實(shí)現(xiàn)了國內(nèi)集成電路加工水平的跨越式 發(fā)展。


圖1是本發(fā)明工藝流程圖2是用本發(fā)明方法制備CMOS集成電路的過程示意圖。
具體實(shí)施例方式
以下參照附圖1和附圖2，對(duì)本發(fā)明制備納米級(jí)CMOS集成電路的工藝 流程作進(jìn)一步詳細(xì)描述。
實(shí)施例1:在Si襯底上制備導(dǎo)電溝道為75nrn的CMOS集成電路，具體 步驟如下
步驟l,淀積掩蔽層，如圖2 (a)所示。
(la)選取晶向?yàn)?lt;100>、摻雜濃度為10"cn^左右的p型Si襯底片l;
(lb)在襯底上熱氧化一層40nm厚的SiO2緩沖層2;
(lc)在Si02緩沖層上用等離子增強(qiáng)化學(xué)汽相淀積PECVD的方法淀積 100nm厚的SiN層3，用于阱區(qū)注入的掩蔽。 步驟2，形成阱區(qū)，如圖2 (b)所示。
(2a)在SiN層3上按照相間順序分別光刻P阱區(qū)域4和N阱區(qū)域5;
(2b)在P阱區(qū)域注入硼形成p型區(qū)域，在P阱區(qū)表面熱氧化生成Si02， 同時(shí)進(jìn)行P阱推進(jìn)，在襯底1上形成P阱4;
(2c)在N阱區(qū)域注入磷形成n型區(qū)域，在N阱區(qū)表面熱氧化生成Si02 層，同時(shí)進(jìn)行N阱推進(jìn)，在襯底1上形成N阱5;
(2d)在溫度為80(TC的N2氣氛下，同時(shí)將N阱和P阱繼續(xù)推進(jìn)到2拜深。
步驟3，形成隔離區(qū)，如圖2 (c)所示。
(3a)濕法刻蝕掉P阱4和N阱5的上部及其兩者之間的SiN層和Si02
層；
(3b)在整個(gè)襯底表面熱氧化一層20nm厚的Si02緩沖層； (3c)在Si02緩沖層上用PECVD的方法淀積生長一層約為50nm厚的SiN 層，并在該SiN層上光刻場隔離區(qū)；
(3d)在隔離區(qū)局部熱氧化形成0.3拜的場區(qū)隔離6，將N阱與P阱進(jìn)行
隔離；
(3e)濕法刻蝕掉P阱4和N阱5表面的SiN和Si02層。 步驟4，淀積poly-Si并刻蝕窗口，如圖2 (d)所示。
(4a)在P阱4和N阱5表面熱氧化生長6nm厚的Si02柵介質(zhì)層7;
(4b)在Si02柵介質(zhì)層7上應(yīng)用PECVD方法分別在N阱和P阱上淀積 厚度均為100nm的p型摻雜的Ploy-Si層8a和n型摻雜的Ploy-Si層8，作為 柵極，摻雜濃度>102(^111-3;
(4c)在Ploy-Si上應(yīng)用PECVD的方法淀積生長80nm厚的SiCb層9，作 為柵極的保護(hù)層；
(4d)在Si02層上再應(yīng)用PECVD的方法淀積120nm厚的Ploy-Si層10， 這一層主要作為制造過程中的輔助層，輔助生成側(cè)壁；
(4e)根據(jù)電路需要，在Ploy-Si的區(qū)域中刻蝕出符合電路要求的窗口 10a， 該窗口的大小根據(jù)微米級(jí)工藝加工的最小線條尺寸和套刻精度的大小確定，通 常寬度取1.8nm。
步驟5，淀積Si02介質(zhì)，如圖2 (e)所示。
在整個(gè)Si片上應(yīng)用PECVD的方法淀積一層100nm厚的Si02介質(zhì)層11, 覆蓋整個(gè)表面。
步驟6，形成柵極，并在柵極側(cè)壁淀積保護(hù)層，如圖2 (f)所示。 (6a)利用干法刻蝕的方法將襯底表面的Si02刻蝕掉，保留Ploy-Si側(cè)壁 的Si02;
(6b)利用Ploy畫Si和Si02的刻蝕速率比(50: 1 )，將SiC^表面的Ploy-Si 全部刻蝕掉；
(6c)刻蝕掉襯底表面上除Si02側(cè)壁區(qū)域以外的Si02露出底層Ploy-Si;
(6d)再利用Ploy-Si和Si02的刻蝕速率比，并以Si02側(cè)壁作保護(hù)，刻蝕 掉Si02側(cè)壁保護(hù)區(qū)域以外的Ploy-Si，保留側(cè)壁下面的Ploy-Si，形成nMOSFET 的柵極s和pMOSFET的柵極sa，該柵極的長度根據(jù)步驟5淀積的Si02厚度確 定，通常取75nm;
(6e)用PECVD的方法在阱區(qū)上淀積一層6nm厚的Si02，作為柵極側(cè) 面的保護(hù)層12。
步驟7，形成n/pMOSFET器件結(jié)構(gòu)，如圖2 (g)所示。
(7a)在P阱區(qū)進(jìn)行n型離子注入，自對(duì)準(zhǔn)生成nMOSFET的源區(qū)13和漏 區(qū)14，形成nMOSFET器件17;
(7b)在N阱區(qū)進(jìn)行p型離子注入，自對(duì)準(zhǔn)生成pMOSFET的源區(qū)15和 漏區(qū)16，形成pMOSFET器件18。
步驟8，構(gòu)成CMOS集成電路。
在nMOSFET和pMOSFET的柵、源和漏區(qū)上光刻引線，構(gòu)成導(dǎo)電溝道為 75nm的CMOS集成電路。
實(shí)施例2:在SOI襯底上制備導(dǎo)電溝道為65nm的CMOS集成電路，具體 步驟如下
步驟l,淀積掩蔽層，如圖2 (a)所示。
(la)選取晶向?yàn)?lt;100>、摻雜濃度為10"cir^左右的p型SOI襯底片l;
(lb)在襯底上熱氧化一層40nm厚的SiO2緩沖層2;
(lc)在Si02緩沖層上用常壓化學(xué)氣相淀積APCVD的方法淀積150nm厚 的SiN層3，用于阱區(qū)注入的掩蔽。
步驟2，形成阱區(qū)，如圖2 (b)所示。
(2a)在SiN層3上按照相間順序分別光刻P阱區(qū)域4和N阱區(qū)域5;
(2b)在P阱區(qū)域注入硼形成p型區(qū)域，在P阱區(qū)表面熱氧化生成Si02， 同時(shí)進(jìn)行P阱推進(jìn)，在襯底1上形成P阱4;
(2c)在N阱區(qū)域注入磷形成n型區(qū)域，在N阱區(qū)表面熱氧化生成Si02， 同時(shí)進(jìn)行N阱推進(jìn)，在襯底1上形成N阱5;
(2d)在溫度為80(TC的N2氣氛下，同時(shí)將N阱和P阱繼續(xù)推進(jìn)到3um深。
步驟3，形成隔離區(qū)，如圖2 (c)所示。
(3a)濕法刻蝕掉P阱4和N阱5的上部及其兩者之間的SiN層和Si02層；
(3b)在整個(gè)襯底表面熱氧化一層25nm厚的Si02緩沖層； (3c)在Si02緩沖層上用APCVD的方法淀積生長一層約為50nm厚的SiN 層，并在該SiN層上光刻場隔離區(qū)；
(3d)在隔離區(qū)局部熱氧化形成0.5^的場區(qū)隔離6，將N阱與P阱進(jìn)行
隔離；
(3e)濕法刻蝕掉P阱4和N阱5表面的SiN和SK)2層。
步驟4，淀積poly-Si并刻蝕窗口 ，如圖2 (d)所示。
(4a)在P阱4和N阱5表面熱氧化生長8nm厚的SK)2柵介質(zhì)層7;
(4b)在Si02柵介質(zhì)層7上應(yīng)用APCVD方法分別在N阱和P阱上淀積厚 度均為150nm的p型摻雜的Ploy-Si層8a和n型摻雜的Ploy-Si層8，作為柵 極，摻雜濃度>102%1—3;
(4c)在Ploy-Si上應(yīng)用APCVD的方法淀積生長80nm厚的Si02層9,作 為柵極的保護(hù)層；
(4d)在Si02層上再應(yīng)用APCVD的方法淀積100nm厚的Ploy-Si層10， 這一層主要作為制造過程中的輔助層，輔助生成側(cè)壁；
(4e)根據(jù)電路需要，在Ploy-Si的區(qū)域中刻蝕出符合電路要求的窗口 10a， 該窗口的大小根據(jù)微米級(jí)工藝加工的最小線條尺寸和套刻精度的大小確定，通 常寬度取2^im。
步驟5，淀積Si02介質(zhì)，如圖2 (e)所示。
在整個(gè)Si片上應(yīng)用APCVD的方法淀積一層80nm厚的Si02介質(zhì)層11， 覆蓋整個(gè)表面。
步驟6，形成柵極，并在柵極側(cè)壁淀積保護(hù)層，如圖2 (f)所示。 (6a)利用干法刻蝕的方法將襯底表面的Si02刻蝕掉，保留Ploy-Si側(cè)壁 的Si02;
(6b)用Ploy國Si和Si02的刻蝕速率比(50: 1)，將SiC^表面的Ploy-Si 全部刻蝕掉；
(6c)刻蝕掉襯底表面上除Si02側(cè)壁區(qū)域以外的Si02露出底層Ploy-Si;
(6d)再利用Ploy-Si和Si02的刻蝕速率比，并以Si02側(cè)壁作保護(hù)，刻蝕 掉Si02側(cè)壁保護(hù)區(qū)域以外的Ploy-Si，保留側(cè)壁下面的Ploy-Si，形成nMOSFET 的柵極s和pMOSFET的柵極sa，該柵極的長度根據(jù)步驟5淀積的Si02厚度確 定，通常取65nm;
(6e)用APCVD的方法在阱區(qū)上淀積一層10nm厚的Si02，作為柵極側(cè)
面的保護(hù)層12。
步驟7,形成n/pMOSFET器件結(jié)構(gòu)，如圖2 (g)所示。
(7a)在P阱區(qū)進(jìn)行n型離子注入，自對(duì)準(zhǔn)生成nMOSFET的源區(qū)13和漏 區(qū)14，形成nMOSFET器件17;
(7b)在N阱區(qū)進(jìn)行p型離子注入，自對(duì)準(zhǔn)生成pMOSFET的源區(qū)15和 漏區(qū)16，形成pMOSFET器件18。
步驟8，構(gòu)成CMOS集成電路。
在nMOSFET和pMOSFET的柵、源和漏區(qū)上光刻引線，構(gòu)成導(dǎo)電溝道為 65nm的CMOS集成電路。
實(shí)施例3:在Si襯底上制備導(dǎo)電溝道為90nm的CMOS集成電路，具體 步驟如下
步驟l,淀積掩蔽層，如圖2 (a)所示。
(la)選取晶向?yàn)?lt;100>、摻雜濃度為10"cm^左右的p型Si襯底片1;
(lb)在襯底上熱氧化一層60nm厚的Si02緩沖層2;
(lc)在Si02緩沖層上用低壓化學(xué)氣相淀積LPCVD的方法淀積200nrn厚 的SiN層3，用于阱區(qū)注入的掩蔽。
步驟2,形成阱區(qū)，如圖2 (b)所示。
(2a)在SiN層3上按照相間順序分別光刻P阱區(qū)域4和N阱區(qū)域5;
(2b)在P阱區(qū)域注入硼形成p型區(qū)域，在P阱區(qū)表面熱氧化生成Si02, 同時(shí)進(jìn)行P阱推進(jìn)，在襯底1上形成P阱4;
(2c)在N阱區(qū)域注入磷形成n型區(qū)域，在N阱區(qū)表面熱氧化生成Si02， 同時(shí)進(jìn)行N阱推進(jìn)，在襯底1上形成N阱5;
(2d)在溫度為800'C的N2氣氛下，同時(shí)將N阱和P阱繼續(xù)推進(jìn)到5pm深。
步驟3，形成隔離區(qū)，如圖2 (c)所示。
(3a)濕法刻蝕掉P阱4和N阱5的上部及其兩者之間的SiN層和Si02
層；
(3b)在整個(gè)襯底表面熱氧化一層60nm厚的Si02緩沖層；
(3c)在Si02緩沖層上用LPCVD的方法淀積生長一層約為50nm厚的SiN
層，并在該SiN層上光刻場隔離區(qū)；
(3d)在隔離區(qū)局部熱氧化形成l拜的場區(qū)隔離6,將N阱與P阱進(jìn)行隔
離；
(3e)濕法刻蝕掉P阱4和N阱5表面的SiN和Si02層。 步驟4，淀積poly-Si并刻蝕窗口 ，如圖2 (d)所示。 (4a)在P阱4和N阱5表面熱氧化生長5nm厚的Si02柵介質(zhì)層7; (4b)在Si02柵介質(zhì)層7上應(yīng)用LPCVD方法分別在N阱和P阱上淀積厚 度均為120nm的p型摻雜的Ploy-Si層8a和n型摻雜的Ploy-Si層8，作為柵
極，摻雜濃度>102、111'3;
(4c)在Ploy-Si上應(yīng)用LPCVD的方法淀積生長80nm厚的Si02層9，作 為柵極的保護(hù)層；
(4d)在Si02層上再應(yīng)用LPCVD的方法淀積150nm厚的Ploy-Si層10, 這一層主要作為制造過程中的輔助層，輔助生成側(cè)壁；
(4e)根據(jù)電路需要，在Ploy-Si的區(qū)域中刻蝕出符合電路要求的窗口 10a， 該窗口的大小根據(jù)微米級(jí)工藝加工的最小線條尺寸和套刻精度的大小確定，通 常寬度取3nm。
步驟5，淀積Si02介質(zhì)，如圖2 (e)所示。
在整個(gè)Si片上應(yīng)用LPCVD的方法淀積一層130nm厚的Si02介質(zhì)層11， 覆蓋整個(gè)表面。
步驟6,形成柵極，并在柵極側(cè)壁淀積保護(hù)層，如圖2 (f)所示。 (6a)利用干法刻蝕的方法將襯底表面的Si02刻蝕掉，保留Ploy-Si側(cè)壁 的Si02;
(6b)利用Ploy-Si和Si02的刻蝕速率比(50: 1),將SiO2表面的Ploy-Si 全部刻蝕掉；
(6c)刻蝕掉襯底表面上除Si02側(cè)壁區(qū)域以外的Si02露出底層Ploy-Si;
(6d)再利用Pby-Si和Si02的刻蝕速率比，并以側(cè)壁的Si02作保護(hù)，刻 蝕掉Si02側(cè)壁保護(hù)區(qū)域以外的Ploy-Si，保留側(cè)壁下面的Ploy-Si，形成 nMOSFET的柵極s和pMOSFET的柵極sa，該柵極的長度根據(jù)步驟5淀積的 Si02厚度確定，通常取90nm;
(6e)用LPCVD的方法在阱區(qū)上淀積一層12nm厚的Si02，作為柵極側(cè) 面的保護(hù)層12。
步驟7，形成n/pMOSFET器件結(jié)構(gòu)，如圖2 (g)所示。
(7a)在P阱區(qū)進(jìn)行n型離子注入，自對(duì)準(zhǔn)生成nMOSFET的源區(qū)13和漏 區(qū)14，形成nMOSFET器件17;
(7b)在N阱區(qū)進(jìn)行p型離子注入，自對(duì)準(zhǔn)生成pMOSFET的源區(qū)15和 漏區(qū)16，形成pMOSFET器件18。
步驟8，構(gòu)成CMOS集成電路。
在nMOSFET和pMOSFET的柵、源和漏區(qū)上光刻引線，構(gòu)成導(dǎo)電溝道為 90nm的CMOS集成電路。
以上實(shí)施例不構(gòu)成對(duì)本發(fā)明的任何限制。
權(quán)利要求
1.一種SiO2掩蔽技術(shù)制備納米級(jí)CMOS集成電路的方法，按如下步驟進(jìn)行步驟一.在Si襯底(1)上熱氧化一層SiO2緩沖層(2)，在該緩沖層上淀積一層SiN(3)，用于阱區(qū)注入的掩蔽；步驟二.在SiN層上分別光刻N(yùn)阱和P阱，同時(shí)進(jìn)行N阱和P阱推進(jìn)，在Si襯底(1)分別形成P阱(4)和N阱(5)；步驟三.刻蝕掉P阱(4)和N阱(5)上部及其之間的SiN層和SiO2層，然后再在整個(gè)襯底表面生長一層SiO2緩沖層和SiN層，在SiN層上光刻場隔離區(qū)，氧化形成隔離區(qū)(6)；步驟四.在N阱和P阱上熱氧化生長5～8nm厚的SiO2柵介質(zhì)層(7)，再再分別在N阱和P阱上淀積一層100～150nm厚的p型摻雜的Ploy-Si層(8a)和n型摻雜的Ploy-Si層(8)，作為柵極，摻雜濃度＞1020cm-3；步驟五.在Ploy-Si上淀積生長一層厚度為80nm的SiO2(9)，作為柵極的保護(hù)層；步驟六.在SiO2層上再淀積一層100～150nm厚的Ploy-Si(10)，作為制造過程中的輔助層，輔助生成側(cè)壁；步驟七.在Ploy-Si的區(qū)域中刻蝕出符合電路要求的窗口(10a)；步驟八.在整個(gè)Si襯底上淀積一層80～130nm厚的SiO2介質(zhì)層(11)，覆蓋整個(gè)表面；步驟九.刻蝕襯底表面上的SiO2，保留Ploy-Si側(cè)壁的SiO2；利用Ploy-Si與SiO2的刻蝕速率比(50∶1)，刻蝕掉SiO2表面的Ploy-Si；刻蝕襯底表面上除SiO2側(cè)壁區(qū)域以外的SiO2露出底層Ploy-Si；再利用Ploy-Si與SiO2的刻蝕速率比，刻蝕SiO2側(cè)壁保護(hù)區(qū)域以外的Ploy-Si，形成nMOSFET的柵極(s)和pMOSFET的柵極(sa)，并在阱區(qū)上淀積一層6～12nm厚的SiO2，形成柵極側(cè)壁的保護(hù)層(12)；步驟十.在P阱區(qū)進(jìn)行n型離子注入，自對(duì)準(zhǔn)生成nMOSFET的源區(qū)(13)和漏區(qū)(14)，在N阱區(qū)進(jìn)行p型離子注入，自對(duì)準(zhǔn)生成pMOSFET的源區(qū)(15)和漏區(qū)(16)；步驟十一.在n/pMOSFET的柵、源和漏區(qū)上光刻引線，構(gòu)成導(dǎo)電溝道為65～90nm的CMOS集成電路。
2. 根據(jù)權(quán)利要求1所述的方法，其中，步驟七所述的在Ploy-Si的區(qū)域中刻蝕出符合電 路要求的窗口，是根據(jù)微米級(jí)工藝加工的最小線條尺寸和套刻精度的大小確定，通常寬度 取1.8 3nm。
3. 根據(jù)權(quán)利要求1所述的方法，其中，步驟九所述的形成柵極，它的長度根據(jù)步驟八 淀積的Si02厚度確定，通常取65 90nm。
4. 一種Si02掩蔽技術(shù)制備納米級(jí)CMOS集成電路的方法，包括如下步驟步驟l.在Si襯底(1)上熱氧化一層Si02緩沖層(2),在該緩沖層上用PECVD的 方法淀積一層SiN (3)，用于阱區(qū)注入的掩蔽；步驟2.在SiN層上分別光刻N(yùn)阱和P阱，同時(shí)進(jìn)行N阱和P阱推進(jìn)，在Si襯底(I) 分別形成P阱(4)和N阱(5);步驟3.刻蝕掉P阱(4)和N阱(5)上部及其之間的SiN層和Si02層，然后再在 整個(gè)襯底表面生長一層Si02緩沖層和SiN層，在SiN層上光刻場隔離區(qū)，氧化形成隔離區(qū) (6);步驟4.在N阱和P阱上熱氧化生長6nm厚的Si02柵介質(zhì)層(7)，再在該Si02柵介 質(zhì)層上應(yīng)用PECVD的方法分別在N阱和P阱上淀積一層100nm厚的p型摻雜的Ploy-Si 層(8a)和n型摻雜的Ploy-Si層(8)，作為柵極，摻雜濃度>102<)(^3;步驟5.在Ploy-Si上應(yīng)用PECVD的方法淀積生長一層厚度為80nm的SiO2 (9),作 為柵極的保護(hù)層；步驟6.在SiO2層上再應(yīng)用PECVD的方法淀積一層120nm厚的Ploy-Si (10),作為 制造過程中的輔助層，輔助生成側(cè)壁；步驟7.在Ploy-Si的區(qū)域中刻蝕出符合電路要求的窗口 (10a); 步驟8.在整個(gè)Si襯底上應(yīng)用PECVD的方法淀積一層100nm厚的Si02介質(zhì)層(II) ，覆蓋整個(gè)表面；步驟9.刻蝕襯底表面上的Si02，保留Ploy-Si側(cè)壁的Si02;利用Ploy-Si與Si02的刻 蝕速率比(50: 1)，刻蝕掉Si02表面的Ploy-Si;刻蝕襯底表面上除Si02側(cè)壁區(qū)域以外的 Si02露出底層Ploy-Si;再利用Ploy-Si與Si02的刻蝕速率比，刻蝕Si02側(cè)壁保護(hù)區(qū)域以外 的Ploy-Si，形成nMOSFET的柵極(s)和pMOSFET的柵極(sa)，最后用PECVD的方 法在阱區(qū)上淀積一層6nm厚的Si02，形成柵極側(cè)壁的保護(hù)層(12); 步驟IO.在P阱區(qū)進(jìn)行n型離子注入，自對(duì)準(zhǔn)生成nMOSFET的源區(qū)(13)和漏區(qū) (14)，在N阱區(qū)進(jìn)行p型離子注入，自對(duì)準(zhǔn)生成pMOSFET的源區(qū)(15)和漏區(qū) (16);步驟ll.在n/pMOSFET的柵、源和漏區(qū)上光刻引線，構(gòu)成導(dǎo)電溝道為75nm的 CMOS集成電路。
全文摘要
本發(fā)明公開了一種SiO₂掩蔽技術(shù)制備納米級(jí)CMOS集成電路的方法。其過程為制造出N/P阱，并在N/P阱上生長Poly-Si/SiO₂/Poly-Si多層結(jié)構(gòu)；將最上層的Poly-Si刻蝕成一個(gè)窗口，再淀積一層SiO₂；刻蝕掉表面的SiO₂層，只保留窗口側(cè)面的SiO₂；利用Ploy-Si和SiO₂的刻蝕速率比(50∶1)，刻蝕掉上層的Ploy-Si；刻蝕襯底表面上除SiO₂側(cè)壁區(qū)域以外的SiO₂露出底層Ploy-Si；再利用Ploy-Si與SiO₂的刻蝕速率比，刻蝕SiO₂側(cè)壁保護(hù)區(qū)域以外的Ploy-Si，形成n/pMOSFET的柵極，并在阱區(qū)上淀積一層SiO₂；離子注入自對(duì)準(zhǔn)形成n/pMOSFET的源、漏區(qū)，形成n/pMOSFET器件；光刻器件的互連線形成導(dǎo)電溝道65～90nm的CMOS集成電路。本發(fā)明能夠在微米級(jí)Si集成電路加工工藝平臺(tái)上，不需要追加任何資金和設(shè)備投入的情況下，制造出性能可提高3～5代的CMOS集成電路。
文檔編號(hào)H01L21/8238GK101359630SQ20081015093
公開日2009年2月4日 申請(qǐng)日期2008年9月12日 優(yōu)先權(quán)日2008年9月12日
發(fā)明者宋建軍, 宣榮喜, 張鶴鳴, 戴顯英, 王冠宇, 王曉燕, 秦珊珊, 胡輝勇, 斌 舒 申請(qǐng)人:西安電子科技大學(xué)