專利名稱：使用自組裝納米線從集成電路除去熱量的方法及設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路結(jié)構(gòu)內(nèi)的熱和電信號(hào)的傳輸。更具體地，本發(fā)明公開(kāi)了自組裝納米線的應(yīng)用，其中自組裝納米線用于促進(jìn)從集成電路進(jìn)行熱傳導(dǎo)，以及用于提高在集成電路內(nèi)傳播的電信號(hào)的速度。
背景技術(shù)：
用于冷卻半導(dǎo)體IC的現(xiàn)有技術(shù)整合大而昂貴的芯片封裝的使用，該芯片封裝具有連接至陶瓷或塑料封裝IC芯片的外部安裝的翅式散熱片。隨著現(xiàn)代集成電路的速度和密度的增加，由這些芯片產(chǎn)生的功率也增大，常常與增加的密度和功能性成等比。在視頻處理和CPU應(yīng)用范圍中，在技術(shù)的發(fā)展中消散目前的IC產(chǎn)生的熱的能力變成嚴(yán)重的限制。盡管問(wèn)題的一些方面可通過(guò)例如風(fēng)扇等強(qiáng)制對(duì)流裝置(甚至是液體冷卻)減輕，但是問(wèn)題核心現(xiàn)在轉(zhuǎn)移到芯片自身內(nèi)的熱阻。由于在半導(dǎo)體結(jié)處產(chǎn)生的熱通量很高，結(jié)和外封裝表面之間的物質(zhì)的導(dǎo)熱性較差，所以減少外封裝表面溫度正在產(chǎn)生逐漸減弱的效果。此問(wèn)題產(chǎn)生了直接影響芯片可靠性的高結(jié)溫。與用于使芯片功率產(chǎn)生最小的可用芯片設(shè)計(jì)技術(shù)(降低電壓、在無(wú)源時(shí)關(guān)閉晶體管的時(shí)鐘控制方案、減少不重要的晶體管的尺寸等)不同，目前的技術(shù)不能在芯片內(nèi)提供任何特定結(jié)構(gòu)來(lái)執(zhí)行散熱和減少結(jié)溫。
在硅有源器件(半導(dǎo)體結(jié))處或附近產(chǎn)生的熱通過(guò)兩條路徑消散a)通過(guò)金屬間電介質(zhì)和金屬層到頂部粘合層，或b)通過(guò)體硅向晶片底部，其中在晶片底部，使得芯片背面與封裝散熱片接觸。
這兩條路徑熱阻很高。在目前的技術(shù)中，限制因素是電介質(zhì)和體硅材料的“絕緣體”熱特征。更有限制性的是，熱傳導(dǎo)路徑常常通過(guò)體硅襯底到芯片底部或背面。隨著金屬和絕緣體層的數(shù)量增加來(lái)容納芯片互聯(lián)，預(yù)料它們的溫度將增加。由于僅在芯片一側(cè)散熱，所以變得更難以“冷卻”芯片。結(jié)果，大而快速切換的晶體管使其自身的結(jié)溫升高到某些最大值之上。對(duì)于具有高電流和切換活動(dòng)的金屬線來(lái)說(shuō)也是如此。
所需要的是一種靠近功率產(chǎn)生半導(dǎo)體結(jié)的結(jié)構(gòu)，它專門設(shè)計(jì)為傳導(dǎo)熱量到芯片外表面。這樣的結(jié)構(gòu)應(yīng)與目前的半導(dǎo)體制造技術(shù)兼容，提供顯著降低的熱阻，并且成本較低。
除了考慮熱以外，相關(guān)問(wèn)題涉及用于電互聯(lián)硅/CMOS IC內(nèi)的大量器件的技術(shù)。目前的技術(shù)使用多個(gè)金屬層，這些金屬層通過(guò)電介質(zhì)絕緣，且通過(guò)通路層層相連?；ミB導(dǎo)體由例如鎢、鋁、和/或銅制成。絕緣電介質(zhì)由很多材料制成，并且可以是基于有機(jī)或無(wú)機(jī)的?；ミB導(dǎo)體用于既提供信號(hào)連接又提供電力連接至CMOS芯片內(nèi)的多個(gè)半導(dǎo)體器件。
由于半導(dǎo)體IC中的水平尺寸不斷減小，互連RC延遲器對(duì)于某些長(zhǎng)的全程互連導(dǎo)線(其長(zhǎng)度可接近芯片周長(zhǎng)的一半)來(lái)說(shuō)可以是非常大的。IC互連延遲器和不想要的寄生耦合效應(yīng)是控制芯片和電子系統(tǒng)速度性能改進(jìn)的唯一最重要的因素。盡管收縮設(shè)計(jì)規(guī)則提高了晶體管工作速度，提高了功能密度，但是通過(guò)限制芯片工作速度和信息傳送給內(nèi)部器件的速度，電路互連路徑可能控制整個(gè)系統(tǒng)性能。
為了減少電阻和保持導(dǎo)體橫截面面積，目前的技術(shù)使得線導(dǎo)體高而細(xì)，這進(jìn)一步提高了相鄰導(dǎo)體之間的橫向電容。此橫向電容對(duì)整個(gè)速度影響減小，但是導(dǎo)致相鄰信號(hào)線之間的“串?dāng)_”增加。同樣，隨著開(kāi)關(guān)電路的頻率增加到接近千兆赫水平，金屬導(dǎo)體的“集膚效應(yīng)”進(jìn)一步提高其電阻值。
連續(xù)的向下特征縮小的一個(gè)結(jié)果已經(jīng)增加了設(shè)計(jì)今天的IC所需要的時(shí)間。用于IC產(chǎn)品的適當(dāng)設(shè)計(jì)的當(dāng)前技術(shù)已經(jīng)造成一個(gè)難處理的問(wèn)題，要求對(duì)每個(gè)互連導(dǎo)線和其寄生交互效應(yīng)進(jìn)行數(shù)學(xué)建模，并且模擬大量群集有源器件及其功能塊的相互作用。在當(dāng)前的芯片設(shè)計(jì)技術(shù)中，最困難的設(shè)計(jì)目標(biāo)之一是使每根導(dǎo)線的長(zhǎng)度最短和使RC延遲器最小，特別是對(duì)于長(zhǎng)導(dǎo)線來(lái)說(shuō)更是如此。這種復(fù)雜的設(shè)計(jì)過(guò)程已經(jīng)延長(zhǎng)了將新產(chǎn)品投放市場(chǎng)所需要的時(shí)間，從而顯著提高了研發(fā)成本。
所需要的是這樣一種互連系統(tǒng)，具有改進(jìn)的高速度、高傳導(dǎo)率，能夠提高信號(hào)速度，降低相鄰導(dǎo)體的串?dāng)_，和減少功耗。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是提供一種用于制造集成電路內(nèi)的熱傳導(dǎo)裝置的方法，包括以下步驟(1)在硅襯底中制造至少一個(gè)晶體管；(2)在晶體管的頂面上沉積第一介電層；(3)在第一介電層的頂面上沉積金屬催化劑層；(4)在金屬催化劑層的頂面上沉積第二介電層；(5)穿過(guò)所述第二介電層到所述金屬催化劑層的頂面蝕刻至少一個(gè)空腔，其中空腔位于晶體管上方。在步驟(6)中，在空腔內(nèi)產(chǎn)生至少一個(gè)碳納米管，其中碳納米管從金屬催化劑層的頂面延伸到第二介電層的至少頂部水平面。在步驟(7)中，在第二介電層的頂面上沉積金屬熱傳導(dǎo)層，使得晶體管產(chǎn)生的熱從晶體管頂面通過(guò)碳納米管傳導(dǎo)到金屬熱傳導(dǎo)層。
本發(fā)明的另一目的是提供一種用于制造集成電路管芯內(nèi)的熱傳導(dǎo)裝置的方法，包括以下步驟(1)在硅襯底的頂面中制造至少一個(gè)晶體管；(2)在硅襯底內(nèi)切割至少一個(gè)空腔，該空腔通過(guò)硅襯底的背面在晶體管下方延伸；(3)在空腔內(nèi)沉積催化劑層；以及(4)在空腔內(nèi)產(chǎn)生多個(gè)碳納米管，其中碳納米管從空腔底面延伸到硅襯底的背面。
本發(fā)明的再一目的是提供一種集成電路結(jié)構(gòu)內(nèi)的熱傳導(dǎo)裝置，包括熱傳導(dǎo)網(wǎng)絡(luò)，從有源器件層頂面延伸，通過(guò)多個(gè)互連級(jí)到集成電路結(jié)構(gòu)的頂面。該熱傳導(dǎo)網(wǎng)絡(luò)包括橫跨所述多個(gè)互連級(jí)的多個(gè)熱傳導(dǎo)通路。熱傳導(dǎo)通路與多個(gè)互連級(jí)的金屬導(dǎo)體電絕緣。有源器件層內(nèi)的有源器件產(chǎn)生的熱通過(guò)熱傳導(dǎo)網(wǎng)絡(luò)傳導(dǎo)到集成電路結(jié)構(gòu)的頂面。
本發(fā)明的又一目的是提供一種功耗提高的集成電路管芯，包括襯底，在襯底頂面上制造集成電路的功率產(chǎn)生裝置，其中襯底具有基本上平行于所述頂面的背面。本發(fā)明的集成電路管芯進(jìn)一步包括至少一個(gè)空腔，其中空腔從背面向頂面延伸預(yù)定距離，此預(yù)定距離小于頂面和背面之間的距離；以及包含在空腔內(nèi)的熱傳導(dǎo)介質(zhì)，該介質(zhì)的導(dǎo)熱率比襯底的體導(dǎo)熱率大，使得功率產(chǎn)生裝置產(chǎn)生的熱經(jīng)由熱傳導(dǎo)介質(zhì)傳遞到背面。


在考慮以下對(duì)本發(fā)明的詳細(xì)描述后將更好地理解本發(fā)明。這些描述參考附圖，其中在附圖中
圖1是根據(jù)本發(fā)明的一個(gè)實(shí)施例的集成電路機(jī)構(gòu)的部分橫截面圖，該集成電路機(jī)構(gòu)具有熱傳導(dǎo)的碳納米管填充的通路，其中通路位于晶體管結(jié)上方；圖2是根據(jù)本發(fā)明的一個(gè)實(shí)施例的集成電路晶體管的示意性頂視圖，表示出熱傳導(dǎo)通路的可能位置；圖3是根據(jù)本發(fā)明的一個(gè)實(shí)施例的集成電路結(jié)構(gòu)的部分橫截面圖，該集成電路結(jié)構(gòu)具有通過(guò)多個(gè)金屬互連層延伸的多個(gè)熱傳導(dǎo)通路314；圖4是根據(jù)本發(fā)明的一個(gè)實(shí)施例的集成電路結(jié)構(gòu)的部分橫截面圖，該集成電路結(jié)構(gòu)具有整合到硅襯底背面的碳納米管填充的熱傳導(dǎo)結(jié)構(gòu)；圖5是圖4的標(biāo)號(hào)404的詳細(xì)圖示；圖6是根據(jù)本發(fā)明的一個(gè)實(shí)施例的集成電路結(jié)構(gòu)的部分橫截面圖，該集成電路結(jié)構(gòu)既具有熱傳導(dǎo)通路，又具有背面熱傳導(dǎo)結(jié)構(gòu)；圖7a-e(現(xiàn)有技術(shù))是在填充通路的鑲嵌工藝期間集成電路結(jié)構(gòu)的部分橫截面圖；圖8a-e是根據(jù)本發(fā)明的一個(gè)實(shí)施例，在填充包含碳納米管的熱傳導(dǎo)通路的工藝期間集成電路結(jié)構(gòu)的部分橫截面圖；圖8f-i是根據(jù)本發(fā)明的一個(gè)實(shí)施例，在填充包含碳納米管的熱傳導(dǎo)通路的流水線過(guò)程期間集成電路結(jié)構(gòu)的部分橫截面圖；圖9是根據(jù)本發(fā)明的一個(gè)實(shí)施例的集成電路結(jié)構(gòu)的部分橫截面圖，該集成電路結(jié)構(gòu)具有安裝在部分完全集成電路上方的高速互連結(jié)構(gòu)，該部分完全集成電路利用標(biāo)準(zhǔn)技術(shù)產(chǎn)生；圖10a是根據(jù)本發(fā)明的一個(gè)實(shí)施例的圖9的高速互連結(jié)構(gòu)904的示意性頂視圖；圖10b是圖10a的詳細(xì)的示意性頂視圖；以及圖11是用于產(chǎn)生根據(jù)本發(fā)明的一個(gè)實(shí)施例的具有高速互連結(jié)構(gòu)的集成電路的流程圖。
具體實(shí)施例方式
本發(fā)明的一個(gè)目的是提供一種靠近集成電路芯片的功率產(chǎn)生半導(dǎo)體結(jié)的功率產(chǎn)生半導(dǎo)體結(jié)的結(jié)構(gòu)，它專門設(shè)計(jì)為傳導(dǎo)熱量到芯片外表面。這樣的結(jié)構(gòu)與目前的半導(dǎo)體制造技術(shù)兼容，提供顯著降低的熱阻，并且成本較低。
圖1是根據(jù)本發(fā)明的一個(gè)實(shí)施例的集成電路機(jī)構(gòu)100的部分橫截面圖，該集成電路機(jī)構(gòu)具有熱傳導(dǎo)的碳納米管填充的通路116a、116b，其中通路位于晶體管結(jié)上方。集成電路結(jié)構(gòu)的硅襯底102支承有源器件層106，其中在有源器件層106內(nèi)制造高功率晶體管結(jié)。典型地，高速集成電路將具有許多必須消耗較高功率水平的晶體管。這些晶體管將通常起時(shí)鐘驅(qū)動(dòng)器、總線驅(qū)動(dòng)器、和I/O緩沖器和驅(qū)動(dòng)器的作用。通過(guò)這些晶體管(由于非常高的開(kāi)關(guān)頻率而惡化)驅(qū)動(dòng)的高容量負(fù)荷能產(chǎn)生相當(dāng)多的能量，甚至在低功率CMOS電路中也是如此。由于所述發(fā)熱局限于這些激勵(lì)晶體管的漏區(qū)和源區(qū)附近的區(qū)域，所以如果可能的話，從這些局部化的熱點(diǎn)除去熱量將是相當(dāng)有益的。圖1示出微米級(jí)熱傳導(dǎo)網(wǎng)絡(luò)的小部分，該微米級(jí)熱傳導(dǎo)網(wǎng)絡(luò)設(shè)計(jì)為從集成電路管芯上的局部區(qū)域除去熱量，例如功率晶體管或其它高發(fā)熱區(qū)等(諸如激光二極管或例如電阻等無(wú)源部件)。熱傳導(dǎo)通路116a放置在功率產(chǎn)生晶體管正上方，該功率產(chǎn)生晶體管的柵極104延伸進(jìn)金屬電介質(zhì)108a中。第二熱傳導(dǎo)通路116b對(duì)齊地放在通路116a正上方，與通路116a熱接觸，以通過(guò)這兩個(gè)通路提供具有高傳導(dǎo)率的路徑。這樣，在曾106產(chǎn)生的熱可能有效地從器件結(jié)所處的有源器件層106傳遞出來(lái)。盡管僅示出兩個(gè)通路，但對(duì)于本領(lǐng)域的技術(shù)人員來(lái)說(shuō)顯然的是，可堆疊任何數(shù)量的通路，以接觸集成電路芯片的頂面。通常，由于多個(gè)金屬間電介質(zhì)的堆疊具有較差的導(dǎo)熱性，熱沒(méi)有沿此方向從芯片傳遞出來(lái)。由于多個(gè)互連層所必需的重復(fù)的多層工藝，單個(gè)通路設(shè)計(jì)為橫跨一個(gè)金屬互連層，該金屬互連層包括金屬間電介質(zhì)和金屬互連層。例如，通路116a從有源器件層106的頂面延伸，通過(guò)金屬間電介質(zhì)108a，終止于層109內(nèi)，該層109處在與器件100的互連金屬的第一高度相同的高度。應(yīng)指出，通路116a與任何金屬互連層電絕緣，即使在其頂部區(qū)域終止于金屬層122中也是如此。金屬層122主要用于終止任何碳納米管114a(如果存在的話)的頂部，并提供低導(dǎo)熱性給上述的通路116。如果通路116a不能位于通路116a正上方，則金屬層122也可用于幫助側(cè)向熱傳導(dǎo)。
圖1所示的通路116a和116b分別包括碳納米管114a和114b。另一方面，通路可用純金屬或金屬合金等填充，例如銅、鋁、鎢、或者這些金屬的合金或混合物等。因?yàn)樘技{米管陣列可以具有5倍高的導(dǎo)熱率，超過(guò)2000W/m/開(kāi)氏溫度，所以甚至與例如銅等金屬相比，碳納米管也是優(yōu)選的。碳納米管114可以與碳納米管之間的孔隙一起存在于通路內(nèi)?？紫犊捎美玢~、鋁、鎢、或輔助材料填充。孔隙也可用例如二氧化硅等電介質(zhì)填充，但是孔隙優(yōu)選用例如金屬或金屬合金等熱傳導(dǎo)材料填充。在通路116b底部是催化劑層110，用于為碳納米管生長(zhǎng)提供核。催化劑層110包括金屬(優(yōu)選為鎳或鈷)，或包含鎳或鈷的合金或混合物。也可使用鎳或鈷的硅化物。通路所容之物通過(guò)SiN阻擋層120與圍繞的介電層108a、108b以及有源器件層106分離。碳納米管114在通路116底部從催化劑層110的頂面118生長(zhǎng)到大體上高于金屬層122或124延伸的長(zhǎng)度。已知有多種沉積技術(shù)可用于使碳納米管生長(zhǎng)。優(yōu)選地，如近來(lái)在科學(xué)文獻(xiàn)中報(bào)告的和本領(lǐng)域中的技術(shù)人員已知的，使用等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)生成碳納米管，然后利用平面化步驟(常常是CMP)修整納米管的頂部，使之與金屬化層122/124的頂面齊平。由于金屬互連層之間的較小尺寸，碳納米管114優(yōu)選成長(zhǎng)為從通路底部到頂部的不間斷的連續(xù)垂直管。
圖2是根據(jù)本發(fā)明的一個(gè)實(shí)施例的集成電路晶體管的示意性頂視圖，表示出熱傳導(dǎo)通路208的可能位置。示出寬度為W(214)和長(zhǎng)度為L(zhǎng)(212)的CMOS晶體管200具有柵極觸點(diǎn)202和源/漏區(qū)204、以及源/漏區(qū)206。晶體管200產(chǎn)生的大部分熱將從源/漏區(qū)204散發(fā)。將通路208放置在晶體管的源/漏區(qū)正上方將極大地有助于去除所產(chǎn)生的熱，從而隨后降低結(jié)溫。通路208尺寸可設(shè)計(jì)為覆蓋盡可能多的區(qū)域。盡管在此頂視圖中所示出的通路208位于源/漏區(qū)上方，但如下面將討論的，也可能將襯底中的空腔或通路設(shè)置在晶體管200下方。
圖3是根據(jù)本發(fā)明的一個(gè)實(shí)施例的集成電路結(jié)構(gòu)300的部分橫截面圖，該集成電路結(jié)構(gòu)300具有通過(guò)多個(gè)金屬互連層延伸的多個(gè)熱傳導(dǎo)通路314。襯底302包括N摻雜區(qū)306，表示發(fā)熱晶體管的一般源/漏區(qū)。通路314a放置在發(fā)熱區(qū)306正上方。通路314a-c組成熱傳導(dǎo)網(wǎng)絡(luò)，用于將熱從晶體管源/漏區(qū)傳送到集成電路管芯的頂面。在此實(shí)例中，通路314a-c不是在彼此正上方，而是呈交錯(cuò)的構(gòu)造。在此構(gòu)造中，要求金屬層310a和310b內(nèi)的一些側(cè)向熱傳導(dǎo)完成從通路314a到314c的熱傳遞。盡管金屬層310與信號(hào)互連級(jí)處于相同的垂直位置，但是它們沒(méi)有電連接至信號(hào)互連級(jí)。所示出的金屬間介電層為320a-c。在此實(shí)例中，通路314a-c用從催化劑層312生長(zhǎng)的碳納米管318填充。另一方面，如前所述的，通路314a-c可用傳導(dǎo)金屬填充。阻擋層308提供包含在通路內(nèi)的金屬化合物的隔離，且可以是氮化合物，盡管也可使用氮化鈦，但優(yōu)選為氮化硅。
圖4是根據(jù)本發(fā)明的一個(gè)實(shí)施例的集成電路結(jié)構(gòu)400的部分橫截面圖，該集成電路結(jié)構(gòu)具有整合到硅襯底背面的碳納米管填充的熱傳導(dǎo)結(jié)構(gòu)402a-c。在此實(shí)施例中，切入襯底416的背面414的空腔或槽(channel)412幫助從集成電路結(jié)構(gòu)的功率產(chǎn)生區(qū)進(jìn)行熱傳導(dǎo)，以補(bǔ)充通過(guò)通路406a、406b從襯底頂側(cè)傳遞的熱，其中通路406a、406b(不按比例)通過(guò)第一金屬間介電層410延伸。結(jié)構(gòu)402a-c可與通路406一起使用或不與通路406一起使用。如前所述，空腔412可優(yōu)選用碳納米管填充，或用例如金屬等傳導(dǎo)介質(zhì)填充?？涨粌?yōu)選位于集成電路結(jié)構(gòu)的功率產(chǎn)生區(qū)下方，例如帶有柵極408的CMOS晶體管的漏/源區(qū)下方。為了幫助提高熱傳遞和減少空腔深度，可將襯底416背面研磨，以使襯底變薄。用碳納米管填充的空腔404的詳細(xì)圖示在圖5中示出。
圖5是圖4的標(biāo)號(hào)404的詳細(xì)圖示。熱傳導(dǎo)結(jié)構(gòu)404包括用碳納米管502填充的空腔。催化劑層510位于空腔底面512處，碳納米管從催化劑層510生長(zhǎng)，剛好到襯底背面414之外。在隨后在背面414上進(jìn)行金屬層沉積(504，506)后，可使背面平坦化，以切掉任何超過(guò)背面延伸的納米管，產(chǎn)生平坦的金屬表面層506，其中可與金屬表面層506結(jié)合進(jìn)行進(jìn)一步的散熱。如前所述，可填充碳納米管502之間的填隙孔隙508。
圖6是根據(jù)本發(fā)明的一個(gè)實(shí)施例的集成電路結(jié)構(gòu)600的部分橫截面圖，該集成電路結(jié)構(gòu)既具有熱傳導(dǎo)通路，又具有背面熱傳導(dǎo)結(jié)構(gòu)604。所示出的集成電路結(jié)構(gòu)600具有圖3的交錯(cuò)通路熱傳導(dǎo)網(wǎng)絡(luò)300，該熱傳導(dǎo)網(wǎng)絡(luò)300與背面?zhèn)鲗?dǎo)實(shí)施例602相連。實(shí)施例602包括碳納米管，碳納米管包括封閉在切入襯底302的背面的空腔606內(nèi)的熱傳導(dǎo)介質(zhì)604。
圖7a-e(現(xiàn)有技術(shù))是在填充通路的鑲嵌工藝期間集成電路結(jié)構(gòu)的部分橫截面圖。為了與本發(fā)明的隨后的實(shí)施例進(jìn)行對(duì)比，將簡(jiǎn)要回顧該工藝。在圖7a中，氧化層704在鋁或硅襯底702上方形成，接著在氧化層704內(nèi)蝕刻通路706，以暴露襯底702的部分，留下結(jié)構(gòu)700。在圖7b中，TiN阻擋層712沉積在氧化層704和暴露的襯底702上，形成710。在圖7c中，金屬層722(例如鎢)沉積在阻擋層712上，在此過(guò)程中填充通路，形成結(jié)構(gòu)720。在圖7d和7e中，將金屬層回蝕，隨后經(jīng)由CMP(化學(xué)機(jī)械平面化)平面化，去除氧化層頂面上方的金屬層和阻擋層，但是留下用金屬742填充的通路，形成結(jié)構(gòu)740。
圖8a-e是根據(jù)本發(fā)明的一個(gè)實(shí)施例，在填充包含碳納米管的熱傳導(dǎo)通路的工藝期間集成電路結(jié)構(gòu)的部分橫截面圖。在圖8a中，第一介電層802沉積在襯底上方。優(yōu)選地，第一介電層是氮化硅，或較不優(yōu)選地，氮化鈦。金屬催化劑層804沉積在第一介電層802的表面上。優(yōu)選地，金屬催化劑層804是包含鎳、鈷、或二者都有的金屬化合物或合金。較不優(yōu)選地，金屬催化劑層可包含鎳或鈷硅化物。第二介電層808沉積在金屬催化劑層804上方，優(yōu)選為氮化硅。隨后的蝕刻產(chǎn)生通過(guò)第二介電層808到金屬催化劑層頂面的空腔806，形成結(jié)構(gòu)800。在圖8b中，碳納米管812在空腔(通路)806底部從暴露的催化劑表面有選擇地生成，產(chǎn)生結(jié)構(gòu)810。優(yōu)選地，使用等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)生成碳納米管。在圖8c中，第三介電層832在電介質(zhì)808表面上方生成。第三電介質(zhì)優(yōu)選是氮化鈦。接著第四電介質(zhì)834在電介質(zhì)832上生成，繼之以金屬層836形成，最終形成結(jié)構(gòu)830。在圖8d和8e中，將金屬層836蝕刻，然后用CMP平面化，形成結(jié)構(gòu)850。
圖8f-i是根據(jù)本發(fā)明的一個(gè)實(shí)施例，在填充包含碳納米管的熱傳導(dǎo)通路的流水線過(guò)程(streamline process)期間集成電路結(jié)構(gòu)的部分橫截面圖。在圖8f中，第一介電層802沉積在襯底上方。優(yōu)選地，第一介電層是氮化硅，或較不優(yōu)選地，氮化鈦。金屬催化劑層804沉積在第一介電層802的表面上。優(yōu)選地，金屬催化劑層804沉積在第一介電層802的表面上。優(yōu)選地，金屬催化劑層804是包含鎳、鈷、或二者都有的金屬化合物或合金。較不優(yōu)選地，金屬催化劑層可包含鎳或鈷硅化物。第二介電層808沉積在金屬催化劑層804上方，優(yōu)選為氮化硅。隨后的蝕刻產(chǎn)生通過(guò)第二介電層808到金屬催化劑層頂面的空腔806，形成結(jié)構(gòu)800。在圖8g中，碳納米管812在空腔(通路)806底部從暴露的催化劑表面有選擇地生成，產(chǎn)生結(jié)構(gòu)810。優(yōu)選地，使用等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)生成碳納米管。碳納米管從空腔底部延伸到第二介電層808的至少頂面。在圖8h中，金屬熱傳導(dǎo)層沉積在介電層808的表面上方。該金屬熱傳導(dǎo)層可由任何金屬或合金制成，但是優(yōu)選由銅制成，較不優(yōu)選由鋁或鎢制成。在金屬沉積后，形成結(jié)構(gòu)860。在圖8i中，使金屬熱傳導(dǎo)層836平面化，產(chǎn)生結(jié)構(gòu)870。
本發(fā)明的另一目的是提供這樣一種互連系統(tǒng)，具有改進(jìn)的高速度、高傳導(dǎo)率，能夠提高信號(hào)速度，降低相鄰導(dǎo)體的串?dāng)_，和減少集成電路中的功耗。
在一個(gè)實(shí)施例中，提出包含納米線(碳或硅)的“倒裝芯片”類結(jié)構(gòu)。該高速互連(倒裝芯片)結(jié)構(gòu)“搭載”到用標(biāo)準(zhǔn)制造技術(shù)但用較少互連級(jí)構(gòu)造的芯片上。新結(jié)構(gòu)允許芯片的一些困難或瓶頸布線任務(wù)(即，長(zhǎng)線、供電線、以及例如無(wú)源部件等其它部件)。較低級(jí)的短距離互連布線留在主集成電路上。該主集成電路用另外的互連通路修改，該另外的互連通路與倒裝芯片結(jié)構(gòu)相連，且安裝在主IC頂部上。
圖9是根據(jù)本發(fā)明的一個(gè)實(shí)施例的集成電路結(jié)構(gòu)900的部分橫截面圖，該集成電路結(jié)構(gòu)具有安裝在部分完全集成電路902上方的高速互連結(jié)構(gòu)904，該部分完全集成電路利用標(biāo)準(zhǔn)技術(shù)產(chǎn)生。該高速互連倒裝芯片904安裝在集成電路902上方，且有效地代替標(biāo)準(zhǔn)芯片中的多個(gè)金屬互連層。在倒裝芯片結(jié)構(gòu)904中，尺寸在1-100納米之間的納米線根據(jù)當(dāng)前產(chǎn)生硅或碳納米線的技術(shù)經(jīng)由自組裝產(chǎn)生，并且沉積在適當(dāng)?shù)囊r底上。這些納米線每單位長(zhǎng)度具有比標(biāo)準(zhǔn)IC中的微米線和互連布線小許多個(gè)量級(jí)的電容。根據(jù)其總電阻，線RC延遲器將使硅芯片具有好得多的速度性能。使用例如Si、Cu、Co、和Ni等催化劑材料在適當(dāng)?shù)囊r底頂部上生成納米線陣列。優(yōu)選地，用碳納米管或硅納米管制造納米線陣列。該襯底材料可以是硅、氧化鋁、SiO2、或石英。通過(guò)通路906形成倒裝芯片904和IC 902之間的連接。預(yù)金屬電介質(zhì)912、第一金屬互連層910、和金屬間介電層908是標(biāo)準(zhǔn)集成電路制造結(jié)構(gòu)的部分。另一方面，倒裝芯片904可作為安裝在標(biāo)準(zhǔn)半導(dǎo)體芯片的鈍化層的接觸開(kāi)口上的獨(dú)立芯片放置。
圖10a是根據(jù)本發(fā)明的一個(gè)實(shí)施例的圖9的高速互連結(jié)構(gòu)904的示意性頂視圖。產(chǎn)生納米線1008(碳納米管或硅納米管)的初始圖形，使得一個(gè)或更多個(gè)平行納米線在具有適當(dāng)尺寸的接觸電極1002、1012的位置處開(kāi)始和結(jié)束。這些接觸電極將連接至下面的主芯片的理想互連的通路觸點(diǎn)(圖10b中的1004)。對(duì)于每個(gè)應(yīng)用和主芯片管芯，應(yīng)將倒裝芯片上的金屬電極的位置和形狀放置為與下面的實(shí)際硅芯片的連接通路對(duì)準(zhǔn)。通路的x-y坐標(biāo)由主芯片布置(layout)提供，否則，主芯片布置將使用傳統(tǒng)技術(shù)中的長(zhǎng)金屬線來(lái)連接感興趣的信號(hào)。由芯片設(shè)計(jì)和布置軟件認(rèn)為是“過(guò)長(zhǎng)”或無(wú)論什么原因“太不可靠”的導(dǎo)線在倒裝芯片上用納米線(碳納米管或硅納米管)代替。這通過(guò)芯片設(shè)計(jì)和分析軟件和通過(guò)連接放在適當(dāng)?shù)膞-y位置的“通路”實(shí)現(xiàn)。在適當(dāng)?shù)拈_(kāi)關(guān)級(jí)所必需的最小容許值內(nèi)，為RC延遲器原位檢測(cè)(在晶片級(jí))若干組長(zhǎng)納米線1008。選擇滿足最大RC延遲器規(guī)格的適當(dāng)?shù)囊唤M納米線。舉例來(lái)說(shuō)使用激光或電子束(E束)修剪切掉非功能性納米線或不在RC延遲器規(guī)格內(nèi)的納米線?？蓪ⅹ?dú)立的測(cè)試電路放在倒裝芯片中。測(cè)試結(jié)構(gòu)使用多路電路使連接至測(cè)試設(shè)備所需要的大I/O觸點(diǎn)數(shù)目最小。光譜(特別是Raman)測(cè)量可用于確定納米線的參數(shù)特征。緊跟光譜測(cè)量，可剪掉具有不理想的特征的納米線。如果必要，通過(guò)用另外的傳統(tǒng)金屬線圖形化可另外進(jìn)行至理想的納米線的連接。E束光刻可用于定制每個(gè)個(gè)體管芯金屬圖形1010，以補(bǔ)充和連接晶片上的每個(gè)管芯的納米線的一般拓?fù)?。E束光刻是節(jié)省成本的，因?yàn)樗鼘⑻幚碛眉{米線替換的數(shù)量較少的導(dǎo)線。為了產(chǎn)生納米線的非交叉拓?fù)?，需要單層布線器來(lái)排列需要被連接的通路的順序。在圖10a中，斜的非manhattan布線方案用于使通路與納米線連接。如果長(zhǎng)納米線的數(shù)目較大，則單層方法可能是不充分的，將需要將納米線的2層拓?fù)渥鳛椴季€方案。
圖11是用于產(chǎn)生根據(jù)本發(fā)明的一個(gè)實(shí)施例的具有高速互連結(jié)構(gòu)的集成電路的流程圖。在步驟1102中，設(shè)計(jì)主集成電路芯片，限定其功能性、布線、和主I/O結(jié)構(gòu)。在步驟1104中，確定待添加到倒裝芯片的布線和部件。在步驟1106中，確定倒裝芯片I/O結(jié)構(gòu)和通路位置。在步驟1108中，制造并測(cè)試倒裝芯片結(jié)構(gòu)。使用以下工藝步驟1)用大量納米線在適當(dāng)襯底的表面上合成、生成、或沉積固定陣列拓?fù)?。如果使用碳納米管，則僅生成具有較大直徑的多壁碳納米管，以僅獲得金屬類型的納米線。
2)在納米線或電路結(jié)構(gòu)的末端擴(kuò)大或沉積金屬電極，以允許進(jìn)行晶片級(jí)測(cè)試。在碳納米管的情況下，將Raman光譜用于非接觸探測(cè)。
3)使用E束或激光修剪來(lái)切掉不工作或規(guī)格之外的納米線。
4)使用E束光刻來(lái)產(chǎn)生探測(cè)獨(dú)特的“掩?！眻D形保護(hù)層，該保護(hù)層用于產(chǎn)生功能布線芯片所必需的金屬沉積。要求這種額外的金屬沉積來(lái)使納米線結(jié)構(gòu)連接到“通路”，通路連接至位于下面的傳統(tǒng)芯片。
5)穿過(guò)獨(dú)立的芯片結(jié)構(gòu)沉積額外的金屬，并將其密封。
6)鋸或切每個(gè)管芯在步驟1110中，將倒裝芯片結(jié)合到主IC芯片，并且測(cè)試此組合，然后將其封裝。
權(quán)利要求
1.一種用于制造集成電路內(nèi)的熱傳導(dǎo)裝置的方法，包括以下步驟(1)在硅襯底中制造至少一個(gè)晶體管；(2)在所述至少一個(gè)晶體管的頂面上沉積第一介電層；(3)在所述第一介電層的頂面上沉積金屬催化劑層；(4)在所述金屬催化劑層的頂面上沉積第二介電層；(5)穿過(guò)所述第二介電層到所述金屬催化劑層的頂面蝕刻至少一個(gè)空腔，所述至少一個(gè)空腔位于所述至少一個(gè)晶體管上方；(6)在所述至少一個(gè)空腔內(nèi)生成至少一個(gè)碳納米管，所述至少一個(gè)碳納米管從所述金屬催化劑層的頂面延伸到所述第二介電層的至少頂面；以及(7)在所述第二介電層的頂面上沉積金屬熱傳導(dǎo)層，使得所述晶體管產(chǎn)生的熱從所述晶體管頂面通過(guò)所述至少一個(gè)碳納米管傳導(dǎo)到所述金屬熱傳導(dǎo)層。
2.一種如權(quán)利要求1中所述的用于制造集成電路內(nèi)的熱傳導(dǎo)裝置的方法，其中第一和第二介電層包括氮化硅。
3.一種如權(quán)利要求1中所述的用于制造集成電路內(nèi)的熱傳導(dǎo)裝置的方法，其中所述金屬催化劑層包括鎳。
4.一種如權(quán)利要求1中所述的用于制造集成電路內(nèi)的熱傳導(dǎo)裝置的方法，其中所述金屬催化劑層包括鈷。
5.一種如權(quán)利要求1中所述的用于制造集成電路內(nèi)的熱傳導(dǎo)裝置的方法，其中所述金屬熱傳導(dǎo)層包括銅。
6.一種如權(quán)利要求1中所述的用于制造集成電路內(nèi)的熱傳導(dǎo)裝置的方法，其中所述金屬熱傳導(dǎo)層包括鋁。
7.一種如權(quán)利要求1中所述的用于制造集成電路內(nèi)的熱傳導(dǎo)裝置的方法，其中所述金屬熱傳導(dǎo)層沉積在與所述至少一個(gè)納米管接觸的所述至少一個(gè)空腔內(nèi)。
8.一種如權(quán)利要求1中所述的用于制造集成電路內(nèi)的熱傳導(dǎo)裝置的方法，其中所述金屬熱傳導(dǎo)層的頂面在沉積后平面化，使得所述至少一個(gè)納米管不會(huì)在所述金屬熱傳導(dǎo)層的所述頂面上方延伸。
9.一種如權(quán)利要求1中所述的用于制造集成電路內(nèi)的熱傳導(dǎo)裝置的方法，其中所述至少一個(gè)空腔位于所述至少一個(gè)晶體管的漏區(qū)上方。
10.一種如權(quán)利要求1中所述的用于制造集成電路內(nèi)的熱傳導(dǎo)裝置的方法，其中所述至少一個(gè)空腔位于所述至少一個(gè)晶體管的源區(qū)上方。
11.一種如權(quán)利要求1中所述的用于制造集成電路內(nèi)的熱傳導(dǎo)裝置的方法，其中所述至少一個(gè)空腔位于所述至少一個(gè)晶體管的發(fā)熱區(qū)上方。
12.一種用于制造集成電路管芯內(nèi)的熱傳導(dǎo)裝置的方法，包括以下步驟(1)在硅襯底的頂面中制造至少一個(gè)晶體管；(2)在所述硅襯底內(nèi)切割至少一個(gè)空腔，所述至少一個(gè)空腔通過(guò)所述硅襯底的背面在所述至少一個(gè)晶體管下方延伸；(3)在所述至少一個(gè)空腔內(nèi)沉積催化劑層；以及(4)在所述至少一個(gè)空腔內(nèi)生長(zhǎng)多個(gè)碳納米管，所述多個(gè)碳納米管從所述至少一個(gè)空腔的底面延伸到硅襯底的背面。
13.一種如權(quán)利要求12中所述的用于制造集成電路管芯內(nèi)的熱傳導(dǎo)裝置的方法，進(jìn)一步包括以下步驟(5)在生長(zhǎng)所述多個(gè)碳納米管、與所述多個(gè)碳納米管接觸的所述金屬熱傳導(dǎo)層后，在所述硅襯底背面上和所述至少一個(gè)空腔內(nèi)沉積金屬熱傳導(dǎo)層。
14.一種如權(quán)利要求13中所述的用于制造集成電路管芯內(nèi)的熱傳導(dǎo)裝置的方法，進(jìn)一步包括以下步驟(6)使所述硅襯底的背面平面化，使得所述多個(gè)碳納米管不會(huì)穿過(guò)所述金屬熱傳導(dǎo)層延伸。
15.一種如權(quán)利要求13中所述的用于制造集成電路管芯內(nèi)的熱傳導(dǎo)裝置的方法，其中所述金屬熱傳導(dǎo)層包括銅。
16.一種如權(quán)利要求13中所述的用于制造集成電路管芯內(nèi)的熱傳導(dǎo)裝置的方法，其中所述金屬熱傳導(dǎo)層包括鋁。
17.一種如權(quán)利要求12中所述的用于制造集成電路管芯內(nèi)的熱傳導(dǎo)裝置的方法，其中所述催化劑層包括鎳。
18.一種如權(quán)利要求12中所述的用于制造集成電路管芯內(nèi)的熱傳導(dǎo)裝置的方法，其中所述催化劑層包括鈷。
19.一種如權(quán)利要求12中所述的用于制造集成電路管芯內(nèi)的熱傳導(dǎo)裝置的方法，其中所述至少一個(gè)空腔位于所述至少一個(gè)晶體管的漏區(qū)下方。
20.一種如權(quán)利要求12中所述的用于制造集成電路管芯內(nèi)的熱傳導(dǎo)裝置的方法，其中所述至少一個(gè)空腔位于所述至少一個(gè)晶體管的源區(qū)下方。
21.一種如權(quán)利要求12中所述的用于制造集成電路管芯內(nèi)的熱傳導(dǎo)裝置的方法，其中所述至少一個(gè)空腔位于所述至少一個(gè)晶體管的發(fā)熱區(qū)下方。
22.一種集成電路結(jié)構(gòu)內(nèi)的熱傳導(dǎo)裝置，包括熱傳導(dǎo)網(wǎng)絡(luò)，從有源器件頂面層延伸，通過(guò)多個(gè)互連級(jí)到集成電路結(jié)構(gòu)的頂面，所述熱傳導(dǎo)網(wǎng)絡(luò)包括橫跨所述多個(gè)互連級(jí)的多個(gè)熱傳導(dǎo)通路，所述熱傳導(dǎo)通路與所述多個(gè)互連級(jí)的金屬導(dǎo)體電絕緣，使得所述有源器件層內(nèi)的有源器件產(chǎn)生的熱通過(guò)所述熱傳導(dǎo)網(wǎng)絡(luò)傳導(dǎo)到集成電路結(jié)構(gòu)的頂面。
23.一種如權(quán)利要求22中所述的集成電路結(jié)構(gòu)內(nèi)的熱傳導(dǎo)裝置，其中所述多個(gè)熱傳導(dǎo)通路包括碳納米管。
24.一種如權(quán)利要求22中所述的集成電路結(jié)構(gòu)內(nèi)的熱傳導(dǎo)裝置，其中所述多個(gè)熱傳導(dǎo)通路包括選自包括銅、鋁、多晶硅、和鎢的組的材料。
25.一種如權(quán)利要求22中所述的集成電路結(jié)構(gòu)內(nèi)的熱傳導(dǎo)裝置，其中所述多個(gè)熱傳導(dǎo)通路定位在從有源器件層的所述頂面到集成電路結(jié)構(gòu)的所述頂面的直線上。
26.一種如權(quán)利要求22中所述的集成電路結(jié)構(gòu)內(nèi)的熱傳導(dǎo)裝置，其中所述多個(gè)熱傳導(dǎo)通路中的每個(gè)通路都橫跨單個(gè)互連級(jí)，所述單個(gè)互連級(jí)包括在單個(gè)金屬間介電層上的單個(gè)互聯(lián)金屬層。
27.一種功耗提高的集成電路管芯，包括襯底，在其頂面上制造所述集成電路的功率產(chǎn)生裝置，所述襯底具有基本上平行于所述頂面的背面；至少一個(gè)空腔，從所述背面向所述頂面延伸預(yù)定距離，所述預(yù)定距離小于所述頂面和所述背面之間的距離；以及包含在所述至少一個(gè)空腔內(nèi)的熱傳導(dǎo)介質(zhì)，所述介質(zhì)的導(dǎo)熱率比所述襯底的體導(dǎo)熱率大，使得所述功率產(chǎn)生裝置產(chǎn)生的熱經(jīng)由所述熱傳導(dǎo)介質(zhì)傳遞到背面。
28.一種如權(quán)利要求27所述的功耗提高的集成電路管芯，其中所述熱傳導(dǎo)介質(zhì)包括銅。
29.一種如權(quán)利要求27所述的功耗提高的集成電路管芯，其中所述熱傳導(dǎo)介質(zhì)包括碳納米管。
30.一種如權(quán)利要求27所述的功耗提高的集成電路管芯，其中所述至少一個(gè)空腔位于所述襯底中的至少一個(gè)發(fā)熱裝置正下方。
31.一種如權(quán)利要求30所述的功耗提高的集成電路管芯，其中所述至少一個(gè)發(fā)熱裝置是具有漏區(qū)的晶體管，所述至少一個(gè)空腔位于所述漏區(qū)正下方。
32.一種如權(quán)利要求30所述的功耗提高的集成電路管芯，其中所述至少一個(gè)發(fā)熱裝置是具有源區(qū)的晶體管，所述至少一個(gè)空腔位于所述源區(qū)正下方。
全文摘要
本發(fā)明涉及集成電路結(jié)構(gòu)內(nèi)的熱傳導(dǎo)。本發(fā)明公開(kāi)了熱傳導(dǎo)裝置及其制造方法，該方法使用熱傳導(dǎo)通路從襯底的局部發(fā)熱區(qū)取出熱量到集成電路管芯的頂面或底面。傳導(dǎo)通路包含用于促進(jìn)從集成電路進(jìn)行熱傳導(dǎo)的自組裝碳納米管。
文檔編號(hào)H01L21/768GK1742364SQ200480002721
公開(kāi)日2006年3月1日 申請(qǐng)日期2004年1月23日 優(yōu)先權(quán)日2003年1月24日
發(fā)明者C·丹格洛 申請(qǐng)人:納米傳導(dǎo)公司