專利名稱：將半導(dǎo)體部件導(dǎo)電連接至襯底的方法和半導(dǎo)體結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于三維結(jié)構(gòu)的注塑鑄模焊接工藝的實(shí)現(xiàn)方法，更為 具體地，涉及三維半導(dǎo)體芯片層疊。此外，本發(fā)明還涉及用于實(shí)現(xiàn)注塑鑄模焊接(IMS)工藝的裝置及由此獲得的產(chǎn)品。
技術(shù)背景基本上，在現(xiàn)有的技術(shù)中，在實(shí)現(xiàn)形成或者制造所謂三維半導(dǎo)體 芯片層疊的方法中，采用一種注塑鑄模焊接(IMS)工藝，還可稱作 "C4NP，，工藝(新型可控坍塌芯片連接工藝)。本質(zhì)上，IMS工藝可 以看做轉(zhuǎn)移鑄模工藝，其中模具配置有多個(gè)用于放置焊料的場(chǎng)所，例 如形成于模具板中的腔體，在該腔體中放置或者注入焊料；并且這些 場(chǎng)所可以設(shè)置于各種位置并具有不同的幾何形狀。 一旦在放置位置用獨(dú)特的和所需的焊料配比填充了模具，所形成的材料或者焊料可以轉(zhuǎn) 移至半導(dǎo)體芯片或者模塊，用作半導(dǎo)體芯片的適合的互連。現(xiàn)有的制造^^種不同用途的層疊半導(dǎo)體芯片的技術(shù)通常采用引 線鍵合，這種引線鍵合從襯底引線至各半導(dǎo)體芯片，以及根據(jù)需要， 在各種疊加或者層疊的結(jié)構(gòu)層中從半導(dǎo)體芯片引線至半導(dǎo)體芯片。在 一些例子中，芯片可以減薄并形成用于半導(dǎo)體的芯片至芯片連接的貫 通通路，然后其上可以用電介質(zhì)材料合適地封裝該結(jié)構(gòu)，如本領(lǐng)域所 周知的那樣。其他新近的技術(shù)進(jìn)展采用諸如焊球和/或焊料突起之類的焊料用 于實(shí)現(xiàn)各種半導(dǎo)體芯片的層疊的各種方法。在此情況下，單個(gè)的單元 或者模塊可具有安裝在電介質(zhì)層上的芯片，并在具有端子的半導(dǎo)體芯 片上的電介質(zhì)層互連接觸上設(shè)置導(dǎo)電路徑，所述端子設(shè)置于電介質(zhì)層的外圍區(qū)域中。其他的技術(shù)進(jìn)展將上述的引線鍵合疊加半導(dǎo)體芯片層的概念和 焊料互連相結(jié)合，其中焊料連接可以根據(jù)需要穿過貫通通路，該貫通通路形成于連接半導(dǎo)體芯片層的材料中；并且各種焊盤于是通過引線 鍵合的方法連接至互連線路并然后被合適地封裝在電介質(zhì)材料內(nèi)。但是當(dāng)前技術(shù)的繼續(xù)發(fā)展，在形成或者發(fā)展更高密或者微小的三 維電子封裝裝置以及其他對(duì)這種電子封裝的改善方面，例如采用半導(dǎo) 體芯片或者電子部件的疊加層，在提供綜合結(jié)構(gòu)能力的方面受到限制 或制約，該綜合結(jié)構(gòu)能夠有效地將不同大小和配置的焊料互連合并在 一個(gè)層面上，同時(shí)又可以容納已形成的半導(dǎo)體芯片層疊或者三維封裝 中的其他電子封裝和部件。目前有各種不同的現(xiàn)有技術(shù)的公開，既提供引線鍵合也提供焊料 連接和引線鍵合的組合，例如用于半導(dǎo)體芯片或者電子封裝的類似部 件的多層結(jié)構(gòu)。結(jié)合此前所述，用于諸如半導(dǎo)體芯片的多個(gè)電子層的引線鍵合的方法見Pflughaupt等的美國(guó)專利第6,913,949 B2號(hào)，其中層疊芯片組 件包括具有安裝于電介質(zhì)層上的芯片和在該層上的、連接具有端子的 芯片的接觸的路徑的單個(gè)的單元。以此方式，提供了用于芯片層疊的 焊料連接和焊料凸起。按照現(xiàn)有技術(shù)，用于半導(dǎo)體芯片的多層的引線鍵合和焊料互連公 開于Akram等的美國(guó)專利第6，222，265 Bl號(hào)，其中半導(dǎo)體芯片封裝 包括具有倒裝芯片的多個(gè)層疊襯底，該倒裝芯片利用儀表板上芯片 (chip-on-dashboard )裝配技術(shù)貼附到襯底上，通過使用焊料的電連 接的組合，并組合了引線鍵合。上述專利公開在滿足日益增長(zhǎng)的電子封裝技術(shù)需求的特定能力 的方面受到局限，這些結(jié)構(gòu)和配置方面的局限由本發(fā)明得以解決；本 發(fā)明提供了各種通過獨(dú)特的IMS工藝可得的不同結(jié)構(gòu)，從而產(chǎn)生改善 和簡(jiǎn)化的三維半導(dǎo)體芯片層疊結(jié)構(gòu)。發(fā)明內(nèi)容因此，根據(jù)本發(fā)明的第一實(shí)施方式，通過由IMS工藝形成的中 間焊料柱，而不是通過目前周知的引線鍵合層疊的方法，實(shí)現(xiàn)了將半 導(dǎo)體芯片層與襯底的連接，從而提供由倒裝芯片互連結(jié)構(gòu)給予的機(jī)械 可靠性和電氣和/或成本優(yōu)勢(shì)。在此方面，各種不同尺寸的焊料柱互連 通過多個(gè)疊加層或者諸如半導(dǎo)體芯片的半導(dǎo)體部件的層疊陣列提供 了對(duì)襯底的簡(jiǎn)單、可靠的連接。根據(jù)本發(fā)明的另一方面，可以衍生出IMS模具結(jié)構(gòu)的獨(dú)特設(shè)計(jì)， 包括用于形成焊料的柱狀填充的腔體，還包括用于芯片的空腔 (cutout)或者放置其他電子封裝或模塊的其他腔體。在此方面，注塑鑄模焊接(IMS)工藝可容易地修正以適合使用 空腔腔體，該空腔腔體容納芯片或者模塊并抑制沿放置半導(dǎo)體芯片的 模塊載體的中央行的焊料注入。按照進(jìn)一步的修正，可以在開始填充 所有柱狀腔體和空腔腔體，然后利用特殊設(shè)計(jì)的可濕夾具和轉(zhuǎn)移操作 僅從空腔腔體去除焊料，從而在其中放置各個(gè)芯片、電子封裝或模塊。因此，本發(fā)明的目的在于提供用于三維結(jié)構(gòu)的注塑鑄模焊接工藝。本發(fā)明的更為具體的目的在于提供注塑鑄模焊接工藝，該工藝面 向三維半導(dǎo)體芯片層疊的制造。本發(fā)明的另一目的在于提供包括用于實(shí)現(xiàn)此處所述的注塑鑄模 焊接工藝的模具結(jié)構(gòu)的裝置。
以下結(jié)合附圖對(duì)本發(fā)明進(jìn)行詳細(xì)說(shuō)明，其中

圖1為多層或者三維半導(dǎo)體芯片陣列的概要圖，其中芯片層通過 根據(jù)現(xiàn)有技術(shù)的多個(gè)引線鍵合連接至襯底。圖2給出了表示通過現(xiàn)有技術(shù)的焊料和/或焊料凸起連接多個(gè)疊 加層的側(cè)視圖，其中焊料凸起僅位于每個(gè)半導(dǎo)體芯片的表面并且尺寸 相等，疊加半導(dǎo)體芯片通過使用位于每個(gè)上述半導(dǎo)體芯片與每個(gè)之間的襯底層之間的焊料連接之間的其他襯底層而被互連。圖3給出了半導(dǎo)體芯片疊加陣列通過本發(fā)明的由IMS形成的焊 料柱連接至襯底的實(shí)施方式。圖4給出了被設(shè)計(jì)為包括用于填充了焊料的柱體的腔體的IMS 模具，還包括用于芯片、具有貫通硅通路或開孔的層疊芯片、或者其 他3D電子封裝結(jié)構(gòu)或者層疊芯片或者層疊封裝以及層疊芯片的空腔 的其他腔體。圖5給出了用于向模具填充焊料柱并提供芯片空腔結(jié)構(gòu)的第一 填充頭裝置。圖6a和6b分別給出了在芯片疊層裝置中采用IMS工藝的模具 設(shè)計(jì)的兩個(gè)實(shí)施方式的平面概要圖。圖7給出了用于向模具填充焊料柱并且填充腔體的修改的實(shí)施方式。圖8給出了包括用于從空腔腔體去除焊料的裝置的模具。 發(fā)明內(nèi)容更為具體地參照作為現(xiàn)有技術(shù)的代表的附圖1，概要給出了用于 形成電子封裝12的襯底10，其上設(shè)置可以適當(dāng)?shù)卦趦?nèi)部導(dǎo)電互連并 設(shè)置有將各芯片連接至襯底10表面上的連接或者路徑26的多個(gè)引線 鍵合20、 22、 24的多個(gè)疊加或者層疊半導(dǎo)體芯片14、 16、 18，此為 本領(lǐng)域所周知。當(dāng)然，這些引線鍵合可以利用適合的電介質(zhì)材料封裝 (未示出)，此亦為本領(lǐng)域所周知的技術(shù)。更近來(lái)，例如，如上述美國(guó)專利第6,913,949所公開、并如圖2 所示，半導(dǎo)體芯片29的相應(yīng)的疊加層的陣列可以通過焊料凸起和具 有伸出半導(dǎo)體芯片邊緣連接的中間襯底層而被內(nèi)部地互連。同樣如美國(guó)專利笫6,222,265 Bl中所公開的，各種半導(dǎo)體芯片層 可以通過通路利用芯片上的導(dǎo)電焊料接觸焊盤和路徑的方法互連；此 外，其他電子部件或者芯片上的焊盤可以通過引線鍵合的方法互連， 所有這些焊料連接和引線鍵合通常內(nèi)嵌于電介質(zhì)底層填充材料中。如圖3所示，按照本發(fā)明，在此例中，代替現(xiàn)有技術(shù)的引線鍵合 和內(nèi)部連接地，概要地或示意地給出了多個(gè)疊加的半導(dǎo)體芯片30、32、 34具有通過采用IMS工藝以焊料柱36、 38、 40的形式提供的電氣焊 料連接，從而在襯底42的表面上接觸適當(dāng)?shù)碾姎獠考蛘哌B接(未 示出)；并且其中各種尺寸的焊料柱形成芯片-襯底互連。如圖4所示，包括各種深度的腔體52、 54的模具50具有填充有 焊料以形成焊料柱并隨后轉(zhuǎn)移至芯片載體56或者芯片載體陣列上的 腔體，該芯片載體56或者芯片載體陣列可以隨后被放置或者成組地 回流焊(gangreflow)，或者它們可以預(yù)裝配為層壓層疊并成組地放 置并成組地回流焊。在形成焊料柱地過程中提供單個(gè)互連工序的優(yōu)點(diǎn) 在于，在焊料柱的高度的不同集合之間在X、 Y、 Z方向上提供了高 度的精確性，其原因在于它們由設(shè)計(jì)和IMS模具腔體52、 54的配置 精確地確定。如圖4所概要表示的，模具50包括用于在其中形成焊料柱的腔 體52、 54，還包括用于在其中容納連接至硅載體68或者其他襯底的 其他芯片66或者類似部件的腔體62、 64。所有的IMS互連也可以在一個(gè)時(shí)間放置，或者如果模具芯片包 括對(duì)相鄰芯片的C4型互連，可以在單一工序中將IMS互連和模制的 芯片至芯片互連連接和回流焊?；氐綀D4，層疊的三維結(jié)構(gòu)的頂層是最大尺寸的芯片，增大疊層 30、 32、 34對(duì)頂蓋的尺寸和疊加芯片的熱沉(heat sink)面積以提供 更大的散熱，提高熱管理并在很大程度上消除先前通過襯底42的部 分熱量?；蛘?，可以制造層疊三維結(jié)構(gòu)，其中層疊芯片或者減薄的層疊芯 片或者層疊芯片和封裝包含貫通硅通路和/或開孔，從而在層疊芯片、 層疊芯片與封裝、和/或?qū)盈B芯片、封裝與熱沉之間可以利用IMS或 者C4NP工藝填充和互連。如圖5所示，該例中，IMS填充頭70包括中央填充通道72，使 得置于其下并具有用于形成焊料柱的多個(gè)腔體76的模具74具有適合于用通過填充頭70內(nèi)的焊料填充槽80提供的焊料78所填充的腔體。 設(shè)置于包含烀料柱腔體76的模具74表面84上的關(guān)鍵位置的芯片空 腔82可以在焊料填充工藝期間用板狀部件88覆蓋，以防止在IMS 焊料填充工藝中焊料填充芯片空腔82。參照平面圖6a，模具74可包 含多個(gè)板狀部件88;并同時(shí)提供用于填入焊料78以在腔體76中形成 焊料柱的腔體76，如被設(shè)計(jì)用于大規(guī)模生產(chǎn)加工的模具74的概要平 面圖所示?；蛘?，板狀部件88可集成到IMS填充頭內(nèi)，使得焊料78 從中央填充通道72流向特定的焊料填充槽80，其中芯片隔斷82置于 模具74的關(guān)鍵位置(如圖6b所示)，以便與集成板狀部件88位置 對(duì)準(zhǔn)?；蛘?，如圖7和8所示，其中相同或者類似部件以與圖5的實(shí)施 方式相同的附圖標(biāo)記所標(biāo)記，該情況下，取消了圖5所示的阻止芯片 空腔82容納填充焊料的部件88，而允許該腔體82在填充焊料柱腔體 76的同時(shí)被焊料填充。該例中，在用焊料78填充焊料柱腔體76和芯片空腔腔體82之 后，對(duì)腔體82上方的模具表面部分90施加成形的可濕材料，以去除 芯片空腔腔體82中的焊料材料，然后在轉(zhuǎn)移操作中允許芯片空腔用 于將需要的半導(dǎo)體芯片或者其他電子部件(未示出)的插入其中，同 時(shí)利用腔體76內(nèi)的焊料柱92形成期望的對(duì)芯片栽體上的芯片陣列的 電連接，如此前參考圖3所述。綜上所述，很明顯本發(fā)明相對(duì)現(xiàn)有技術(shù)在形成多個(gè)疊加半導(dǎo)體芯 片或者類似電子器件或者其陣列方面具有顯著的優(yōu)點(diǎn)。盡管本發(fā)明參照的優(yōu)選實(shí)施方式給出了具體的表示和說(shuō)明，但對(duì) 于本領(lǐng)域技術(shù)人員來(lái)說(shuō)，可以理解的是上述的以及其他形式和細(xì)節(jié)上的改動(dòng)均可在不偏離本方面主旨和范圍的前提下做出。因此本發(fā)明不 限于給出的具體形式和細(xì)節(jié)，而是限定于所附的權(quán)利要求的主旨和范 圍。
權(quán)利要求
1、一種將半導(dǎo)體部件的多個(gè)疊加層導(dǎo)電連接至襯底的方法，上述方法包括通過注塑鑄模焊接形成多個(gè)焊料柱；使上述形成的焊料柱將上述半導(dǎo)體部件的相應(yīng)的疊加層的每個(gè)上述半導(dǎo)體部件與上述襯底上的電氣部件和連接電連接。
2、 權(quán)利要求l所述的方法，其中， 上述半導(dǎo)體部件包含半導(dǎo)體芯片的疊加層。
3、 權(quán)利要求2所述的方法，其中，每個(gè)上述芯片疊加層比位于其下方的芯片層的尺寸大，使得最上 芯片層形成可貼附于熱沉上的大表面散熱部件。
4、 權(quán)利要求l所述的方法，其中，每個(gè)上述半導(dǎo)體部件層通過上述注塑鑄模焊料柱獨(dú)立于其他半 導(dǎo)體部件層對(duì)上述村底的連接地連接至上述襯底。
5、 權(quán)利要求l所述的方法，其中，提供了一種具有腔體的模具，包括用上述焊料填充上述腔體的至 少一些以形成上述焊料柱，將具有上述焊料柱的模具轉(zhuǎn)移至用于上述 半導(dǎo)體部件層的載體；以及^使上述焊料柱粘附于上述半導(dǎo)體部件以與之產(chǎn)生導(dǎo)電連接。
6、 權(quán)利要求5所述的方法，其中，上述腔體的至少一些沒有焊料，以在上述模具中形成容納用于貼 附至上述載體的半導(dǎo)體部件的空腔。
7、 權(quán)利要求6所述的方法，其中，在上述模具上方可放置用于擠出焊料的填充頭，以將焊料填充入 上述腔體來(lái)形成上述焊料柱。
8、 權(quán)利要求7所述的方法，其中，提供了阻止焊料從上述焊料填充頭被擠入上述空腔的結(jié)構(gòu)。
9、 權(quán)利要求7所述的方法，其中，用從上述焊料填充頭擠出的焊料填充上述空腔；對(duì)上述空腔涂敷 成形的可濕材料以去除空腔中的焊料和便于在其中放置半導(dǎo)體芯片 或者電子部件。
10、 一種用于將半導(dǎo)體部件的多個(gè)疊加層導(dǎo)電連接至襯底的裝 置，上述裝置包括通過注塑鑄模焊接形成的多個(gè)焊料柱；上述形成的焊料柱將上述半導(dǎo)體部件的相應(yīng)的疊加層的每個(gè)上 述半導(dǎo)體部件與上述襯底上的電氣部件和連接電連接。
11、 權(quán)利要求10所述的裝置，其中， 上述半導(dǎo)體部件包括半導(dǎo)體芯片的疊加層。
12、 權(quán)利要求ll所述的裝置，其中，每個(gè)上述芯片疊加層比位于其下方的芯片層的尺寸大，使得最上 芯片層形成可貼附于熱沉上的大表面散熱部件。
13、 權(quán)利要求10所述的方法，其中，每個(gè)上述半導(dǎo)體部件層通過上述注塑鑄模焊料柱獨(dú)立于其他半 導(dǎo)體部件層對(duì)上述襯底的連接地連接至上述襯底。
14、 權(quán)利要求10所述的裝置，其中，提供了一種具有腔體的模具，上述腔體的至少一些被上述焊料填 充以形成上述焊料柱，具有上述焊料柱的上述模具可以被轉(zhuǎn)移至上述 半導(dǎo)體部件層的載體；上述焊料柱粘附于上述半導(dǎo)體部件以與之產(chǎn)生導(dǎo)電連接。
15、 權(quán)利要求14所述的裝置，其中，上述腔體的至少一些沒有焊料，以在上述模具中形成容納用于貼 附至上述載體的半導(dǎo)體部件的空腔。
16、 權(quán)利要求15所述的裝置，其中，在上述模具上方可放置用于擠出焊料的填充頭，以將焊料填充入 上述腔體來(lái)形成上述焊料柱。
17、 權(quán)利要求16所述的裝置，其中， 具有阻止焊料從上述焊料填充頭被擠入上述空腔的結(jié)構(gòu)。
18、 權(quán)利要求16所述的裝置，其中，上述空腔被從上述焊料填充頭擠出的焊料填充；成形的可濕材料 被施加在上述空腔以去除空腔中的焊料和便于在其中放置半導(dǎo)體芯 片或者電子部件。
19、 權(quán)利要求10所述的裝置，其中，上述半導(dǎo)體部件包括層疊的半導(dǎo)體芯片的疊加層或者具有貫通 硅通路和/或開孔的、層疊并減薄的半導(dǎo)體芯片的疊加層。
20、 權(quán)利要求19所述的裝置，其中，上述層疊芯片的每個(gè)疊加層與疊層中相鄰放置的芯片層的尺寸 相同或者不同，使得層疊芯片和封裝構(gòu)成互連的3D結(jié)構(gòu)，該互連的 3D結(jié)構(gòu)可以提供對(duì)表面和/或熱沉的電氣、機(jī)械和熱互連。
21、 權(quán)利要求19所述的裝置，其中，每個(gè)上述半導(dǎo)體部件層由注塑鑄模焊料或者焊料柱，通過上述層 疊芯片、襯底、封裝和/或熱沉中的貫通硅通路或開孔，獨(dú)立于每個(gè)半 導(dǎo)體部件、襯底和/或封裝或者熱沉內(nèi)的連接地，連接至其他半導(dǎo)體部 件、上述襯底或封裝和/或上述熱沉。
全文摘要
本發(fā)明提供一種用于三維結(jié)構(gòu)的注塑鑄模焊接工藝的實(shí)現(xiàn)方法，更為具體地，涉及三維半導(dǎo)體芯片層疊。此外，本發(fā)明還涉及用于實(shí)現(xiàn)注塑鑄模焊接(IMS)工藝的裝置。根據(jù)本發(fā)明的一個(gè)實(shí)施方式，通過由IMS工藝形成的中間焊料柱，而不是通過目前周知的引線鍵合層疊的方法，實(shí)現(xiàn)了將半導(dǎo)體芯片層與襯底的連接，從而提供由倒裝芯片互連結(jié)構(gòu)給予電氣優(yōu)勢(shì)。在此方面，各種不同尺寸的焊料柱互連通過多個(gè)疊加層或者諸如半導(dǎo)體芯片的半導(dǎo)體部件的層疊陣列提供了對(duì)襯底的簡(jiǎn)單、可靠的連接。根據(jù)本發(fā)明的另一方面，可以衍生出IMS模具結(jié)構(gòu)的獨(dú)特設(shè)計(jì)，包括用于形成焊料的柱狀填充的腔體，還包括用于芯片的空腔(cutout)或者放置其他電子封裝或模塊的其他腔體。
文檔編號(hào)H01L23/488GK101236910SQ20081000207
公開日2008年8月6日 申請(qǐng)日期2008年1月16日 優(yōu)先權(quán)日2007年2月2日
發(fā)明者盧克·比蘭格爾, 戴維·達(dá)諾維奇, 約翰·U·克尼克伯克 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司