專利名稱：用于制作用于高質(zhì)量金屬-絕緣體-金屬電容器的導板的方法
技術(shù)領域：
本發(fā)明一般來說涉及電子裝置，且更明確地說涉及與固態(tài)集成電路裝置集成在一 起的雙銅板電容器。
背景技術(shù)：
歷史上，已通過減小裝置尺寸實現(xiàn)了半導體裝置性能改進。裝置小型化趨勢已進 展到當前集成電路(IC)經(jīng)制作而具有深亞微米裝置特征大小的狀況。所述趨勢越來越
注重需要與小型化有源裝置一起工作的離散無源組件的小型化。
除減小的特征大小外，最近的趨勢還集中在用銅替換常規(guī)鋁來作為傳導媒介。由 于集成電路中的導線寬度繼續(xù)縮減，因此布線材料本身的導電率變得越來越重要。就 此而言，鋁(其從集成電路技術(shù)開始以來就是精選材料)正變得不如例如金、銀且尤 其是銅等導體吸引人。銅還比鋁更能抵抗電遷移(即隨導線寬度減小而變得重要的性 質(zhì))。電遷移是在電流流動中與靜止原子碰撞的電子所引起的質(zhì)量輸運效應。所述碰 撞可沿電子流動的方向推動靜止原子。電遷移的效應在窄通道(即，增加的電流密度 的區(qū)域)中最為顯著且可導致接觸空洞。
由于銅優(yōu)于鋁的眾多電優(yōu)點，其已越來越多地應用于離散組件的形成中，最顯著
的是形成于基于半導體的ic的表面內(nèi)或上面的離散電容器。銅提供改進的傳導率及
可靠性但不提供必須對銅層進行圖案化及蝕刻的工藝挑戰(zhàn)，部分歸因于銅在蝕刻工藝 期間不容易形成易失性種類的事實。為克服蝕刻問題，已提出使用銅來形成互連線的 其它方法，包含使用選擇性的無電鍍敷來沉積銅圖案。
對高級IC的速度的限制是由傳導互連線中的信號傳播延遲設定的，所述信號傳 播延遲是由所述線的時間常數(shù)確定的。所述時間常數(shù)是線的電阻R及所述線與所有鄰 近線之間的電容C的乘積；因此，即RC時間常數(shù)。使用較低電阻率傳導材料減小互 連RC時間常數(shù)延遲，從而產(chǎn)生裝置速度的總體增加。
結(jié)構(gòu)的電阻R是由以下方程式確定的
其中p是傳導材料的電阻率，L是傳導材料的長度，W是傳導材料的寬度，且T 是傳導材料的厚度。
低損失集成電容器結(jié)構(gòu)的有限可用性長期以來阻礙了集成電路(例如，無源過濾 器、電壓控制振蕩器(VCO)、匹配網(wǎng)絡及變壓器)的發(fā)展。當前便攜式通信環(huán)境努力實現(xiàn)以射頻(RF)及微波頻率操作的更全面的集成電路。最近的趨勢表明向?qū)⑷拷邮?器集成到單一襯底上的推進。由高電阻率材料制作的平面電容器以射頻操作往往遭受
高損失及低質(zhì)量因子(Q因子)。所述損失及低Q因子通?？蓺w因于由寄生電容招致 的介電損失及由于使用具有相對高電阻的薄導體所致的電阻損失。所述Q因子被定義
為Q = t，其中Es是存儲在組件的無功部分中的能量且E,是損失在組件的無功部分 中的能量。
對于高頻信號，例如IO吉赫到100吉赫范圍中的信號來說，從基于硅的電容器 獲得的Q因子的值明顯地發(fā)生降級。針對在此高頻范圍中的應用，已通過使用除硅以 外的基底襯底形成電容器來研究了單片電容器。例如，已使用藍寶石或GaAs作為基 底來形成了此類單片電容器。這些電容器具有遠低于其硅對應物的寄生電容且因此提 供RC電路的更高共振頻率。然而，在需要更復雜應用的地方，仍存在使用硅作為襯 底基底來形成電容器的需要。
參照圖l，現(xiàn)有技術(shù)電容器100的截面圖形成集成電路的一部分。具有介電層103 的襯底101涂覆有薄金屬層，例如，鈦(Ti)/氮化鈦(TiN)/鋁(Al)/TiN(即，Ti/TiN/Al/TiN) 膜堆棧。所述薄金屬層在適當蝕刻之后用作電容器100的底板105。底板105覆蓋有 金屬-絕緣體-金屬(MIM)介電層107，之后是電容器頂板109。 MIM介電層107及頂 板109可如圖所示各自被蝕刻。頂板109經(jīng)常由Ti/TiN/Al/TiN金屬膜堆棧(即，與底 板105同類型的金屬膜堆棧)構(gòu)成或可由Ti、鉭(Ta)或氮化鉭(TaN)構(gòu)成。通過加性或 減性金屬圖案化工藝向電容器板105、 109中的每一者提供導線(未顯示)。
在圖2中，集成電路電容器200的替代現(xiàn)有技術(shù)構(gòu)造包含襯底201、銅阻擋層203 及經(jīng)電鍍或濺射第一 205A及第二 205B銅線的若干部分。在典型的鑲嵌工藝中，銅 阻擋層203防止銅分子遷移到襯底201的周圍區(qū)域中。銅阻擋層203由具有高導電率 同時維持低銅擴散率以將銅導體與襯底201化學隔離的材料形成。銅阻擋層203進一 步提供對隨后形成的銅線205A、 205B的粘合。將毯覆介電層207沉積于襯底201及 第一 205A及第二 205B銅線的若干暴露部分上方。毯覆介電層207的一部分經(jīng)蝕刻 以暴露第二銅線205B。第二銅線205B形成集成電路電容器200的底板。沉積Ta層 209，之后是MIM介電層211。在MIM介電層211上方形成電容器200的頂板213。 頂板213由Ti/TiN/Al/TiN金屬膜堆棧構(gòu)成?；蛘?，頂板213由Ti、 Ta或TaN構(gòu)成。 通過加性或減性金屬工藝向電容器板205B、 213中的每一者提供導線(未顯示)。
參照圖1或2描述的現(xiàn)有技術(shù)替代方案中的任一者由于每一者的平面設計而具有 良好線性。所述良好線性通常使MIM平面電容器成為集成電路設計中且具體來說射 頻應用中的優(yōu)先選擇。
然而，現(xiàn)有技術(shù)替代方案還共享類似的限制。RF應用還需要高Q因子。如上所 示，所述Q因子主要取決于電容器導板的電阻率。由于在現(xiàn)有技術(shù)結(jié)構(gòu)中所列出的所 有材料(例如，Ti、 TiN、 Ta、 Al等)具有比銅高的電阻率，因此Q因子將是低的，除 非兩個導板均由銅制作而成。雖然的確存在一些雙銅板電容器集成電路設計，但每一者均受到電容器板中的每一者所需的昂貴鑲嵌工藝步驟的困擾。
因此，所需要的是一種雙銅板集成電路電容器及一種可容易地且經(jīng)濟地集成到典 型制作工藝流程中的用于生產(chǎn)所述雙銅板集成電路電容器的工藝。

發(fā)明內(nèi)容
在實例性實施例中，本發(fā)明是一種在襯底上形成一個或一個以上集成電路電容器 的方法。所述方法包含在所述襯底中形成溝槽、用第一銅阻擋層給所述溝槽加襯及用 第一銅層大致填充所述溝槽。所述第一銅層通過所述第一銅阻擋層而與所述襯底大致 化學隔離。在所述第一銅層上方形成第二銅阻擋層且在所述第二銅阻擋層上方形成第 一介電層。所述介電層通過所述第二銅阻擋層而與所述第一銅層大致化學隔離。在所 述介電層上方形成第三銅阻擋層且在所述第三銅阻擋層上方形成第二銅層。所述第二 銅層是以非鑲嵌工藝形成的。
在另一實例性實施例中，本發(fā)明是一種在襯底上形成一個或一個以上集成電路電 容器的方法，其中所述方法包含在襯底中形成溝槽、用第一銅阻擋層給所述溝槽加襯 及用第一銅層大致填充所述溝槽。所述第一銅層通過所述第一銅阻擋層而與所述襯底 大致化學隔離。在所述第一銅層上方形成第二銅阻擋層且在所述第二銅阻擋層上方形 成第一介電層。所述介電層通過所述第二銅阻擋層而與所述第一銅層大致化學隔離。 在所述介電層上方形成第三銅阻擋層且在所述第三銅阻擋層上方形成第二銅層。所述 第二銅層是以非鑲嵌工藝形成的。應用及圖案化大致位于所述溝槽上方的蝕刻掩膜。
蝕刻所述第二銅阻擋層、所述第一介電層、所述第三銅阻擋層及所述第二銅層中未下 伏于所述蝕刻掩膜的部分。在所述第二銅層上方形成介電帽層。各向同性地蝕刻及部 分地底切所述第二銅層。所述底切允許所述介電帽層中未由所述第二銅層支撐的部分 坍塌在所述第二銅層的邊緣上方。
在另一實例性實施例中，本發(fā)明是一種集成電路電容器，其包括溝槽，其制作 于基底襯底中；第一銅阻擋層，其大致給所述溝槽加襯；第一銅板，其制作于所述第 一銅阻擋層上方且大致填充所述溝槽；第二銅阻擋層，其形成于所述第一銅板的最上 部分上方；及第一介電層，其形成于所述第二銅阻擋層上方。所述第一介電層經(jīng)配置 以與所述第一銅板電連通。第三銅阻擋層形成于所述第一介電層上方且第二銅板制作 于所述第三銅阻擋層上方。所述第二銅板是通過非鑲嵌工藝形成的且經(jīng)配置以與所述 第一介電層電連通。
在另一實例性實施例中，本發(fā)明是一種集成電路電容器，其包括第一銅阻擋層， 其大致形成于基底襯底上方；及第一銅板，其制作于所述第一銅阻擋層上方。所述第 一銅層通過所述第一銅阻擋層而與所述襯底大致化學隔離。第二銅阻擋層形成于所述 第一銅板的最上部分上方且第一介電層形成于所述第二銅阻擋層上方。所述第一介電 層經(jīng)配置以與所述第一銅板電連通且此外通過所述第二銅阻擋層而與所述第一銅板化學隔離。第三銅阻擋層形成于所述第一介電層上方且第二銅板制作于所述第三銅阻 擋層上方。所述第二銅板而與所述第一介電層大致化學隔離；此外，所述第二銅板是 通過非鑲嵌工藝形成的且經(jīng)配置以與所述第一介電層電連通。
在另一實例性實施例中，本發(fā)明是一種集成電路電容器，其包括溝槽，其制作 于基底襯底中；第一銅阻擋層，其大致給所述溝槽加襯；第一銅板，其制作于所述第 一銅阻擋層上方且大致填充所述溝槽；第二銅阻擋層，其形成于所述第一銅板的最上 部分上方；及第一介電層，其形成于所述第二銅阻擋層上方。所述第一介電層經(jīng)配置 以與所述第一銅板電連通。第三銅阻擋層形成于所述第一介電層上方且第二銅板制作 于所述第三銅阻擋層上方。所述第二銅板是通過非鑲嵌工藝形成的且經(jīng)配置以與所述 第一介電層電連通。對塌的介電帽層大致環(huán)繞所述第二銅板，除所述第二銅板中最接 近所述第三銅阻擋層的表面外。


圖1是根據(jù)現(xiàn)有技術(shù)制作的集成電路電容器的截面圖。 圖2是根據(jù)現(xiàn)有技術(shù)以銅鑲嵌工藝制作的集成電路電容器的截面圖。 圖3A-3P是根據(jù)本發(fā)明各種實例性實施例具有均由銅制作的兩個板的電容器的 處理步驟的各個階段的截面圖。
具體實施例方式
參照圖3A，基底襯底301可以是硅晶片?；蛘?，可選擇以晶片或非晶片形式的 另一元素族IV半導體或化合物半導體(例如，族III-V或II-VI)來用于基底襯底301 。 此外，基底襯底301可由絕緣體上硅或所屬技術(shù)領域的技術(shù)人員已知的各種其它基底 材料制作而成。
基底襯底301上可制作有多個有源集成電路裝置(未顯示)。此項技術(shù)中已知多 個有源集成電路裝置的制作方法?；滓r底301包含具有銅阻擋層303的溝槽。銅阻 擋層303大致給所述溝槽加襯以防止銅分子遷移到基底襯底301的周圍區(qū)域中。銅阻 擋層303由具有高導電率同時維持低銅擴散率以將任何隨后形成的銅導體與基底襯 底301化學隔離的材料形成。銅阻擋層303經(jīng)常是來自包含基于鈷的合金、基于釕的 合金、氮化硅、硅-銅氮化物、鉭及氮化鉭的材料的單或雙層沉積物。在特定實例性 實施例中，銅阻擋層303是300埃的鉭，之后是400埃到600埃的銅種子層。雖然基 于釕的無種層正開始出現(xiàn)在此項技術(shù)中，但通常使用銅種子層。如果采用種子層，則 所述種子層提供用于驅(qū)動后續(xù)電鍍工藝且還促進膜成核的鍍敷電流的低電阻導體。銅 阻擋層303進一步提供對隨后形成的第一 305A及第二 305B銅填充區(qū)域的粘合。
在此實例性實施例中，第一銅填充區(qū)域305A不必是本發(fā)明的一部分。第一銅填 充區(qū)域305A可僅是接近本發(fā)明的電容器的銅導線或者，替代地，可以是用于將第二
7銅填充區(qū)域305B電連接到集成電路(未顯示)的其它部分的銅導線。不論如何，第 二銅填充區(qū)域305B形成MIM電容器的底板的至少一部分。此外，銅阻擋層303及 第二銅填充區(qū)域305B不需要形成于溝槽中。因此，在替代實施例中，阻擋層303及 第二銅填充區(qū)域305B可以平面形式形成于襯底301的最上表面上方。
如此項技術(shù)中已知，就固有地較低電阻率及對電遷移的顯著抵抗兩者而論，銅具 有優(yōu)于Al、 Ti、 Ta及各種其它金屬材料的優(yōu)越性質(zhì)。然而，存在甚少的易失性銅化 合物。因此， 一般不能通過典型減性圖案化技術(shù)(例如，通常與其它金屬材料一起使 用的光致抗蝕劑掩蔽及等離子蝕刻)對銅進行圖案化。由此，銅處理通常使用稱為銅 鑲嵌處理的加性圖案化工藝。
在銅鑲嵌工藝中，借助其中將形成有導體的敞開的溝槽或開口來圖案化及蝕刻 (使用標準光刻工藝)下伏介電層及/或基底襯底。添加厚銅涂層使得所述銅明顯地 過填充所述溝槽或開口?；瘜W機械平坦化(CMP)工藝將銅移除到與周圍局部特征共面 的水平。經(jīng)常將所述周圍局部特征選擇為介電材料，例如二氧化硅(SiO》，其用作用 以確定所述CMP工藝步驟的端點的硬蝕刻停止材料。所述溝槽或開口內(nèi)所含有的銅 不被移除且成為經(jīng)圖案化導體?？梢罁?jù)后續(xù)工藝來蝕刻任何周圍介電材料或?qū)⑵淞粼?原處。
在圖3B中，在基底襯底301及第一 305A及第二 305B銅填充區(qū)域的最上部分 上方形成第一介電層307A。在特定實例性實施例中，介電層307A是沉積的氮化硅 (Si3N4)層，厚度為500埃到1000埃。還可使用其它類型的介電材料，例如(舉例來 說)，化學氣相沉積(CVD)所沉積的二氧化硅層。
可在介電層307A上方形成底部抗反射涂覆(BARC)層309 (圖3C)，之后是光 致抗蝕劑涂覆層。對所述光致抗蝕劑進行光刻方式曝光、顯影及蝕刻，從而形成經(jīng)圖 案化光致抗蝕劑層311。各向異性地蝕刻BARC層309及介電層309A，在第二銅填 充區(qū)域305B上停止。移除經(jīng)圖案化光致抗蝕劑層311及BARC層309的任何剩余部 分，從而留下經(jīng)圖案化介電層307B(圖3D)?？蓤?zhí)行濕法清潔從第二銅填充區(qū)域305B 的己暴露部分移除任何氧化形成物。
參照圖3E，形成第二銅阻擋層313A。在特定實例性實施例中，所述第二銅阻擋 層是沉積的Ta層，200埃到500埃厚。已暴露的鉭表面快速發(fā)生氧化?？墒褂萌芜x 氧等離子處理來增強有效介電常數(shù)。
在圖3F中，形成MIM介電層315A。所述MIM介電層可由(舉例來說)Si3N4 或者一種或一種以上其它高k介電材料構(gòu)成。高k介電材料在此項技術(shù)中是已知的且 包含例如五氧化鉭0^205)、氧化鋯(Zr02)、氧化鉿(HfC)2)及鋯鈦酸鉛(PZT)等膜。然而， 還可容易地采用其它介電材料來形成MIM介電層315A。在特定實例性實施例中， MIM介電層315A的厚度可介于20埃到1000埃的范圍內(nèi)。
在圖3G中，形成第三銅阻擋層317A，之后是組合的銅種子/銅層319A及介電 帽層321A。在特定實例性實施例中，第三銅阻擋層317A是Ta層，厚度為100埃到300埃，組合的銅種子/銅層319A是600埃到2500埃厚，且介電帽層321A是Si3N4， 厚度為300埃到1000埃。或者，組合的銅種子/銅層319A可在無銅種子層的情況下 僅由(舉例來說)經(jīng)濺射或電鍍銅層構(gòu)成。在銅層319A的任一形式中，制作工藝本 質(zhì)上是非鑲嵌工藝。舉例來說，在形成銅層319A之后不需要CMP步驟。因此，銅 層319A在任一面上將均不具有以鑲嵌工藝可發(fā)現(xiàn)的任何類型的精細條紋(雖然此類 條紋將對本發(fā)明幾乎沒有影響)。
參照圖3H，開始用以形成MIM頂板的光刻序列。在介電帽層321A上方形成第 二BARC層323A。在第二 BARC層323A上方形成光致抗蝕劑層。對所述光致抗蝕 劑層進行曝光、顯影及蝕刻，從而形成MIM頂板經(jīng)圖案化光致抗蝕劑層325。經(jīng)圖 案化光致抗蝕劑層325用作蝕刻掩膜并在第二 BARC層323A及介電帽層321A兩者 的若干部分各自被蝕刻(圖31)以分別形成經(jīng)蝕刻第二BARC層323B及經(jīng)蝕刻介電 帽層321B時保護下伏材料。
采用各向同性的銅濕蝕刻化學品來蝕刻組合的銅種子/銅層319A，由此稍微地底 切經(jīng)蝕刻介電帽層323B并形成銅MIM頂板319B (圖3J)。雖然實踐或生產(chǎn)本發(fā)明 的MIM電容器并不需要，但在經(jīng)蝕刻銅約等于銅種子層的厚度之后，介電帽層321B 立即坍塌，從而形成枬塌的介電層321C。坍塌的介電層321C保護下伏MIM頂板319B 不受后續(xù)蝕刻的影響。在特定實例性實施例中，將所述各向同性的銅濕蝕刻化學品選 擇為以對BARC、光致抗蝕劑及銅的較高選擇性具有小于每分鐘5000埃的蝕刻速率。
或者，可使用各向異性的干蝕刻(例如(舉例來說)，反應性離子蝕刻(RIE)) 來替代所述各向同性的濕蝕刻。各種化學品組合可經(jīng)并入以增加RIE的選擇性，使得 (舉例來說)氮化硅比任何鄰近非氮化硅層更容易地被蝕刻。此項技術(shù)中已知此類選 擇性增強。借助各向異性的干蝕刻，經(jīng)蝕刻介電帽層323B將不被充分地底切以形成 坍塌的介電層321C。然而，坍塌的介電層321C對于實踐或制作本發(fā)明來說并非必要 的。
參照圖3K，蝕刻上覆于經(jīng)圖案化介電層307B上的剩余層中的每一者(即，第 二銅阻擋層313A、 MIM介電層315A及第三銅阻擋層317A)的若干部分，由此形成 經(jīng)蝕刻第二銅阻擋層313B、經(jīng)蝕刻MIM介電層315B及經(jīng)蝕刻第三銅阻擋層317B。 還應注意，取決于用以形成經(jīng)圖案化介電層307B的所選材料及所選蝕刻劑，可部分 地蝕刻經(jīng)圖案化介電層307B，由此形成經(jīng)蝕刻的經(jīng)圖案化介電層307C。因此，經(jīng)蝕 刻的經(jīng)圖案化介電層307C用作蝕刻停止層。在特定實例性實施例中，RIE經(jīng)選擇而 用以蝕刻上覆于經(jīng)圖案化介電層307B上的層的若干部分。
在圖3L中，通過(舉例來說)氧等離子灰化步驟來移除MIM頂板經(jīng)圖案化光 致抗蝕劑層325及經(jīng)蝕刻第二 BARC層323B。高Q平面MIM電容器的構(gòu)造是大致 完整的。以圖3M開始用于產(chǎn)生頂板電極的步驟，其中在完成的MIM電容器上方形 成多層電介質(zhì)以為雙鑲嵌電極工藝做準備。第一 327A、第二 329A、第三331A及第 四333A介電層中的每一者經(jīng)選擇以允許選擇性蝕刻劑用于其中一個層比一個或一個以上鄰近層被更快地蝕刻的情況中。舉例來說，在特定實例性實施例中，將第一介電 層327A選擇為厚度介于200埃到1000埃的范圍內(nèi)的Si3N4，將第二介電層329A選 擇為厚度介于2000埃到8000埃的范圍內(nèi)的沉積氧化物，將第三介電層331A選擇為 厚度介于100埃到700埃的范圍內(nèi)的Si3N4，且將第四介電層333A選擇為厚度介于 0.5微米到1微米的范圍內(nèi)的沉積氧化物。然而，所屬技術(shù)領域的技術(shù)人員應認識到， 所給定的范圍是近似的且可依據(jù)例如所選的特定膜及所采用的特定工藝參數(shù)等因素 而變化。
在圖3N中，化學機械平坦化步驟對第四介電層333A進行平坦化以形成經(jīng)平坦 化介電層333B。在圖30中，在經(jīng)平坦化介電層333B上方形成第五介電層335。第 五介電層335的厚度范圍在厚度上可以是(舉例來說)300埃到1000埃以上。
在特定實例性實施例中，第五介電層335是Si3N4硬掩膜。在此實施例中，所述 硬掩膜(1)在后續(xù)通孔及溝槽光刻步驟期間充當互補抗反射電介質(zhì)；且(2)在隨后 蝕刻第一介電層327A期間保護經(jīng)平坦化介電層333B。通常在將溝槽圖案轉(zhuǎn)移到第五 介電層335及經(jīng)平坦化介電層333B中以及氧等離子灰化溝槽光刻BARC/光致抗蝕劑 堆棧(未顯示)之后執(zhí)行對第一介電層327A的蝕刻。第一介電層327A蝕刻是在不 保護經(jīng)移除的BARC/光致抗蝕劑堆棧的情況下的自對準蝕刻。因此，所述Si3N4硬掩 膜主要為犧牲層且用于保持下伏氧化物中的溝槽深度。
參照圖3P，蝕刻所述上覆多層膜堆棧以形成經(jīng)蝕刻第一 327B、第二 329B、第 三331B及第四333B介電層。所述各種層界定溝槽底部/通孔頂部，其中所述通孔延 伸以電接觸銅MIM頂板319B。用銅阻擋層337給通孔及溝槽壁加襯且經(jīng)雙鑲嵌電鍍 的銅層339同時填充所述通孔及所述溝槽，由此完成到銅MIM頂板319B的電極連 接。如此項技術(shù)中已知，經(jīng)電鍍銅層339的生長是多晶的。銅層339內(nèi)的粒度大小取 決于例如下伏層的紋理(即，微粗糙度)、生長條件參數(shù)(例如，溫度、鍍敷電壓等) 以及將被填充的溝槽的尺寸(例如，凹槽或通孔的尺寸)等因子?？筛鶕?jù)需要通過適 當?shù)耐嘶鸩襟E來控制粒度大小、且因此所述銅溝槽/通孔的總體電阻率。
在上文說明中，已參照本發(fā)明的特定實施例描述了本發(fā)明。然而，所屬技術(shù)領域 的技術(shù)人員應明白，可在不背離所附權(quán)利要求書中所述的本發(fā)明較寬廣精神及范圍的 情況下對本發(fā)明做出各種修改及改變。舉例來說，所屬技術(shù)領域的技術(shù)人員應了解， 許多類型的沉積技術(shù)，例如，濺射、化學氣相沉積(CVD)、物理氣相沉積(PVD)、電 子束蒸發(fā)(EBE)、電化學沉積(ECD)、熱蒸發(fā)及其它沉積技術(shù)可容易地用于所描述的各 種層。此外，可基于對最終產(chǎn)品的既定使用來選擇襯底。舉例來說，用作用于計算機 的集成電路的ASIC可形成于硅晶片上。在用于輕質(zhì)應用或撓性電路應用(例如，蜂 窩式電話或個人數(shù)據(jù)助理(PDA))的RF集成電路中，所述集成電路可形成于沉積有 二氧化硅及多晶硅的聚對苯二甲酸乙二酯(PET)襯底上，之后是受激準分子激光退火 (ELA)退火步驟。所屬技術(shù)領域的技術(shù)人員應了解，可釆用除所列出的那些以外的 其它類型的半導體及絕緣材料。舉例來說，BARC層可改進對用作蝕刻掩膜的光致抗
10蝕劑的處理及邊緣壁界定，但BARC層并非必需的。額外特定工藝制作及沉積技術(shù), 例如低壓化學氣相沉積(LPCVD)、超高真空CVD (UHCVD)及低壓四乙氧基硅烷 (LPTEOS)可容易地用于各種層且仍屬于本發(fā)明的范圍內(nèi)。雖然實例性實施例描述特 定類型的介電及半導體材料，但所屬技術(shù)領域的技術(shù)人員應認識到，其它類型的材料 及材料布置也可被有效地利用并實現(xiàn)相同或類似優(yōu)點。因此，應將所述說明書及圖式 視為說明性而非限制性意義。
權(quán)利要求
1、一種在襯底上形成一個或一個以上集成電路電容器的方法，所述方法包括在所述襯底中形成溝槽；用第一銅阻擋層給所述溝槽加襯；用第一銅層大致填充所述溝槽，所述第一銅層通過所述第一銅阻擋層而與所述襯底大致化學隔離；在所述第一銅層上方形成第二銅阻擋層；在所述第二銅阻擋層上方形成第一介電層，所述第一介電層通過所述第二銅阻擋層而與所述第一銅層大致化學隔離；在所述第一介電層上方形成第三銅阻擋層；及在所述第三銅阻擋層上方形成第二銅層，所述第二銅層是以非鑲嵌工藝形成的。
2、 如權(quán)利要求1所述的方法，其中在基底介電材料內(nèi)形成所述溝槽，所述基底 介電材料包括所述襯底的至少一部分。
3、 如權(quán)利要求1所述的方法，其中在半導體材料內(nèi)形成所述溝槽，所述半導體 材料包括所述襯底的至少一部分。
4、 如權(quán)利要求3所述的方法，其中所述半導體材料是硅且所述襯底是絕緣體上硅。
5、 如權(quán)利要求1所述的方法，其進一步包括在形成所述第二銅阻擋層之前在所述襯底上方形成第二介電材料；及 蝕刻所述第二介電材料的一部分，由此形成暴露所述第一銅層的一部分的開口。
6、 如權(quán)利要求1所述的方法，其進一步包括在所述第二銅層上方形成介電帽層；各向同性地蝕刻及部分地底切所述第二銅層；及允許所述經(jīng)底切介電帽層中未由所述第二帽層支撐的部分坍塌在所述第二銅層 的邊緣上方。
7、 如權(quán)利要求1所述的方法，其進一步包括在所述第二銅層上面形成一個或一個以上介電層；將通孔穿過所述一個或一個以上介電層的一部分向下蝕刻到所述第二銅層的最 上表面；用銅填充所述通孔。
8、 如權(quán)利要求l所述的方法，其中將所述第一介電層選擇為氮化硅。
9、 如權(quán)利要求1所述的方法，其進一步包括在用銅大致填充所述溝槽之前在所 述溝槽內(nèi)的所述銅阻擋層上方形成銅種子層。
10、 一種集成電路電容器，其包括-溝槽，其制作于基底襯底中； 第一銅阻擋層，其大致給所述溝槽加襯；第一銅板，其制作于所述第一銅阻擋層上方且大致填充所述溝槽； 第二銅阻擋層，其形成于所述第一銅板的最上部分上方；第一介電層，其形成于所述第二銅阻擋層上方，所述第一介電層經(jīng)配置以與所述 第一銅板電連通；第三銅阻擋層，其形成于所述第一介電層上方；及第二銅板，其制作于所述第三銅阻擋層上方，所述第二銅板是通過非鑲嵌工藝形 成的且經(jīng)配置以與所述第一介電層電連通。
11、 如權(quán)利要求10所述的集成電路電容器，其中所述第二銅板的任一面均不具 有來自鑲嵌工藝的標記。
12、 如權(quán)利要求10所述的集成電路電容器，其中所述第一介電層是氮化硅。
全文摘要
本發(fā)明揭示一種在襯底(301)上或襯底(301)中形成一個或一個以上電容器及由所述一個或一個以上電容器形成的電容器結(jié)構(gòu)的方法。所述方法包含在襯底(301)中形成溝槽、用第一銅阻擋層(303)給所述溝槽加襯及用第一銅層(305A)大致填充所述溝槽。第一銅層(305A)通過第一銅阻擋層(303)而與襯底(301)大致化學隔離。在第一銅層(305A)上方形成第二銅阻擋層(313A)且在第二銅阻擋層(313A)上方形成第一介電層(307A)。介電層(307A)通過第二銅阻擋層(313A)而與第一銅層(305A)大致化學隔離。在介電層(307A)上方形成第三銅阻擋層(317A)且在第三銅阻擋層(317A)上方形成第二銅層(319A)。第二銅層(319A)是以非鑲嵌工藝形成的。
文檔編號H01L21/283GK101523560SQ200780037899
公開日2009年9月2日 申請日期2007年9月24日 優(yōu)先權(quán)日2006年10月12日
發(fā)明者以賽亞·O·奧拉德伊, 艾倫·卡思伯森 申請人:愛特梅爾公司