專利名稱：存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導(dǎo)體裝置，特別是有關(guān)于一種用于集成電路的存儲單元陣列。
背景技術(shù)：
一般而言，存儲器晶片具有由存儲單元(memory cell)所構(gòu)成的陣列(array)，而各個存儲單元則分別由位線(bit line)與字線(word line)相互連接。位線與字線是用以在每個存儲單元上進(jìn)行信息的讀寫(read and write)操作，而每個存儲單元則分別代表一位(bit)的信息(information)。典型的存儲單元是使用晶體管(transistor)及/或電容器(capacitor)的組合來構(gòu)成一位的信息。隨著存儲單元尺寸的縮小，因此發(fā)展出不同種類的存儲器，例如將二位的信息儲存于一個存儲單元中。
硅氧氮氧硅結(jié)構(gòu)(silicon-oxide-nitride-oxide-silicon，SONOS，以下簡稱SONOS結(jié)構(gòu))是一種可將二位的信息儲存于一個存儲單元中的快閃存儲單元(flash memory cell)。傳統(tǒng)的SONOS結(jié)構(gòu)是由具有多層?xùn)艠O電極(gate electrode)的晶體管所構(gòu)成，通過在源極/漏極區(qū)域附近形成氧化物-氮化物-氧化物結(jié)構(gòu)(oxide-nitride-oxide，ONO結(jié)構(gòu))來捕捉(trap)與儲存電荷，用以代表邏輯上的“0”或“1”。然而，這種傳統(tǒng)的SONOS結(jié)構(gòu)無法將溝道區(qū)域(channel region)的尺寸減小，因此而限制了存儲單元的縮小化。
為了改善上述缺點，因此發(fā)展出側(cè)壁SONOS結(jié)構(gòu)(sidewallSONOS)，通過將電荷捕捉于間隙壁(spacer)中來達(dá)到儲存目的，其中，間隙壁是由氮化物所構(gòu)成，并沿著柵極側(cè)壁形成。雖然這種側(cè)壁SONOS結(jié)構(gòu)具有較短的溝道長度，然而這種結(jié)構(gòu)的存儲元件仍具有較大的尺寸，這是因為傳統(tǒng)側(cè)壁SONOS結(jié)構(gòu)需要較大的主動區(qū)域，使接觸窗(contact)可用以連接位線與源極/漏極區(qū)域所導(dǎo)致。
圖1a為具有側(cè)壁SONOS結(jié)構(gòu)的存儲陣列(memory array)，其包括主動區(qū)域10與12、用來定義主動區(qū)域的淺溝槽隔離物STI、字線(word line)14與16、晶體管20、22、24與26、源極/漏極區(qū)域30、用來儲存信息的氮化硅間隙壁17以及位線BL-1、BL-2、BL-3與BL-4。主動區(qū)域10與12以及字線14與16相互交叉(intersect)，而在交叉處形成晶體管20、22、24與26，在晶體管20、22、24與26具有源極/漏極區(qū)域30。此外，通過接觸窗13的形成，使位線BL-1、BL-2、BL-3與BL-4可與源極/漏極區(qū)域30彼此電性連接。在圖1a中，具有X圖案的方框即用來代表如上所述的接觸窗13。在圖1a的具有側(cè)壁SONOS結(jié)構(gòu)的存儲陣列中，可在源極側(cè)與漏極側(cè)的氮化層中分別儲存一位的信息，其中，上述氮化層例如為浮置柵極(floating gate)或間隙壁。
圖1b為沿著圖1a的1b-1b線的剖面圖，其顯示晶體管22的剖面，亦即半導(dǎo)體基底100、作為字線16的柵極、形成于柵極的側(cè)壁的氮化硅間隙壁17、源極/漏極區(qū)域30。此外，圖1b也顯示形成于柵極下方的柵極介電層19、形成于間隙壁17與字線16之間的襯里層15以及覆蓋晶體管22的介電層21。
圖1c為沿著圖1a的1c-1c線的剖面圖，其顯示晶體管22的剖面，亦即半導(dǎo)體基底100、作為字線16的柵極、形成于柵極的側(cè)壁的氮化硅間隙壁17、淺溝槽隔離物STI。此外，圖1c也顯示形成于柵極下方的柵極介電層19、形成于間隙壁17與字線16之間的襯里層15以及覆蓋晶體管22的介電層21。與圖1b不同的是，圖1c還繪示出柵極介電層下方的淺溝槽隔離物STI。
然而，在圖1a所示的結(jié)構(gòu)中，必須形成較寬的主動區(qū)域10與12才能形成如上所述的存儲陣列，這是因為必須主動區(qū)域上形成兩條位線，而得以分別在兩條位線上形成接觸窗，用以分別連接源極區(qū)域與漏極區(qū)域。由于這種結(jié)構(gòu)的主動區(qū)域較寬，也因此存儲陣列的尺寸難以縮小，因而限制了存儲裝置的縮小化。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種存儲裝置，包括一基底；一第一主動區(qū)域，形成于該基底中；一第二主動區(qū)域，形成于該基底中，該第一主動區(qū)域與該第二主動區(qū)域的長軸彼此平行；多個晶體管，設(shè)置于該第一主動區(qū)域與該第二主動區(qū)域之間，使得該第一主動區(qū)域與該第二主動區(qū)域作為該晶體管的源極/漏極區(qū)域使用。
本發(fā)明所述的存儲裝置，該晶體管為硅氧氮氧硅(SONOS)晶體管。
本發(fā)明所述的存儲裝置，該晶體管儲存二位信息。
本發(fā)明所述的存儲裝置，其特征在于，更包括一字線，垂直于該第一主動區(qū)域與該第二主動區(qū)域的長軸。
本發(fā)明所述的存儲裝置，該多個晶體管包括多個柵極，形成于該第一主動區(qū)域與該第二主動區(qū)域之間，并且與該字線電性連接。
本發(fā)明所述的存儲裝置，更包括一位線，平行于該第一主動區(qū)域與該第二主動區(qū)域的長軸。
本發(fā)明所述的存儲裝置，更包括一介電層，形成于該晶體管上，且該介電層具有平坦表面。
本發(fā)明另提供一種存儲裝置，包括多個晶體管，每個晶體管包括一柵極、一源極區(qū)域與一漏極區(qū)域，該多個晶體管的源極區(qū)域具有一第一共用主動區(qū)域，且該多個晶體管的漏極區(qū)域具有一第二共用主動區(qū)域，而該第一共用主動區(qū)域與該第二共用主動區(qū)域的長軸彼此平行；以及一字線，該字線與該柵極電性連接，且該字線垂直于該第一共用主動區(qū)域與該第二共用主動區(qū)域的長軸。
本發(fā)明所述的存儲裝置，該多個晶體管為硅氧氮氧硅(SONOS)晶體管。
本發(fā)明所述的存儲裝置，該多個晶體管儲存二位信息。
本發(fā)明所述的存儲裝置，更包括一位線，平行于該第一共用主動區(qū)域與該第二共用主動區(qū)域的長軸。
本發(fā)明又提供一種存儲裝置，一種存儲裝置，包括一基底；一存儲單元，形成于該基底上，該存儲單元具有一柵極；一介電層，覆蓋于該存儲單元上；以及一字線，覆蓋于該介電層上，該字線包括多晶硅，且該字線與該柵極電性相連。
本發(fā)明所述的存儲裝置，通過將儲存晶體管置于主動區(qū)域之間，使主動區(qū)域之間的間距以及存儲單元的尺寸得以縮小，因此有利于高密度存儲陣列的形成。


圖1a為傳統(tǒng)SONOS存儲陣列布局的俯視圖。
圖1b為沿著圖1a的1b-1b線的剖面圖。
圖1c為沿著圖1a的1c-1c線的剖面圖。
圖2a為根據(jù)本發(fā)明一實施例所繪示的SONOS存儲陣列布局的俯視圖。
圖2b為沿著圖2a的2b-2b線的剖面圖。
圖2c為沿著圖2a的2c-2c線的剖面圖。
圖2d為沿著圖2a的2d-2d線的剖面圖。
圖2e為用以形成SONOS存儲陣列的主動區(qū)域及淺溝槽隔離物的俯視圖。
圖3a至圖3e是根據(jù)本發(fā)明一實施例所繪示的晶體管制程剖面圖。
圖4a至圖4d是根據(jù)本發(fā)明另一實施例所繪示的晶體管制程剖面圖。
圖5a至圖5e是根據(jù)本發(fā)明又一實施例所繪示的晶體管制程剖面圖。
具體實施例方式
在本發(fā)明的一實施例中，是利用由氮化物所構(gòu)成的間隙壁來作為儲存電荷的區(qū)域，然而本發(fā)明不限于此，本發(fā)明的概念亦可使用于其他種類的裝置中，例如平面型SONOS(planar SONOS)存儲單元、單獨存儲裝置(stand-alone memory device)，或與其他電路整合而成的存儲裝置。平面型SONOS存儲單元是利用形成于柵極電極中的氮化層作為捕捉層(trapping layer)。
請參照圖2a與圖2e，圖中顯示根據(jù)本發(fā)明一實施例的存儲陣列200，存儲陣列200包括多個主動區(qū)域210，每個主動區(qū)域210的長軸大致上平行。相鄰兩個主動區(qū)域210之間包括連系兩者的橫向主動區(qū)域210’，而這些主動區(qū)域210、210’是以淺溝槽隔離物STI定義出。存儲陣列200是由多個存儲單元101以矩陣方式排列而成。存儲陣列200包括多個區(qū)塊狀柵極220，其形成于相鄰的主動區(qū)域210之間，且跨于橫向主動區(qū)域210’上方；源極/漏極區(qū)域，形成于長軸大致上為平行的主動區(qū)域210之中；字線222，其長軸大致上垂直于主動區(qū)域210，且形成于橫向主動區(qū)域210’上；字線接觸窗224，用以電性連接上述字線222與區(qū)塊狀柵極220；位線BL-1、BL-2、BL-3以及BL-4，形成于主動區(qū)域210上，且與字線222大致上互為垂直；以及位線接觸窗228，用以電性連接上述位線BL-1、BL-2、BL-3以及BL-4與源極/漏極區(qū)域。再者，區(qū)塊狀柵極220的側(cè)壁形成有間隙壁221，用以捕捉載流子或電荷，而達(dá)到儲存信息的目的。
換言之，字線222形成于存儲陣列200之上，且字線222的長軸與主動區(qū)域210的長軸大致上垂直。字線接觸窗224形成于字線222以及位于其下的柵極220之間。位線BL-1、BL-2、BL-3以及BL-4的長軸與主動區(qū)域210的長軸大致上平行，位線接觸窗228形成于位線以及位于位線下方的主動區(qū)域210之間，圖2a中，以具有X圖案的方框來代表字線接觸窗224或位線接觸窗228。
請參照圖2b至圖2d，其中圖2b為沿著圖2a的2b-2b線的剖面圖，而圖2c為沿著圖2a的2c-2c線的剖面圖，圖2d則是沿著圖2a的2d-2d線的剖面圖。這些圖顯示半導(dǎo)體基底190；形成于半導(dǎo)體基底190的橫向主動區(qū)域210’上方的柵極220；位于柵極220下方兩側(cè)的源極/漏極區(qū)域S/D，其形成于主動區(qū)域210之中；以及設(shè)于柵極220側(cè)壁的間隙壁221，其例如以氮化硅材料構(gòu)成，用來儲存信息。柵極介電層130形成于柵極220的下方，而間隙壁221與柵極220之間具有襯里層150，其延伸至柵極介電層130兩側(cè)，熱載流子會穿隧柵極介電層130兩側(cè)的內(nèi)襯層150而使間隙壁221捕捉電荷。
通過形成于介電層209之中的字線接觸窗224，可電性連接?xùn)艠O220與字線222。再者，源極/漏極區(qū)域S/D之間為晶體管的溝道區(qū)，其位于橫向主動區(qū)域210’之中。介電層223是形成于字線222的上方，用以電性絕緣字線222與后續(xù)形成的位線BL-1、BL-2。再者，通過形成于介電層223與209的接觸窗228，可電性連接位線BL-1、BL-2與源極/漏極區(qū)域S/D。而圖2c所示的淺溝槽隔離物STI是形成于半導(dǎo)體基底190之中。
通過施加適當(dāng)?shù)碾妷河跂艠O、源極與漏極，可使每個存儲單元儲存二位的信息于柵極220兩側(cè)壁的間隙壁221之內(nèi)。
換言之，在本發(fā)明的一實施例中，柵極220的兩側(cè)可分別儲存一位的信息。例如，可在每個柵極220側(cè)邊靠近位線BL-1之處儲存一位的信息，而在靠近位線BL-2之處儲存另一位的信息。如圖2a所示的存儲陣列200使主動區(qū)域210的尺寸得以降低，進(jìn)而縮小存儲裝置的尺寸。
圖3a至圖3e、圖4a至圖4d與圖5a至圖5e是根據(jù)本發(fā)明三種不同實施例所繪示的晶體管的制程剖面圖，其可用以形成如上所述的存儲陣列。
請參照圖3a，其顯示上方具有晶體管312的基底310?；?10可由整體硅(bulk silicon)、經(jīng)過摻雜(doped)的硅、未經(jīng)過摻雜(undoped)的硅或絕緣層上覆硅結(jié)構(gòu)(semiconductor oninsulator，以下簡稱SOI結(jié)構(gòu))所構(gòu)成。一般說來，SOI結(jié)構(gòu)是一種將絕緣層形成于基底中，而將例如為硅的半導(dǎo)體材料形成于絕緣層上的結(jié)構(gòu)，絕緣層可由埋入式氧化層(buried oxide layer，BOX)或氧化硅(silicon oxide)層所構(gòu)成，而基底可為硅基底或玻璃(glass)基底，然本發(fā)明不限于此，其他例如具有多層結(jié)構(gòu)(multi-layered)的基底或梯度基底(gradient substrate)亦可作為基底使用。
利用一般的方式形成并圖案化柵極介電層(gate dielectriclayer)314與柵極電極(gate electrode)316于基底310上。
晶體管312包括硬掩膜(hard mask)317、襯里層(liner)318、間隙壁320以及源極/漏極區(qū)域322。柵極介電層314與柵極電極316形成于基底310上，硬掩膜317形成于柵極電極316上，用以在蝕刻過程中保護(hù)位于底下的柵極電極316免受蝕刻影響，襯里層318與間隙壁320是沿著(alongside)柵極電極316而形成。柵極介電層314最好是由高介電常數(shù)材料(high-K dielectric material)所構(gòu)成，其可例如為氧化硅(silicon oxide)、氮氧化硅(siliconoxynitride)、氮化硅(silicon nitride)、氧化物(oxide)或含氮的氧化物(nitrogen-containing oxide)。其他可能的材料包括氧化鋁(aluminum oxide)、氧化鑭(lanthanum oxide)、氧化鉿(hafniumoxide)、氧化鋯(zirconium oxide)或氮氧化鉿(hafniumoxynitride)。
在本發(fā)明一較佳實施例中，柵極介電層314是由氧化層所構(gòu)成，其可經(jīng)由氧化步驟或化學(xué)氣相沉積步驟(chemical vapordeposition，CVD)而形成。上述氧化步驟可例如是在包括有氧化物、水(H2O)、一氧化氮(NO)或其組合物的環(huán)境中使用濕式或干式熱氧化法(wet or dry thermal oxidation)的氧化步驟。而上述化學(xué)氣相沉積步驟可例如是使用四乙氧基硅烷(tetra-ethyl-ortho-silicate，TEOS)與氧氣(oxygen)作為前趨物(precursor)的化學(xué)氣相沉積步驟。
柵極電極316最好是由導(dǎo)電材料所構(gòu)成，例如金屬、金屬硅化物(metal silicide)、金屬氮化物(metal nitride)或者經(jīng)過摻雜的多晶硅(doped poly-crystalline silicon)。上述金屬可例如是鉭、鈦、鉬、鎢、鉑、鋁、鉿或釕等金屬，上述金屬硅化物可例如是鈦化硅(titanium silicide)、鈷化硅(cobalt silicide)、鎳化硅(nickel silicide)或鉭化硅(tantalum silicide)等金屬硅化物，而上述金屬氮化物可例如是氮化鈦(titanium nitride)或氮化鉭(tantalum nitride)等金屬氮化物。此外，在本發(fā)明的一實施例中，多晶硅可通過先沉積一層非晶硅(amorphous silicon)，接著將其再結(jié)晶(recrystallize)而形成。
硬掩膜317可由例如為Si3N4等含氮材料所構(gòu)成，例如利用硅烷(silane)與氨氣(ammonia)作為前趨物的化學(xué)氣相沉積步驟而形成。然本發(fā)明不限于此，例如氮氧化硅(silicon oxynitride，SiOxNy)或肟化硅(silicon oxime，SiOxNyHz)等材料亦可使用于硬掩膜317中。
柵極介電層314、柵極電極316與硬掩膜317可通過光刻步驟(photolithography)圖案化(patterned)。一般說來，光刻步驟包括形成一光致抗蝕劑(photoresist)，接著使用光罩(mask)將光致抗蝕劑遮蔽，并進(jìn)行曝光(expose)與顯影(develop)步驟。在本發(fā)明的一實施例中，首先在基底310上沉積柵極介電層材料、柵極電極材料及硬掩膜材料，接著在上述材料層之上形成一光致抗蝕劑，將光致抗蝕劑圖案化，并使用蝕刻步驟(etch)將未受光致抗蝕劑保護(hù)的多余材料去除，僅留下被光致抗蝕劑所保護(hù)的材料層，之后將光致抗蝕劑移除，即形成如圖3a所示的柵極介電層314、柵極電極316與硬掩膜317。柵極電極316最好是由多晶硅所構(gòu)成，而柵極介電層314最好是由氧化物所構(gòu)成。此外，上述蝕刻步驟可為濕蝕刻(wet etch)、干蝕刻(dry etch)、非等向性蝕刻(anisotropic)或等向性蝕刻(isotropic)步驟，且最好是非等向性干蝕刻步驟。
襯里層318最好是由氧化物構(gòu)成，此氧化物是利用濕式或干式熱氧化步驟所形成，而上述氧化步驟最好是在包括有氧化物、水(H2O)及/或一氧化氮(NO)的環(huán)境中施行。襯里層318也可以通過使用四乙氧基硅烷(TEOS)與氧氣作為前趨物的化學(xué)氣相沉積步驟而形成。
間隙壁320最好是由Si3N4所構(gòu)成，或者由SixNy、SiOxNy或SiOxNy:Hz所構(gòu)成。在本發(fā)明一較佳實施例中，間隙壁320最好是由使用硅烷與氨氣作為前趨物的化學(xué)氣相沉積步驟而形成的Si3N4所構(gòu)成。
源極/漏極區(qū)域322可通過離子注入步驟而形成。若源極/漏極區(qū)域322注入N型摻雜物，則形成N型金屬氧化物半導(dǎo)體(n-typemetal oxide semiconductor，以下簡稱NMOS裝置)。若源極/漏極區(qū)域322注入P型摻雜物，則形成P型金屬氧化物半導(dǎo)體(p-type metal oxide semiconductor，以下簡稱PMOS裝置)。上述N型摻雜物可為磷、氮、砷或銻，而上述P型摻雜物可為硼、鋁或銦。另外，NMOS裝置與PMOS裝置可視情況需要而形成于同一晶片上，在此實施例中，必須使用多次的形成光致抗蝕劑步驟以及離子注入步驟，使晶片中的特定區(qū)域得以注入N型摻雜物及/或P型摻雜物。
此外，在上述晶體管的制作過程中也可以使用硅化步驟(silicidation process)。通過硅化步驟的使用，可以改善柵極電極316的導(dǎo)電率(conductivity)，并降低源極/漏極區(qū)域322的接觸電阻(contact resistance)。利用硅化步驟所制造的金屬硅化物(metal silicide)可透過下列步驟而形成利用等離子氣相沉積步驟(plasma vapor deposition，PVD)在晶體管上沉積例如為鈦、鎳、鎢或鈷的金屬層，之后施以回火步驟(anneal)，用以使金屬層與此金屬層底下的柵極電極316與源極/漏極區(qū)域322中的硅成份反應(yīng)，而形成金屬硅化物。經(jīng)過上述硅化步驟之后，一部分的金屬層形成金屬硅化物，而其余部分則仍為金屬層，例如覆蓋于間隙壁320之上的金屬層則為未反應(yīng)的金屬層。在形成金屬硅化物之后，可利用濕蝕刻步驟選擇性地移除未反應(yīng)的金屬層。另外，在上述硅化步驟中可使用多次的回火步驟，用以改變硅化物區(qū)域的相(phase)，使電阻值可更進(jìn)一步的降低。
上述晶體管的形成步驟僅為本發(fā)明的一實施例，然而本發(fā)明不限于此，其他種類晶體管，例如具有隆起型源/漏極(raisedsource/drains)的晶體管、分離式柵極晶體管(split-gatetransistor)、鰭式場效晶體管(fin field effect transistor，F(xiàn)inFET)、具有不同于上述的構(gòu)成材料與厚度的晶體管、或者具有多層襯里層與間隙壁的晶體管，皆可使用于本發(fā)明的不同實施例中。
圖3b所繪示的是介電層330形成于晶體管312的情形。在此實施例中，介電層330最好是由氧化物構(gòu)成，此氧化物是利用濕式或干式熱氧化步驟所形成，而上述氧化步驟最好是在包括有氧化物、水(H2O)及/或一氧化氮(NO)的環(huán)境中施行。介電層330也可以通過使用四乙氧基硅烷(TEOS)與氧氣作為前趨物的化學(xué)氣相沉積步驟所形成。介電層330的厚度最好至少大于柵極電極316與硬掩膜317的高度。
圖3c顯示圖3b中的介電層330經(jīng)過平坦化(planarization)步驟之后的情形，上述平坦化步驟可例如是化學(xué)機械研磨(chemical-mechanical polishing)步驟，并通過硬掩膜317作為蝕刻停止層，而經(jīng)過平坦化步驟之后的介電層330則形成大致上平坦的表面。
圖3d顯示圖3c中的硬掩膜317被移除之后的情形。在本發(fā)明的一實施例中，硬掩膜317是由氮化硅所構(gòu)成，因此可由使用磷酸(H3PO4)作為蝕刻液的濕蝕刻步驟加以移除。在移除硬掩膜317之后，則暴露出柵極電極316。
圖3e顯示在圖3d的結(jié)構(gòu)上形成導(dǎo)電層340之后的情形。導(dǎo)電層340最好是由經(jīng)過摻雜的多晶硅所構(gòu)成。之后，利用光刻步驟及蝕刻步驟將導(dǎo)電層340圖案化，即可作為如圖2a所示的字線222。
之后，可在圖3e所繪示的結(jié)構(gòu)上形成層間介電層(inter-layer dielectric，ILD，圖中未繪示)以及金屬層(圖未顯示)，此時所形成的金屬層可作為位線使用，例如圖2a所示的位線BL-1、BL-2、BL-3以及BL-4。介層窗(via)以及其他內(nèi)連線結(jié)構(gòu)(interconnect structure)亦可形成于圖3e所示的結(jié)構(gòu)上。
請參照圖4a至圖4d，其為根據(jù)本發(fā)明第二實施例所形成的晶體管的制程剖面圖。請參照圖3a與圖4a，其中，相同的符號代表相同的結(jié)構(gòu)，于此不再贅述。圖4a所繪示的結(jié)構(gòu)與圖3a類似，不同之處，在于圖4a所繪示的結(jié)構(gòu)中并無硬掩膜317此元件，亦即在圖4a至圖4d所繪示的實施例中無需硬掩膜317作為蝕刻停止層。
請參照圖4b，其顯示在晶體管312上形成介電層430之后的情形。在此實施例中，介電層430與圖3b中的介電層330類似，亦由氧化物所構(gòu)成，不同之處在于，介電層330的厚度至少大于柵極電極316與硬掩膜317的高度，然而介電層430的厚度則較薄，甚至可小于柵極電極316的厚度。介電層430的厚度最好是介于300至500埃之間。在此須注意的是，圖3b中的介電層330具有平坦表面，然而圖4b的介電層430則可具有非平坦的表面。
如圖4c所示，在形成介電層430之后，接著在介電層430中以及柵極電極316之上形成介層窗432，其暴露出一部分的柵極電極316表面，而形成一接觸點(contact point)，用以在后續(xù)的制程中于此接觸點上形成字線。介層窗432可使用光刻步驟形成。
圖4d所繪示的是在圖4c的結(jié)構(gòu)上形成導(dǎo)電層440之后的情形。導(dǎo)電層440最好是由經(jīng)過摻雜的多晶硅所構(gòu)成。之后，利用光刻步驟及蝕刻步驟將導(dǎo)電層440圖案化，即可作為如圖2a所示的字線222。在此須注意的是，此實施例中的字線(亦即圖4d中的導(dǎo)電層440)具有非平坦的表面。
請參照圖5a至圖5e，圖中所繪示的是根據(jù)本發(fā)明的第三實施例所形成的晶體管的制程剖面圖。請參照圖5a、圖3a與圖4a，其中，相同的符號代表相同的結(jié)構(gòu)，于此不再贅述。
請參照圖5b，圖中繪示的是在晶體管312上形成介電材料，并使用化學(xué)機械研磨(CMP)將其平坦化，而形成介電層530之后的情形。在此實施例中，介電層530與圖3b中的介電層330)類似，亦由氧化物所構(gòu)成。在使用化學(xué)機械研磨步驟之前，介電材料是形成于柵極電極316之上，且其厚度約大于2000埃。經(jīng)過化學(xué)機械研磨步驟之后，介電層530具有大致上平坦的表面，而厚度則約大于1000埃。
如圖5c所示，在形成圖5b中的介電層530之后，接著在介電層530中以及柵極電極316之上形成介層窗532，其暴露出一部分的柵極電極316表面，而形成一接觸點(contact point)，用以在后續(xù)的制程中于此接觸點上形成字線。介層窗532可使用光刻步驟及蝕刻步驟形成。
圖5d所繪示的是在圖5c的介層窗532之中形成導(dǎo)電材料538之后的情形。導(dǎo)電材料538是使用如下方式形成在介層窗532中填充導(dǎo)電材料，并使用例如化學(xué)機械研磨步驟(CMP)，使填充于介層窗532中的導(dǎo)電材料538具有平坦表面。
圖5e所繪示的是在圖5d的結(jié)構(gòu)上形成導(dǎo)電層540之后的情形。導(dǎo)電層540最好是由經(jīng)過摻雜的多晶硅所構(gòu)成。之后，利用光刻步驟將導(dǎo)電層540圖案化，即可作為如圖2a所示的字線222。在此須注意的是，此實施例中的字線(亦即圖5e中的導(dǎo)電層540)具有大致上平坦的表面。
本發(fā)明通過將儲存晶體管(storage transistor)置于主動區(qū)域之間，使主動區(qū)域之間的間距(pitch)以及存儲單元的尺寸(dimension)得以縮小，因此有利于高密度存儲陣列的形成。
在本發(fā)明的一實施例中，字線222是由多晶硅所構(gòu)成，然本發(fā)明不限于此，亦可使用其他導(dǎo)電材料，例如金屬、金屬硅化物或金屬氮化物等導(dǎo)電材料，上述金屬可例如是鉭、鈦、鉬、鎢、鉑、鋁、鉿、釕或銅等金屬，上述金屬硅化物可例如是鈦化硅(titaniumsilicide)、鈷化硅(cobalt silicide)、鎳化硅(nickel silicide)或鉭化硅(tantalum silicide)等金屬硅化物，而上述金屬氮化物可例如是氮化鈦(titanium nitride)或氮化鉭(tantalum nitride)等金屬氮化物。
以上所述僅為本發(fā)明較佳實施例，然其并非用以限定本發(fā)明的范圍，任何熟悉本項技術(shù)的人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可在此基礎(chǔ)上做進(jìn)一步的改進(jìn)和變化，因此本發(fā)明的保護(hù)范圍當(dāng)以本申請的權(quán)利要求書所界定的范圍為準(zhǔn)。
附圖中符號的簡單說明如下10、12、210主動區(qū)域210’橫向主動區(qū)域14、16、222字線20、22、24、26、312晶體管30、322源極/漏極區(qū)域200存儲陣列220柵極224字線接觸窗13、228位線接觸窗100、190、310半導(dǎo)體基底19、130、314柵極介電層316柵極電極317硬掩膜15、318襯里層17、221、320間隙壁21、209、223、330、430、530介電層340、440、540導(dǎo)電層432、532介層窗538導(dǎo)電材料BL-1、BL-2、BL-3、BL-4位線STI淺溝槽隔離物
權(quán)利要求
1.一種存儲裝置，其特征在于，該存儲裝置包括一基底；一第一主動區(qū)域，形成于該基底中；一第二主動區(qū)域，形成于該基底中，該第一主動區(qū)域與該第二主動區(qū)域的長軸彼此平行；以及多個晶體管，設(shè)置于該第一主動區(qū)域與該第二主動區(qū)域之間，使得該第一主動區(qū)域與該第二主動區(qū)域作為該晶體管的源極/漏極區(qū)域使用。
2.根據(jù)權(quán)利要求1所述的存儲裝置，其特征在于，該晶體管為硅氧氮氧硅晶體管。
3.根據(jù)權(quán)利要求1所述的存儲裝置，其特征在于，該晶體管儲存二位信息。
4.根據(jù)權(quán)利要求1所述的存儲裝置，其特征在于，更包括一字線，垂直于該第一主動區(qū)域與該第二主動區(qū)域的長軸。
5.根據(jù)權(quán)利要求4所述的存儲裝置，其特征在于，該多個晶體管包括多個柵極，形成于該第一主動區(qū)域與該第二主動區(qū)域之間，并且與該字線電性連接。
6.根據(jù)權(quán)利要求1所述的存儲裝置，其特征在于，更包括一位線，平行于該第一主動區(qū)域與該第二主動區(qū)域的長軸。
7.根據(jù)權(quán)利要求1所述的存儲裝置，其特征在于，更包括一介電層，形成于該晶體管上，且該介電層具有平坦表面。
8.一種存儲裝置，其特征在于，該存儲裝置包括多個晶體管，每個晶體管包括一柵極、一源極區(qū)域與一漏極區(qū)域，該多個晶體管的源極區(qū)域具有一第一共用主動區(qū)域，且該多個晶體管的漏極區(qū)域具有一第二共用主動區(qū)域，而該第一共用主動區(qū)域與該第二共用主動區(qū)域的長軸彼此平行；以及一字線，該字線與該柵極電性連接，且該字線垂直于該第一共用主動區(qū)域與該第二共用主動區(qū)域的長軸。
9.根據(jù)權(quán)利要求8所述的存儲裝置，其特征在于，該多個晶體管為硅氧氮氧硅晶體管。
10.根據(jù)權(quán)利要求8所述的存儲裝置，其特征在于，該多個晶體管儲存二位信息。
11.根據(jù)權(quán)利要求8所述的存儲裝置，其特征在于，更包括一位線，平行于該第一共用主動區(qū)域與該第二共用主動區(qū)域的長軸。
全文摘要
本發(fā)明提供一種存儲裝置，包括一基底；一第一主動區(qū)域，形成于該基底中；一第二主動區(qū)域，形成于該基底中，該第一主動區(qū)域與該第二主動區(qū)域的長軸彼此平行；多個晶體管，設(shè)置于該第一主動區(qū)域與該第二主動區(qū)域之間，使得該第一主動區(qū)域與該第二主動區(qū)域作為該晶體管的源極/漏極區(qū)域使用。本發(fā)明通過將儲存晶體管置于主動區(qū)域之間，使主動區(qū)域之間的間距以及存儲單元的尺寸得以縮小，因此有利于高密度存儲陣列的形成。
文檔編號H01L27/105GK1979866SQ20061010429
公開日2007年6月13日 申請日期2006年8月9日 優(yōu)先權(quán)日2005年12月5日
發(fā)明者李自強 申請人:臺灣積體電路制造股份有限公司