專利名稱：集成電路的內(nèi)連線結(jié)構(gòu)以及靜態(tài)隨機(jī)存取存儲(chǔ)單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導(dǎo)體設(shè)計(jì)，特別是有關(guān)于一種集成電路的內(nèi)連線結(jié)構(gòu)。
背景技術(shù)：
隨著半導(dǎo)體技術(shù)演進(jìn)至深次微米(deep sub-micron)的時(shí)代，晶片內(nèi)的電路結(jié)構(gòu)亦變得更加擁擠。舉例來(lái)說(shuō)，靜態(tài)隨機(jī)存取存儲(chǔ)(static random access memory；SRAM)單元的電路結(jié)構(gòu)已變得如此稠密，以致于完成所有必要的布線變得額外地困難。從一金屬層至另一金屬層的接觸區(qū)(contact)需要內(nèi)連線結(jié)構(gòu)。在雙鑲嵌金屬制程(dual damascene metallization process)中，導(dǎo)電材料被注入介層孔(via)及溝槽(trench)，而多余的部分則以諸如化學(xué)機(jī)械研磨法(chemical mechanical polishing；CMP)磨除。接觸區(qū)(由導(dǎo)電材料注入介層孔而形成)提供垂直連接，而溝槽(亦由導(dǎo)電材料所填充)則提供側(cè)邊的墊片及導(dǎo)線。在集成電路的所有以微影技術(shù)(lithography)及蝕刻(etching)來(lái)形成的半導(dǎo)體結(jié)構(gòu)中，介層孔通常為最小的特性結(jié)構(gòu)。
因?yàn)橛邢薜墓鈱W(xué)微影(photolithography)技術(shù)，持續(xù)縮小的介層接觸區(qū)對(duì)集成電路制造形成一大挑戰(zhàn)。若介層孔沒(méi)對(duì)準(zhǔn)，整個(gè)內(nèi)連線結(jié)構(gòu)便無(wú)法形成。因此，隨著集成電路尺寸持續(xù)縮小，提供介層孔適當(dāng)調(diào)?？臻g的內(nèi)連線結(jié)構(gòu)便成為首要之務(wù)。

發(fā)明內(nèi)容
為獲致上述的目的，本發(fā)明提出一種形成于半導(dǎo)體基底上的集成電路內(nèi)連線結(jié)構(gòu)。其中，第一導(dǎo)體層形成于上述半導(dǎo)體基底上。第一介層接觸區(qū)形成于上述第一導(dǎo)體層上。第二介層接觸區(qū)形成于上述第一介層接觸區(qū)上。第二導(dǎo)體層形成于上述第二介層接觸區(qū)上。第一與第二介層接觸區(qū)其中之一的橫截面大體上大于另一橫截面以改善其著陸空間(landing margin)，因而無(wú)需在第一與第二介層接觸區(qū)之間使用著陸墊片(landing pad)。
本發(fā)明所述的集成電路的內(nèi)連線結(jié)構(gòu)，上述第一介層接觸區(qū)或上述第二介層接觸區(qū)具有一大體上與縱向方向一致的側(cè)壁。
本發(fā)明所述的集成電路的內(nèi)連線結(jié)構(gòu)，上述第一介層接觸區(qū)的橫截面大體上大于上述第二介層接觸區(qū)的橫截面。
本發(fā)明所述的集成電路的內(nèi)連線結(jié)構(gòu)，從俯視圖來(lái)看，其中上述第一介層接觸區(qū)的橫截面邊界大得足以圍繞上述第二介層接觸區(qū)的橫截面邊界。
本發(fā)明還提供一種集成電路的內(nèi)連線結(jié)構(gòu)，所述集成電路的內(nèi)連線結(jié)構(gòu)包括一第一導(dǎo)體層，形成于一第一金屬層上；一第一介層接觸區(qū)，直接耦接至上述第一導(dǎo)體層，形成于上述第一金屬層上；一第二導(dǎo)體層，形成于一第二金屬層上；一第二介層接觸區(qū)，直接耦接至上述第二導(dǎo)體層，形成于上述第二金屬層上；以及一個(gè)以上的中間介層接觸區(qū)，耦接于上述第一介層接觸區(qū)與上述第二介層接觸區(qū)之間，所述中間介層接觸區(qū)在一個(gè)以上的中間金屬層之上，介于上述第一金屬層與上述第二金屬層之間，其中上述第一介層接觸區(qū)、第二介層接觸區(qū)、以及中間介層接觸區(qū)之一橫截面大體上大于其他的橫截面，以改善著陸空間，因而無(wú)需在其間使用一著陸墊片。
本發(fā)明所述的集成電路的內(nèi)連線結(jié)構(gòu)，上述中間介層接觸區(qū)的深度延伸貫穿上述中間金屬層。
本發(fā)明所述的集成電路的內(nèi)連線結(jié)構(gòu)，上述第一介層接觸區(qū)、第二介層接觸區(qū)、或中間介層接觸區(qū)具有大體上與縱向方向一致的側(cè)壁。
本發(fā)明所述的集成電路的內(nèi)連線結(jié)構(gòu)，上述第一介層接觸區(qū)的橫截面大體上大于上述第二介層接觸區(qū)的橫截面。
本發(fā)明所述的集成電路的內(nèi)連線結(jié)構(gòu)，從俯視圖來(lái)看，其中上述第一介層接觸區(qū)的橫截面邊界大得足以圍繞上述第二介層接觸區(qū)的橫截面邊界。
本發(fā)明所述的集成電路的內(nèi)連線結(jié)構(gòu)，上述中間介層接觸區(qū)的橫截面大體上大于上述第二介層接觸區(qū)的橫截面。
本發(fā)明所述的集成電路的內(nèi)連線結(jié)構(gòu)，從俯視圖來(lái)看，其中上述中間介層接觸區(qū)的橫截面邊界大得足以圍繞上述第二介層接觸區(qū)的橫截面邊界。
本發(fā)明又提供一種靜態(tài)隨機(jī)存取存儲(chǔ)單元的內(nèi)連線結(jié)構(gòu)，形成于一半導(dǎo)體基底上，所述靜態(tài)隨機(jī)存取存儲(chǔ)單元的內(nèi)連線結(jié)構(gòu)包括一第一導(dǎo)體層，形成于上述半導(dǎo)體基底上；一第一介層接觸區(qū)，具有大體上與縱向方向一致的側(cè)壁，形成于上述第一導(dǎo)體層上；一第二介層接觸區(qū)，形成于上述第一介層接觸區(qū)上；以及一第二導(dǎo)體層，具有大體上與縱向方向一致的側(cè)壁，形成于上述第二介層接觸區(qū)上，其中上述第一介層接觸區(qū)與第二介層接觸區(qū)之一的橫截面大體上大于另一橫截面以改善其著陸空間，因而無(wú)需在上述第一介層接觸區(qū)與第二介層接觸區(qū)之間使用一著陸墊片。
本發(fā)明所述的靜態(tài)隨機(jī)存取存儲(chǔ)單元的內(nèi)連線結(jié)構(gòu)，從俯視圖來(lái)看，其中上述第一介層接觸區(qū)的橫截面邊界大得足以圍繞上述第二介層接觸區(qū)的橫截面邊界。
本發(fā)明進(jìn)而提供一種靜態(tài)隨機(jī)存取存儲(chǔ)單元，所述靜態(tài)隨機(jī)存取存儲(chǔ)單元包括一第一反相器，具有一第一PMOS(P型金屬氧化物半導(dǎo)體)晶體管及一第一NMOS(N型金屬氧化物半導(dǎo)體)晶體管分別在一供應(yīng)電壓與一互補(bǔ)供應(yīng)電壓之間串聯(lián)起來(lái)；一第二反相器，具有一第二PMOS晶體管及一第二NMOS晶體管分別在上述供應(yīng)電壓與上述互補(bǔ)供應(yīng)電壓之間串聯(lián)起來(lái)，其中上述第一NMOS晶體管的漏極耦接至上述第二PMOS晶體管及上述第二NMOS晶體管的柵極，而上述第二NMOS晶體管的漏極耦接至上述第一PMOS晶體管及上述第一NMOS晶體管的柵極；一第一傳輸柵晶體管，耦接至上述第一NMOS晶體管的漏極；以及一第二傳輸柵晶體管，耦接至上述第二NMOS晶體管的漏極，其中上述第一NMOS晶體管或第二NMOS晶體管的源極通過(guò)一內(nèi)連線結(jié)構(gòu)耦接至上述互補(bǔ)供應(yīng)電壓，而上述內(nèi)連線結(jié)構(gòu)是由一第一介層接觸區(qū)配置于一第二介層接觸區(qū)上建構(gòu)而成，上述第二介層接觸區(qū)的橫截面大體上大于上述第一介層接觸區(qū)的橫截面以改善其著陸空間，因而無(wú)需在上述第一介層接觸區(qū)與第二介層接觸區(qū)之間使用一著陸墊片。
本發(fā)明另提供一種靜態(tài)隨機(jī)存取存儲(chǔ)單元，所述靜態(tài)隨機(jī)存取存儲(chǔ)單元包括一第一反相器，具有一第一PMOS晶體管及一第一NMOS晶體管分別在一供應(yīng)電壓與一互補(bǔ)供應(yīng)電壓之間串聯(lián)起來(lái)；一第二反相器，具有一第二PMOS晶體管及一第二NMOS晶體管分別在上述供應(yīng)電壓與上述互補(bǔ)供應(yīng)電壓之間串聯(lián)起來(lái)，其中上述第一NMOS晶體管的漏極耦接至上述第二PMOS晶體管及上述第二NMOS晶體管的柵極，而上述第二NMOS晶體管的漏極耦接至上述第一PMOS晶體管及上述第一NMOS晶體管的柵極；一第一傳輸柵晶體管，耦接至上述第一NMOS晶體管的漏極；以及一第二傳輸柵晶體管，耦接至上述第二NMOS晶體管的漏極，其中上述第一傳輸柵晶體管或第二傳輸柵晶體管的柵極通過(guò)一內(nèi)連線結(jié)構(gòu)耦接至一字線，而上述內(nèi)連線結(jié)構(gòu)是由一第一介層接觸區(qū)配置于一第二介層接觸區(qū)上建構(gòu)而成，上述第二介層接觸區(qū)的橫截面大體上大于上述第一介層接觸區(qū)的橫截面以改善其著陸空間，因而無(wú)需在上述第一介層接觸區(qū)與第二介層接觸區(qū)之間使用一著陸墊片。
本發(fā)明所述集成電路的內(nèi)連線結(jié)構(gòu)以及靜態(tài)隨機(jī)存取存儲(chǔ)單元，無(wú)需在介層接觸區(qū)之間使用著陸墊片，即可改善其著陸空間。


圖1是顯示具有標(biāo)準(zhǔn)6-晶體管SRAM單元的電路圖；圖2是顯示依照本發(fā)明的一實(shí)施例的一單位存儲(chǔ)單元的集成電路布局，準(zhǔn)備接受第一金屬層沉積；圖3是顯示依照本發(fā)明的一實(shí)施例的一單位存儲(chǔ)單元的集成電路布局，沉積有第一金屬層；圖4A提供一傳統(tǒng)的內(nèi)連線結(jié)構(gòu)的布局；圖4B提供依照本發(fā)明的一實(shí)施例的內(nèi)連線結(jié)構(gòu)布局；圖5A及圖5B是顯示依照本發(fā)明的不同實(shí)施例的內(nèi)連線結(jié)構(gòu)的橫截面圖；圖6是顯示依照本發(fā)明的一實(shí)施例的一單位存儲(chǔ)單元的集成電路布局，沉積有第一金屬層與第一介層孔層；圖7是顯示依照本發(fā)明的一實(shí)施例的一單位存儲(chǔ)單元的集成電路布局，沉積有第一金屬層、第一介層孔層及第二金屬層。
具體實(shí)施例方式
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合所附圖式，作詳細(xì)說(shuō)明如下參閱圖1，圖1是顯示具有兩相互耦接反相器102及104的標(biāo)準(zhǔn)6-晶體管SRAM單元的電路圖100。反相器102包括一上拉(pull-up)晶體管114及一下拉(pull-down)晶體管116。反相器104包括一上拉晶體管118及一下拉晶體管120。反相器102的中央儲(chǔ)存節(jié)點(diǎn)106直接耦接至反相器104中兩個(gè)晶體管的柵極。反相器104的中央儲(chǔ)存節(jié)點(diǎn)108直接耦接至反相器102中兩個(gè)晶體管的柵極。反相器102的中央儲(chǔ)存節(jié)點(diǎn)106通過(guò)耦接至位線(bit line)BL的轉(zhuǎn)換晶體管110來(lái)寫(xiě)入及讀取。反相器104的中央儲(chǔ)存節(jié)點(diǎn)108通過(guò)耦接至位線BLB的轉(zhuǎn)換晶體管112來(lái)寫(xiě)入及讀取。兩個(gè)轉(zhuǎn)換晶體管110及112由一共同字線(word line)WL來(lái)控制。接著，以SRAM單元為背景來(lái)解釋本發(fā)明各式不同的實(shí)施例。
圖2是顯示依照本發(fā)明一實(shí)施例的一單位存儲(chǔ)單元的集成電路布局200，準(zhǔn)備沉積第一金屬層。該單位存儲(chǔ)單元的邊界由線202、204、206及208所界定。P+注入物摻雜于視窗210內(nèi)所有接觸區(qū)，N+注入物則摻雜于視窗210外所有接觸區(qū)。如圖所示，接觸區(qū)236、238、232及234摻入P+雜質(zhì)。多晶硅(polycrystallinesilicon)線220及226其接觸區(qū)212及214亦摻入P+雜質(zhì)。其他所有主動(dòng)及多晶硅接觸區(qū)則摻入N+雜質(zhì)。接觸區(qū)212應(yīng)用于反相器的多晶硅柵極220(用以控制上拉晶體管222及下拉晶體管224)。接觸區(qū)214應(yīng)用于反相器的多晶硅柵極226(用以控制上拉晶體管228及下拉晶體管230)。
參照?qǐng)D1及圖2，晶體管228是一具有接觸區(qū)232及234的P-溝道金屬氧化物半導(dǎo)體(metal oxide semiconductor；MOS)晶體管。晶體管222是一具有接觸區(qū)236及238的PMOS晶體管。晶體管230是一具有接觸區(qū)240及242的NMOS晶體管。晶體管224是一具有接觸區(qū)244及246的NMOS晶體管。傳輸柵晶體管(pass-gate transistor)248是具有源極接觸區(qū)250(耦接至位線BL)與漏極接觸區(qū)242(與晶體管230的漏極接觸區(qū)共有，且為儲(chǔ)存節(jié)點(diǎn)106的一部分)的NMOS晶體管。晶體管252是具有源極接觸區(qū)254(耦接至位線BLB)與漏極接觸區(qū)246(與晶體管224的漏極接觸區(qū)共有，且為儲(chǔ)存節(jié)點(diǎn)108的一部分)的NMOS晶體管。控制晶體管248的多晶硅柵極256具有耦接至字線WL的接觸區(qū)258?？刂凭w管252的多晶硅柵極260具有耦接至字線WL的接觸區(qū)262。
圖3是顯示依照本發(fā)明的一實(shí)施例的一單位存儲(chǔ)單元的集成電路布局300，沉積有第一金屬層。L-型墊片302耦接接觸區(qū)212至接觸區(qū)234及242以形成一儲(chǔ)存節(jié)點(diǎn)SN。L-型墊片304耦接接觸區(qū)214至接觸區(qū)238及246以形成一儲(chǔ)存節(jié)點(diǎn)SNB。墊片306耦接至接觸區(qū)236。墊片308耦接至接觸區(qū)232。墊片310耦接至接觸區(qū)240。墊片312耦接至接觸區(qū)244。墊片314耦接至接觸區(qū)250。墊片316耦接至接觸區(qū)254。墊片318耦接至接觸區(qū)258。墊片320耦接至接觸區(qū)262。
圖4A提供一傳統(tǒng)的集成電路內(nèi)連線結(jié)構(gòu)的布局400。導(dǎo)體層402形成于第一金屬層上。接觸區(qū)404(由導(dǎo)電材料注入介層孔而形成)建構(gòu)在第一導(dǎo)體層402上，且耦接至第二金屬層上的著陸墊片406。接觸區(qū)408(由導(dǎo)電材料注入介層孔而形成)建構(gòu)在著陸墊片406上，且耦接至第三金屬層上的導(dǎo)體層410。
如上述所論，因?yàn)橛邢薜墓鈱W(xué)微影(photolithography)技術(shù)，持續(xù)縮小的介層接觸區(qū)對(duì)集成電路制造形成一大挑戰(zhàn)。照慣例，著陸墊片406用來(lái)提供介層接觸區(qū)404及408適當(dāng)?shù)闹懣臻g(landing margin)。然而，這使得內(nèi)連線結(jié)構(gòu)的制造變得復(fù)雜。因此，期望有不包括著陸墊片(即不包括介層接觸區(qū)404及408的著陸空間)的內(nèi)連線結(jié)構(gòu)。
圖4B是顯示依照本發(fā)明的一實(shí)施例的內(nèi)連線結(jié)構(gòu)布局412。第一導(dǎo)體層420形成于半導(dǎo)體基底上(圖未顯示)。第一接觸區(qū)414(由導(dǎo)電材料注入介層孔而形成)形成于第一導(dǎo)體層420上。第二接觸區(qū)416(由導(dǎo)電材料注入介層孔而形成)形成于第一介層接觸區(qū)414上。第二導(dǎo)體層418形成于第二介層接觸區(qū)416上。在該實(shí)施例中，第一介層接觸區(qū)414的橫截面大體上大于第二介層接觸區(qū)416的橫截面。在另一實(shí)施例中，第一介層接觸區(qū)414的橫截面至少大于第二介層接觸區(qū)416的橫截面40％。如此改善了第一介層接觸區(qū)414與第二介層接觸區(qū)416之間的著陸空間(landingmargin)。因此，介層接觸區(qū)414與416可直接相互耦接而無(wú)需在其間使用著陸墊片(landing pad)。
在該實(shí)施例中，第一介層接觸區(qū)414與第二介層接觸區(qū)416各有大體上與縱向方向一致的側(cè)壁。從俯視圖來(lái)看，第一介層接觸區(qū)414的橫截面邊界大得足以圍繞第二介層接觸區(qū)416的橫截面邊界。第一介層接觸區(qū)414與第二介層接觸區(qū)416大體上可以銅(Cu)、氮化鉭(TaN)、碳化硅(SiC)、鎢(W)或氮化鈦(TiN)制成。
要注意的是，雖然在該實(shí)施例中，介層接觸區(qū)414與416的橫截面分別為橢圓形與圓形，但亦可為其他形狀。例如，半導(dǎo)體制造業(yè)常將其設(shè)計(jì)成矩形。
要注意的是，在本發(fā)明的另一實(shí)施例中，第二介層接觸區(qū)416的橫截面可大體上大于第一介層接觸區(qū)414的橫截面，且亦提供其間改善的著陸空間(landing margin)。
圖5A及圖5B是顯示依照本發(fā)明的不同實(shí)施例的內(nèi)連線結(jié)構(gòu)的橫截面圖516及526。圖5A顯示本發(fā)明的內(nèi)連線結(jié)構(gòu)的橫截面圖516，其中放大的介層接觸區(qū)518與正常大小的介層接觸區(qū)520相互直接耦接，以電性耦接導(dǎo)體層522及524。
參照?qǐng)D5B，第一導(dǎo)體層528形成于第一金屬層上。形成于第一金屬層上的第一介層接觸區(qū)532直接耦接至第一導(dǎo)體層528。第二介層接觸區(qū)536直接耦接至第二金屬層上的第二導(dǎo)體層530。一個(gè)以上的中間介層接觸區(qū)534耦接于第一介層接觸區(qū)532與第二介層接觸區(qū)536之間(在一個(gè)以上的中間金屬層之上，介于第一金屬層與第二金屬層之間)。第一介層接觸區(qū)532、第二介層接觸區(qū)536、以及中間介層接觸區(qū)534其中之一橫截面大體上大于其他的橫截面，以改善著陸空間(landing margin)因而無(wú)需在其間使用著陸墊片(landing pad)。
在該實(shí)施例中，中間介層接觸區(qū)的深度延伸貫穿中間金屬層，以使得第一導(dǎo)體層528的第一金屬層與第二導(dǎo)體層530的第二金屬層被一個(gè)以上中間金屬層分隔。第一介層接觸區(qū)532、第二介層接觸區(qū)536、以及中間介層接觸區(qū)534各有大體上與縱向方向一致的側(cè)壁。第一介層接觸區(qū)532的橫截面大體上大于第二介層接觸區(qū)536的橫截面。從俯視圖來(lái)看，第一介層接觸區(qū)532的橫截面邊界大得足以圍繞第二介層接觸區(qū)536的橫截面邊界。中間介層接觸區(qū)534的橫截面大體上大于第二介層接觸區(qū)536的橫截面。從俯視圖來(lái)看，中間介層接觸區(qū)534的橫截面邊界大得足以圍繞第二介層接觸區(qū)536的橫截面邊界。要注意的是，在本發(fā)明的另一實(shí)施例中，第二介層接觸區(qū)536與第一介層接觸區(qū)532的位置可互換。
圖6是顯示本發(fā)明應(yīng)用至SRAM存儲(chǔ)單元，沉積有第一金屬層與第一介層孔層。單位存儲(chǔ)單元的輪廓由線202、204、206及208勾勒出來(lái)。金屬圖案布局618顯示依照本發(fā)明的一實(shí)施例，放大的介層接觸區(qū)620、622、624及626如何形成于第一介層孔層上。
圖7是顯示本發(fā)明應(yīng)用至SRAM存儲(chǔ)單元，具有第一金屬層、第一介層孔層及第二金屬層。單位存儲(chǔ)單元的輪廓由線202、204、206及208勾勒出來(lái)。金屬圖案布局716顯示放大的介層接觸區(qū)620、622、624及626。介層接觸區(qū)604及612在第二金屬層上被線704覆蓋著。而介層接觸區(qū)606在第二金屬層上被線706覆蓋著。第一介層孔層614在第二金屬層上被線712覆蓋著。
雖然本發(fā)明已通過(guò)較佳實(shí)施例說(shuō)明如上，但該較佳實(shí)施例并非用以限定本發(fā)明。本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，應(yīng)有能力對(duì)該較佳實(shí)施例做出各種更改和補(bǔ)充，因此本發(fā)明的保護(hù)范圍以權(quán)利要求書(shū)的范圍為準(zhǔn)。
附圖中符號(hào)的簡(jiǎn)單說(shuō)明如下100具有標(biāo)準(zhǔn)6-晶體管SRAM單元的電路圖102、104反相器106、108中央儲(chǔ)存節(jié)點(diǎn)110、112轉(zhuǎn)換晶體管114、118、222、228上拉(pull-up)晶體管116、120、224、230下拉(pull-down)晶體管200、300單位存儲(chǔ)單元的集成電路布局202、204、206、208、704、706、712線210視窗212、214、232、234、236、238、240、242、244、246、250、254、258、262、404、408、414、416、518、520、532、534、536、604、606、612、620、622、624、626接觸區(qū)220、226、256、260多晶硅柵極(多晶硅線)248、252控制晶體管302、304、306、308、310、312、314、316、318、320、406墊片400、412內(nèi)連線結(jié)構(gòu)布局402、410、418、420、522、524、528、530導(dǎo)體層516、526內(nèi)連線結(jié)構(gòu)的橫截面614介層孔層618、716金屬圖案布局BL、BLB位線Vcc、Vss電壓WL字線
權(quán)利要求
1.一種集成電路的內(nèi)連線結(jié)構(gòu)，形成于一半導(dǎo)體基底上，其特征在于，所述集成電路的內(nèi)連線結(jié)構(gòu)包括一第一導(dǎo)體層，形成于上述半導(dǎo)體基底上；一第一介層接觸區(qū)，形成于上述第一導(dǎo)體層上；一第二介層接觸區(qū)，形成于上述第一介層接觸區(qū)上；以及一第二導(dǎo)體層，形成于上述第二介層接觸區(qū)上，其中上述第一介層接觸區(qū)與第二介層接觸區(qū)之一的橫截面大于另一橫截面以改善其著陸空間，因而無(wú)需在上述第一介層接觸區(qū)與第二介層接觸區(qū)之間使用一著陸墊片。
2.根據(jù)權(quán)利要求1所述的集成電路的內(nèi)連線結(jié)構(gòu)，其特征在于，上述第一介層接觸區(qū)或上述第二介層接觸區(qū)具有一與縱向方向一致的側(cè)壁。
3.根據(jù)權(quán)利要求1所述的集成電路的內(nèi)連線結(jié)構(gòu)，其特征在于，上述第一介層接觸區(qū)的橫截面大于上述第二介層接觸區(qū)的橫截面。
4.根據(jù)權(quán)利要求3所述的集成電路的內(nèi)連線結(jié)構(gòu)，其特征在于，從俯視圖來(lái)看，其中上述第一介層接觸區(qū)的橫截面邊界大得足以圍繞上述第二介層接觸區(qū)的橫截面邊界。
5.一種集成電路的內(nèi)連線結(jié)構(gòu)，其特征在于，所述集成電路的內(nèi)連線結(jié)構(gòu)包括一第一導(dǎo)體層，形成于一第一金屬層上；一第一介層接觸區(qū)，直接耦接至上述第一導(dǎo)體層，形成于上述第一金屬層上；一第二導(dǎo)體層，形成于一第二金屬層上；一第二介層接觸區(qū)，直接耦接至上述第二導(dǎo)體層，形成于上述第二金屬層上；以及一個(gè)以上的中間介層接觸區(qū)，耦接于上述第一介層接觸區(qū)與上述第二介層接觸區(qū)之間，所述中間介層接觸區(qū)在一個(gè)以上的中間金屬層之上，介于上述第一金屬層與上述第二金屬層之間，其中上述第一介層接觸區(qū)、第二介層接觸區(qū)、以及中間介層接觸區(qū)之一橫截面大于其他的橫截面，以改善著陸空間，因而無(wú)需在其間使用一著陸墊片。
6.根據(jù)權(quán)利要求5所述的集成電路的內(nèi)連線結(jié)構(gòu)，其特征在于，上述中間介層接觸區(qū)的深度延伸貫穿上述中間金屬層。
7.根據(jù)權(quán)利要求5所述的集成電路的內(nèi)連線結(jié)構(gòu)，其特征在于，上述第一介層接觸區(qū)、第二介層接觸區(qū)、或中間介層接觸區(qū)具有與縱向方向一致的側(cè)壁。
8.根據(jù)權(quán)利要求5所述的集成電路的內(nèi)連線結(jié)構(gòu)，其特征在于，上述第一介層接觸區(qū)的橫截面大于上述第二介層接觸區(qū)的橫截面。
9.根據(jù)權(quán)利要求8所述的集成電路的內(nèi)連線結(jié)構(gòu)，其特征在于，從俯視圖來(lái)看，其中上述第一介層接觸區(qū)的橫截面邊界大得足以圍繞上述第二介層接觸區(qū)的橫截面邊界。
10.根據(jù)權(quán)利要求9所述的集成電路的內(nèi)連線結(jié)構(gòu)，其特征在于，上述中間介層接觸區(qū)的橫截面大于上述第二介層接觸區(qū)的橫截面。
11.根據(jù)權(quán)利要求10所述的集成電路的內(nèi)連線結(jié)構(gòu)，其特征在于，從俯視圖來(lái)看，其中上述中間介層接觸區(qū)的橫截面邊界大得足以圍繞上述第二介層接觸區(qū)的橫截面邊界。
12.一種靜態(tài)隨機(jī)存取存儲(chǔ)單元的內(nèi)連線結(jié)構(gòu)，形成于一半導(dǎo)體基底上，其特征在于，所述靜態(tài)隨機(jī)存取存儲(chǔ)單元的內(nèi)連線結(jié)構(gòu)包括一第一導(dǎo)體層，形成于上述半導(dǎo)體基底上；一第一介層接觸區(qū)，具有與縱向方向一致的側(cè)壁，形成于上述第一導(dǎo)體層上；一第二介層接觸區(qū)，形成于上述第一介層接觸區(qū)上；以及一第二導(dǎo)體層，具有與縱向方向一致的側(cè)壁，形成于上述第二介層接觸區(qū)上，其中上述第一介層接觸區(qū)與第二介層接觸區(qū)之一的橫截面大于另一橫截面以改善其著陸空間，因而無(wú)需在上述第一介層接觸區(qū)與第二介層接觸區(qū)之間使用一著陸墊片。
13.根據(jù)權(quán)利要求12所述的靜態(tài)隨機(jī)存取存儲(chǔ)單元的內(nèi)連線結(jié)構(gòu)，其特征在于，從俯視圖來(lái)看，其中上述第一介層接觸區(qū)的橫截面邊界大得足以圍繞上述第二介層接觸區(qū)的橫截面邊界。
14.一種靜態(tài)隨機(jī)存取存儲(chǔ)單元，其特征在于，所述靜態(tài)隨機(jī)存取存儲(chǔ)單元包括一第一反相器，具有一第一PMOS晶體管及一第一NMOS晶體管分別在一供應(yīng)電壓與一互補(bǔ)供應(yīng)電壓之間串聯(lián)起來(lái)；一第二反相器，具有一第二PMOS晶體管及一第二NMOS晶體管分別在上述供應(yīng)電壓與上述互補(bǔ)供應(yīng)電壓之間串聯(lián)起來(lái)，其中上述第一NMOS晶體管的漏極耦接至上述第二PMOS晶體管及上述第二NMOS晶體管的柵極，而上述第二NMOS晶體管的漏極耦接至上述第一PMOS晶體管及上述第一NMOS晶體管的柵極；一第一傳輸柵晶體管，耦接至上述第一NMOS晶體管的漏極；以及一第二傳輸柵晶體管，耦接至上述第二NMOS晶體管的漏極，其中上述第一NMOS晶體管或第二NMOS晶體管的源極通過(guò)一內(nèi)連線結(jié)構(gòu)耦接至上述互補(bǔ)供應(yīng)電壓，而上述內(nèi)連線結(jié)構(gòu)是由一第一介層接觸區(qū)配置于一第二介層接觸區(qū)上建構(gòu)而成，上述第二介層接觸區(qū)的橫截面大于上述第一介層接觸區(qū)的橫截面以改善其著陸空間，因而無(wú)需在上述第一介層接觸區(qū)與第二介層接觸區(qū)之間使用一著陸墊片。
15.一種靜態(tài)隨機(jī)存取存儲(chǔ)單元，其特征在于，所述靜態(tài)隨機(jī)存取存儲(chǔ)單元包括一第一反相器，具有一第一PMOS晶體管及一第一NMOS晶體管分別在一供應(yīng)電壓與一互補(bǔ)供應(yīng)電壓之間串聯(lián)起來(lái)；一第二反相器，具有一第二PMOS晶體管及一第二NMOS晶體管分別在上述供應(yīng)電壓與上述互補(bǔ)供應(yīng)電壓之間串聯(lián)起來(lái)，其中上述第一NMOS晶體管的漏極耦接至上述第二PMOS晶體管及上述第二NMOS晶體管的柵極，而上述第二NMOS晶體管的漏極耦接至上述第一PMOS晶體管及上述第一NMOS晶體管的柵極；一第一傳輸柵晶體管，耦接至上述第一NMOS晶體管的漏極；以及一第二傳輸柵晶體管，耦接至上述第二NMOS晶體管的漏極，其中上述第一傳輸柵晶體管或第二傳輸柵晶體管的柵極通過(guò)一內(nèi)連線結(jié)構(gòu)耦接至一字線，而上述內(nèi)連線結(jié)構(gòu)是由一第一介層接觸區(qū)配置于一第二介層接觸區(qū)上建構(gòu)而成，上述第二介層接觸區(qū)的橫截面大于上述第一介層接觸區(qū)的橫截面以改善其著陸空間，因而無(wú)需在上述第一介層接觸區(qū)與第二介層接觸區(qū)之間使用一著陸墊片。
全文摘要
本發(fā)明提供一種集成電路的內(nèi)連線結(jié)構(gòu)以及靜態(tài)隨機(jī)存取存儲(chǔ)單元，特別涉及一種形成于半導(dǎo)體基底上的集成電路內(nèi)連線結(jié)構(gòu)。第一導(dǎo)體層形成于上述半導(dǎo)體基底上。第一介層接觸區(qū)形成于上述第一導(dǎo)體層上。第二介層接觸區(qū)形成于上述第一介層接觸區(qū)上。第二導(dǎo)體層形成于上述第二介層接觸區(qū)上。第一與第二介層接觸區(qū)其中之一的橫截面大體上大于另一橫截面以改善其著陸空間，因而無(wú)需在第一與第二介層接觸區(qū)之間使用著陸墊片。
文檔編號(hào)H01L27/11GK1893056SQ20061007651
公開(kāi)日2007年1月10日 申請(qǐng)日期2006年4月28日 優(yōu)先權(quán)日2005年6月29日
發(fā)明者廖忠志 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司