專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于內(nèi)含功率晶體管(Power Transistor)的半導(dǎo)體裝置的制造，尤其有關(guān)于內(nèi)含至少一高電壓橫向DMOS晶體管的集成電路的制造，其中該高電壓橫向DMOS晶體管是具有一隔離區(qū)域于一源極區(qū)和一漏極區(qū)之間。
背景技術(shù)：
在半導(dǎo)體技術(shù)中，即使元件尺寸持續(xù)縮減，仍希望晶體管的性能可更為增進(jìn)。更者，也希望能制造出結(jié)合低、高、中電壓應(yīng)用范圍的集成電路半導(dǎo)體裝置。舉例來(lái)說(shuō)，在移動(dòng)電話領(lǐng)域內(nèi)，不僅希望一集成電路(IC)使用邏輯功能的半導(dǎo)體元件，并且也希望該集成電路還能包含顯示器的驅(qū)動(dòng)電路(比方是LCD驅(qū)動(dòng)電路)。此類集成電路通常稱作系統(tǒng)單晶片(System on a Chip；SOIC或SOC或SoC)。盡管這類集成電路包含采用非常低電壓(比方是1.8V或2.5V)來(lái)操作的邏輯晶體管，但是位于相同集成電路上的其它晶體管是因高電壓應(yīng)用而設(shè)計(jì)的，因此是以高電壓來(lái)操作，并且往往漏極至源極的壓差可能有30V甚至40V之高。這類高電壓晶體管元件比邏輯電路中的邏輯晶體管或周邊晶體管有能力負(fù)載更多的電流。
在如移動(dòng)電話或無(wú)線電路中，高電壓晶體管之中的一種重要型式是橫向擴(kuò)散(Lateral Diffuesed)MOS或稱LDMOS晶體管。舉例來(lái)說(shuō)，美國(guó)專利案號(hào)No.6,265,752(其于2001年7月24號(hào)獲證，亦讓與給本發(fā)明的同一受讓人)。該專利是描述一種在N+掩埋層(Buried Layer)上的外延阱(Epitaxial Well)內(nèi)所形成的橫向DMOS裝置?！皩＠?52”中所提及的高電壓晶體管是包括一源極形成于一第一阱區(qū)域內(nèi)，一柵極覆蓋于該第一阱區(qū)域與一具相反摻雜類型的第二阱區(qū)域之上，以及一氧化物形成于該第二阱所封住的區(qū)域內(nèi)，并且該氧化物將該柵極其余部位與該第二阱內(nèi)的源極隔絕開來(lái)。這種高電壓晶體管，亦即功率晶體管，有能力負(fù)荷30V、40V或甚至更高的操作電壓，因此特別適用于驅(qū)動(dòng)顯示器，比方是液晶顯示器(Liquid Crystal Displays；LCDs)，汽車應(yīng)用等等場(chǎng)合。
在現(xiàn)有技術(shù)中，這類單一硅基板內(nèi)同時(shí)具有低與高電壓MOS兩種元件的SOC集成電路尤其會(huì)產(chǎn)生一個(gè)問(wèn)題這類集成電路內(nèi)的高電壓LDMOS晶體管的Id(漏極電流)對(duì)應(yīng)Vg(柵極電壓)電壓電流特性曲線上，通常會(huì)顯現(xiàn)一個(gè)“小丘(Hump)”，亦即一種不連續(xù)性。這種出現(xiàn)于Id-Vg曲線上的“小丘”是不受歡迎的電性特征，因?yàn)樗鼤?huì)導(dǎo)致整個(gè)裝置的性能無(wú)法滿足要求或甚至不被接受。換言之，實(shí)際上裝置操作會(huì)偏離了預(yù)期或設(shè)計(jì)目標(biāo)。
在現(xiàn)今CMOS的SOC技術(shù)中，淺溝槽隔離(Shallow trenchIsolation；STI)正成為一種建立氧化物隔離區(qū)域的典型方法。由于氧化物隔離區(qū)域使硅基板內(nèi)的主動(dòng)區(qū)間彼此電性上相隔離，因此容許眾多不同種類的晶體管可合并至單一晶片內(nèi)。在內(nèi)含眾多種類晶體管的高結(jié)合度電路的制作過(guò)程中，可利用非對(duì)稱的半導(dǎo)體制程來(lái)為集成電路內(nèi)的這些不同區(qū)域進(jìn)行處理，方法包括通過(guò)將一區(qū)域以一氧化物、硬屏蔽(Hard Mask)或光致抗蝕劑涂層(Photoresist Costing)加以覆蓋，而利用其它制程步驟來(lái)處理另一個(gè)區(qū)域。如此可使具有不同摻雜分布(Doping Profile)、不同介電質(zhì)材料以及以不同蝕刻制程處理的裝置形成于單一基板上并成為一個(gè)以上的集成電路。此外，氧化物的圖案密度(Oxide PatternDensity)，即一給定基板區(qū)域內(nèi)主動(dòng)區(qū)數(shù)量相對(duì)氧化物隔離區(qū)域數(shù)量的比率，亦隨著裝置種類而變化。盡管淺溝槽隔離(STI)正快速演變?yōu)楦綦x方法的趨勢(shì)，諸如硅局部氧化(Local Oxidation ofSilicon；LOCOS)、快速熱氧化(Rapid Thermal Oxidation)或TEOS等其它種種方法亦可作為在主動(dòng)區(qū)之間形成氧化物隔離區(qū)域的隔離方法。
一篇名為“深次微米CMOS技術(shù)中先進(jìn)隔離方案的寬度邊緣效應(yīng)分析(Analysis of Width Edge Effects in AdvancedIsolation Schemes for Deep Submicron CMOS Technologies)”(由P.Sallagoity等人所撰，發(fā)表于IEEE Transactions onElectron Devices，Vol.43，November 1996，第1900至1906頁(yè))的論文描述可能導(dǎo)致Id-Vg特性曲線中“小丘”的數(shù)種原因。該論文乃對(duì)位于主動(dòng)區(qū)域和隔離區(qū)域交會(huì)處的陡峭過(guò)渡角(transition angle)加以探究。該論文的結(jié)論是對(duì)某些裝置來(lái)說(shuō)，如果裝置內(nèi)的主動(dòng)區(qū)到氧化物隔離區(qū)域的轉(zhuǎn)變太過(guò)突然，則主動(dòng)區(qū)過(guò)渡到隔離區(qū)域的交界處會(huì)產(chǎn)生一種角落寄生效應(yīng)(CornerParasitic Effect)。在此效應(yīng)影響下，與該交界處緊鄰的晶體管內(nèi)的次臨界電流(sub-threshold current)將會(huì)增加。這意謂的是，當(dāng)晶體管的柵極電壓增加，但尚未達(dá)到原先設(shè)計(jì)要讓漏極電流開始流動(dòng)的臨界電壓(Threshold Voltage)的時(shí)候，次臨界電流會(huì)因受到位于隔離區(qū)域角落的寄生晶體管影響而開始流動(dòng)。在這種形成于溝道內(nèi)過(guò)渡區(qū)域的寄生或“轉(zhuǎn)角效應(yīng)”晶體管影響下，裝置會(huì)較早導(dǎo)通(在柵極電壓Vg高于裝置臨界電壓之前就導(dǎo)通)，并且所產(chǎn)生的電流會(huì)在漏極電流對(duì)應(yīng)柵極電壓的電壓電流特性圖(Id對(duì)應(yīng)Vg曲線)上引起前述的“小丘”。圖1a與圖1b是分別顯示具有“小丘”以及不具“小丘”的Id-Vg曲線。
使用任何種類的隔離材料都可觀察到這種突然的隔離過(guò)渡現(xiàn)象，包括使用場(chǎng)氧化層(Field Oxide)、LOCOS或淺溝槽隔離(STI)作為隔離方案中的氧化物。然而，使用STI溝槽的裝置會(huì)在主動(dòng)區(qū)過(guò)渡至隔離區(qū)的交界處產(chǎn)生最為陡峭的過(guò)渡角。人們能觀察到，現(xiàn)今隔離技術(shù)所制造的裝置都具有較大的角落效應(yīng)。原因正如以上所述，是因?yàn)镾TI正快速成為隔離方案的主流。
有鑒于此，存在一種高電壓晶體管的制造方法與裝置的需求，希望其所制造的高壓晶體管的不會(huì)產(chǎn)生現(xiàn)有技術(shù)中不受歡迎的次臨界電流問(wèn)題，亦即希望Id-Vg電性特征不顯現(xiàn)出“小丘”。而且，制造這種高電壓晶體管的制程必須與制造其它種裝置的典型半導(dǎo)體制程兼容，如此才能制造結(jié)合高電壓晶體管與低電壓晶體管的SoC或SoIC之類的集成電路裝置。本發(fā)明所提供的種種不同方法與裝置能滿足此需求。

發(fā)明內(nèi)容
本發(fā)明的種種不同的實(shí)施例為橫向擴(kuò)散MOS(LDMOS)高電壓晶體管提供一種制程與結(jié)構(gòu)，其中該橫向擴(kuò)散高電壓晶體管所使用的隔離區(qū)域，乃具有受到控制的主動(dòng)區(qū)至隔離區(qū)過(guò)渡角。
本發(fā)明是這樣實(shí)現(xiàn)的本發(fā)明提供一種半導(dǎo)體裝置，所述半導(dǎo)體裝置包括一半導(dǎo)體基板；第一隔離區(qū)域，其是形成于該基板內(nèi)的一低電壓裝置區(qū)域內(nèi)并且具有側(cè)壁，該等第一隔離區(qū)域的側(cè)壁與垂直線間的夾角是第一過(guò)渡角；以及第二隔離區(qū)域，其是形成于該基板內(nèi)的一高電壓裝置區(qū)域內(nèi)并且具有側(cè)壁，該等第二隔離區(qū)域的側(cè)壁與垂直線間的夾角是第二過(guò)渡角，該第二過(guò)渡角是大于該第一過(guò)渡角。
本發(fā)明所述的半導(dǎo)體裝置，更包括至少一個(gè)高電壓晶體管裝置，其形成于該高電壓裝置區(qū)域內(nèi)并且具有一源極區(qū)，一漏極區(qū)和一柵極區(qū)，其中該柵極區(qū)是位于該等第二隔離區(qū)域當(dāng)中之一上，其中該漏極區(qū)域是位于該等第二隔離區(qū)域當(dāng)中之一的鄰近區(qū)域。
本發(fā)明所述的半導(dǎo)體裝置，該柵極區(qū)與該等第二隔離區(qū)域當(dāng)中之一的重疊是小于3微米。
本發(fā)明所述的半導(dǎo)體裝置，該柵極區(qū)是包括一柵極氧化物，其中該柵極氧化物的厚度是大于300埃。
本發(fā)明所述的半導(dǎo)體裝置，該第二過(guò)渡角是大于約40度。
本發(fā)明所述的半導(dǎo)體裝置，該第一過(guò)渡角與該第二過(guò)渡角間的差異大于約25度。
本發(fā)明所述的半導(dǎo)體裝置，該第一與第二隔離區(qū)域是淺溝槽隔離區(qū)域。
本發(fā)明所述的半導(dǎo)體裝置，該第一與第二隔離區(qū)域是硅局部氧化(LOCOS)區(qū)域。
本發(fā)明所述的半導(dǎo)體裝置，上面位有該柵極區(qū)的該第二隔離區(qū)域是與該漏極區(qū)的一漏極緊鄰。
本發(fā)明所述的半導(dǎo)體裝置，該高電壓區(qū)域是包括一P型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(PMOS)裝置，并且其中該等第二隔離區(qū)域當(dāng)中之一是位于該P(yáng)型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管裝置的P阱內(nèi)。
本發(fā)明所述的半導(dǎo)體裝置，該高電壓區(qū)域是包括一N型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(NMOS)裝置，并且其中該等第二隔離區(qū)域當(dāng)中之一是位于該N型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管裝置的N阱內(nèi)。
本發(fā)明所述的半導(dǎo)體裝置，該基板表面于該等第二隔離區(qū)域當(dāng)中之一的上轉(zhuǎn)角處是大體上為圓滑形狀。
本發(fā)明所述的半導(dǎo)體裝置，該等第二隔離區(qū)域更包括一溝槽氧化物及該柵極區(qū)是包括一柵極介電質(zhì)，其中該溝槽氧化物的上表面高度是大體上高于該基板和該柵極介電質(zhì)的介面。
本發(fā)明所述的半導(dǎo)體裝置，該第二隔離區(qū)域內(nèi)的溝槽氧化物與該基板和該高電壓晶體管裝置內(nèi)的柵極介電質(zhì)的介面之間的高度差大于約50埃。
本發(fā)明所述的半導(dǎo)體裝置，該第二隔離區(qū)域內(nèi)的溝槽氧化物與該基板和該高電壓晶體管裝置內(nèi)柵極介電質(zhì)的介面之間的高度差大于約100埃。
在本發(fā)明所提供結(jié)構(gòu)的第一較佳實(shí)施例是包括一掩埋層形成于一基板上，數(shù)個(gè)摻雜半導(dǎo)體阱形成于該掩埋層上面所沉積的外延層(Epitaxial layer)上。數(shù)個(gè)隔離區(qū)域形成，其可為淺溝隔離區(qū)域或LOCOS區(qū)域，并且其中一個(gè)隔離區(qū)域是形成于一將用作漏極的半導(dǎo)體阱之內(nèi)。一構(gòu)成柵介電質(zhì)和柵極的材料沉積于該基板上。一制作布線(Patterning)步驟實(shí)行以形成一柵極與一柵介電質(zhì)，其中該柵極乃覆蓋于該柵介電質(zhì)上，并且該柵介電質(zhì)是位于一溝道區(qū)域上，且此溝道區(qū)域?yàn)樵诼O區(qū)阱的一部分中。接點(diǎn)區(qū)域形成以完成一源極區(qū)及漏極區(qū)。該高電壓漏極阱內(nèi)的氧化物隔離區(qū)域的過(guò)渡角是不同于基底內(nèi)其它地區(qū)內(nèi)隔離區(qū)域的過(guò)渡角，而且較不陡峭。
在另一較佳實(shí)施例內(nèi)，形成一橫向DMOS晶體管。首先，一掩埋層是提供于一基板上，數(shù)個(gè)摻雜半導(dǎo)體阱是形成于該掩埋層上所沉積的外延層上。數(shù)個(gè)LOCOS隔離區(qū)域形成，并且其中一個(gè)LOCOS隔離區(qū)域是形成于一將被作為漏極區(qū)的半導(dǎo)體阱內(nèi)。一構(gòu)成柵介電質(zhì)和柵極的材料沉積于該基板上。經(jīng)由一制作布線(Patterning)步驟以形成一柵極與一柵介電質(zhì)，其中該柵極乃覆蓋于該柵介電質(zhì)上，并且該柵介電質(zhì)是位于部分在漏極區(qū)域阱與另一阱的溝道區(qū)域之上。接點(diǎn)區(qū)域形成于該兩阱內(nèi)以完成一源極區(qū)及漏極區(qū)。該高電壓漏極阱內(nèi)的LOCOS隔離區(qū)域的過(guò)渡角是不同于基底內(nèi)其它地區(qū)內(nèi)隔離區(qū)域的過(guò)渡角，而且較不陡峭。
在另一較佳實(shí)施例內(nèi)，一集成電路是由包含高電壓與低電壓晶體管所形成。在被指定為高電壓區(qū)域的半島體基板區(qū)內(nèi)形成一N型掩埋層。一P型半導(dǎo)體材料以外延方式沉積并覆蓋在該N型掩埋層之上。數(shù)個(gè)高電壓阱形成在該高電壓區(qū)域之內(nèi)，并且數(shù)個(gè)低電壓阱形成于該基板內(nèi)其余區(qū)域內(nèi)，其中該等高電壓或低電壓阱是為N型或P型摻雜以形成N型阱或P型阱。淺溝槽隔離(STI)區(qū)域形成于該高電壓區(qū)域內(nèi)與低電壓區(qū)域內(nèi)，在某些被指定為漏極區(qū)域的高電壓阱內(nèi)的淺溝槽隔離(STI)的過(guò)渡角是小于或不陡于其它隔離區(qū)域的過(guò)渡角。一柵介電質(zhì)材料沉積于該高電壓區(qū)域與低電壓區(qū)域兩者內(nèi)的基板上面，一柵極材料沉積于該柵介電質(zhì)材料上面，一保護(hù)用掩膜(Mask)沉積于該柵極上。在為該掩膜施行制作布線步驟以及經(jīng)由一異向(anisotropic)蝕刻制程后，該柵極和柵極介電質(zhì)的結(jié)構(gòu)完成。其中該蝕刻制程是在整個(gè)柵極介電質(zhì)材料實(shí)施以完成該裝置的柵極區(qū)與該柵極介電質(zhì)區(qū)。所產(chǎn)生的結(jié)構(gòu)之后是更進(jìn)一步接受傳統(tǒng)的制程步驟。該傳統(tǒng)步驟包括加入側(cè)壁間隔層(Sidewall Spacers)以及自對(duì)準(zhǔn)(Self-Aligned)的源極與漏極，目的是在該低電壓區(qū)域內(nèi)形成一完整的MOS晶體管。其中該側(cè)壁間隔層是覆蓋于該柵極的側(cè)壁上以及該介電質(zhì)底部以下的一部分區(qū)域上。該高電壓區(qū)域接收注入(Implants)以于源極阱內(nèi)形成一源極接點(diǎn)(Contact)并在漏極阱內(nèi)形成一漏極接點(diǎn)。之后，依集成電路所需達(dá)到的特定功能而定，利用傳統(tǒng)的層間介電絕緣層(interlevel dielectric insulation)、通孔(Vias)以及金屬層(Metallization Layers)使集成電路上的不同裝置彼此耦接，整個(gè)集成電路裝置于是完成。
在本發(fā)明所提供制造集成電路的較佳方法內(nèi)，一非對(duì)稱半導(dǎo)體制程被加以運(yùn)用。供高電壓晶體管使用的隔離區(qū)域是通過(guò)一蝕刻制程形成，并且該蝕刻制程使該隔離溝槽產(chǎn)生放松(Relaxed)的過(guò)渡角。然而，蝕刻同時(shí)該低電壓區(qū)域是受到遮蔽。在該高電壓晶體管所使用的隔離溝槽形成后，該集成電路內(nèi)的低電壓區(qū)域始曝露于外，并之后接受一不同的蝕刻制程以形成具有較陡峭過(guò)渡角的隔離區(qū)域溝槽。
本發(fā)明的較佳實(shí)施例可供LCD驅(qū)動(dòng)的特殊應(yīng)用使用，比方是可于移動(dòng)電話、無(wú)線和汽車等高電壓晶體管與低電壓晶體管設(shè)置于同一集成電路裝置內(nèi)的應(yīng)用場(chǎng)合使用。
本發(fā)明另一較佳實(shí)施例是制造一種系統(tǒng)單晶片(SOC或SOIC)，比方是驅(qū)動(dòng)LCD的集成電路裝置。該單晶片系統(tǒng)是包括高電壓晶體管與低電壓晶體管。該等高電壓晶體管在隔離區(qū)域內(nèi)具有一放松的過(guò)渡角，而該低電壓晶體管在隔離區(qū)域內(nèi)則具有陡峭的過(guò)渡角。較佳上，該等高電壓晶體管所形成的區(qū)域內(nèi)的隔離氧化物與垂直線相夾的過(guò)渡角是高于約40度，而該低電壓晶體管所形成區(qū)域內(nèi)的隔離氧化物與垂直線相夾的過(guò)渡角是小于約25度。


圖1a顯示一晶體管的Id-Vg曲線，其具有現(xiàn)有功率晶體管的特征“小丘”；圖1b顯示一晶體管的Id-Vg曲線，其無(wú)“小丘”出現(xiàn)；圖2顯示本發(fā)明所提供一半導(dǎo)體基板一部分剖面圖，其具有一高電壓LDMOS晶體管于一高電壓區(qū)域內(nèi)、以及一低電壓MOS晶體管對(duì)于一低電壓區(qū)域內(nèi)；圖3顯示一半導(dǎo)體基板于隔離溝槽形成前的剖面圖，其具有一N型掩埋層、一外延層以及位于該外延層內(nèi)的數(shù)個(gè)阱；圖4顯示一圖3的基板在一焊墊氧化物和一氮化物形成后，以及一光致抗蝕劑層在制作布線并用作一蝕刻掩膜后的剖面圖；圖5顯示圖4的基板于高電壓區(qū)域接受蝕刻而形成溝槽后的剖面圖；圖6顯示一基板的典型剖面圖，該基板具有一隔離區(qū)以及該隔離區(qū)具有一過(guò)渡角；圖7顯示圖5的基板于溝槽隔離區(qū)域沉積一溝槽充填用的絕緣體后的剖面圖；圖8顯示圖7的基板于高電壓區(qū)域內(nèi)的淺溝槽隔離區(qū)域完成后并上面沉積一光致抗蝕劑層之后的剖面圖；圖9顯示圖8的基板于低電壓區(qū)域接受蝕刻而形成溝槽后的剖面圖；圖10顯示圖9的基板于低電壓區(qū)域內(nèi)的隔離溝槽完成后的剖面圖；圖11顯示圖10的基板于于低電壓區(qū)域中的溝槽隔離區(qū)域沉積一溝槽充填用的絕緣體后的剖面圖；圖12顯示圖11的基板于高電壓區(qū)域與低電壓區(qū)域內(nèi)的淺溝槽隔離溝槽完成后的剖面圖；圖13顯示本發(fā)明所提供另一種基板實(shí)施例的剖面圖，其所包含的隔離區(qū)域是利用硅局部氧化技術(shù)所形成的場(chǎng)氧化層來(lái)構(gòu)成；圖14顯示圖13的基板在一焊墊氧化物和一氮化物形成后，以及接受一蝕刻程序以為一高電壓區(qū)域內(nèi)的光致抗蝕劑層制作布線后的剖面圖；圖15顯示圖14的基板于高電壓區(qū)域內(nèi)的LOCOS隔離區(qū)域形成后的剖面圖；圖16顯示圖15的基板于低電壓區(qū)域區(qū)域內(nèi)的LOCOS隔離區(qū)域已形成并接受剩余需完成高電壓與低電壓晶體管步驟后的剖面圖。
具體實(shí)施例方式
圖2是顯示一集成電路內(nèi)一部分的簡(jiǎn)化剖面圖，該圖是僅用作示意因而未以等比例顯示。該集成電路具有一個(gè)范例高電壓晶體管于一高電壓區(qū)域內(nèi)，以及兩個(gè)范例低電壓晶體管于一低電壓區(qū)域內(nèi)。高電壓晶體管或低電壓晶體管在實(shí)際電路內(nèi)可能會(huì)有許多個(gè)，比方是數(shù)千個(gè)。在下述制造該集成電路的過(guò)程中，在有必要時(shí)，以非對(duì)對(duì)稱的方式，使用光致抗蝕劑或氮化物制成的硬掩膜來(lái)處理該高電壓和低電壓區(qū)域；然而，都盡量為高電壓和低電壓兩區(qū)域施行單一的處理步驟。許多制造步驟都可能在一個(gè)或其它區(qū)域內(nèi)實(shí)行，而同時(shí)剩余區(qū)域會(huì)利用一屏蔽或涂覆物保護(hù)住。這種非對(duì)稱的制程技術(shù)使制造物理結(jié)構(gòu)具有相當(dāng)差異的裝置成為可能，比方是不同的摻雜濃度，不同氧化物或氮化物厚度，也可利用不同的蝕刻制程來(lái)達(dá)到多種選擇性，諸如此類。因此，相較低電壓裝置而言，盡管皆提供于同一集成電路上，高電壓裝置卻能夠擁有相當(dāng)不同的崩潰電壓(Breakdown Voltage)、臨界電壓、以及電流覆載能力。這種非對(duì)稱制程為具本領(lǐng)域技術(shù)人員所熟知。
圖2是顯示一集成電路內(nèi)基板100的剖面圖。該基板100舉例來(lái)說(shuō)，可為一P型并具有<100>晶向(Crystal Orientation)的半導(dǎo)體基板。如本領(lǐng)域技術(shù)人員所熟知的是，其它的材料亦可加以使用，比方是砷化鎵(GaAs)或其它種類的半導(dǎo)體，并且也可擁有多種不同的晶向。此外，該基板亦可以是一種絕緣層上覆硅(Silicon-on-Insulator；SOI)的基板。本領(lǐng)域技術(shù)人員亦熟知的是，整個(gè)說(shuō)明書內(nèi)都可用N型基板替代圖2內(nèi)的P型基板。需了解到，此處描述的許多實(shí)施例內(nèi)的特定結(jié)構(gòu)內(nèi)都可使用P型和/或N型半導(dǎo)體，這是傳統(tǒng)上為人所熟知的事情。
晶體管101是形成于高電壓阱105、129和110內(nèi)。這些高壓阱105、129和110，舉例來(lái)說(shuō)，是形成于N型掩埋阱102上的一個(gè)P型外延層103內(nèi)。使用N型掩埋層102是較佳情況，然而如本技術(shù)領(lǐng)域人員所熟知，在一替代的實(shí)施例內(nèi)可將它省略。晶體管101是一種形成于高電壓阱內(nèi)的高電壓LDMOS晶體管，該等高壓阱是通過(guò)在外延層103內(nèi)實(shí)行傳統(tǒng)注入步驟而形成。P型外延層103的典型厚度范圍是3至6微米。典型上高電壓N型阱105、110是以1×1012至1×1013(atoms/cm3)的濃度范圍摻雜磷(Phosphorous)而形成，而典型上高電壓P型阱129是以1×1012至1×1013(atoms/cm3)的濃度范圍摻雜硼(Boron)而形成。當(dāng)然，具本領(lǐng)域技術(shù)人員皆能領(lǐng)略到，這些該電壓阱的摻雜極性(Polarity)可以反向。意思是，可將N型阱105、110以P型阱取代，而將P型阱129以N型阱取代，并且這些阱皆可利用傳統(tǒng)步驟來(lái)制造。
晶體管101具有一源極區(qū)107與一漏極區(qū)108，其中源極區(qū)107將會(huì)是N+布植區(qū)，而漏極區(qū)108將會(huì)是P+布植區(qū)，并且這兩個(gè)區(qū)域皆將會(huì)接收接點(diǎn)(Contancts)(圖中未顯示)，并且可能會(huì)為了達(dá)到更佳的電性表現(xiàn)，接受一金屬硅化(silicidation)的處理步驟以降低片電阻(Sheet Resistance)(此選擇性金屬硅化物亦未顯示于圖中)。漏極108亦位于該等淺溝槽隔離區(qū)104當(dāng)中之一旁。柵極111是屬多晶硅(Polysilicon)或金屬材質(zhì)，并且也可接受金屬硅化步驟以使電阻降低，而該金屬硅化物也未顯示于圖中。柵極介電質(zhì)109是覆蓋于淺溝隔離區(qū)104之上，以完成整個(gè)LDMOS晶體管101結(jié)構(gòu)。柵極介電質(zhì)109的厚度是大于300埃。柵極111位于淺溝槽隔離區(qū)104當(dāng)中之一的上方。柵極111與其下的淺溝槽絕緣區(qū)104當(dāng)中之一的重疊是小于約3微米。
圖中顯示出，晶體管101所使用的高電壓阱中具有淺溝槽隔離區(qū)104。該等淺溝槽隔離區(qū)104可利用下述的傳統(tǒng)硅蝕刻和充填制程的步驟來(lái)制造得到。然而，必須控制與垂直線相夾的過(guò)渡角以使裝置性能有所改善。之后將更細(xì)述相關(guān)的制程細(xì)節(jié)，其中與垂直線相夾的過(guò)渡角的制造方式是不同于裝置其它地區(qū)內(nèi)隔離區(qū)域的制造方式，并且具有較大的角度。并且，在淺溝槽隔離區(qū)104上方角落的基板表面是一圓滑形狀。并且，同樣在淺溝槽隔離區(qū)104上角落的隔離介電質(zhì)層的下表面是低于高電壓LDMOS裝置101的柵極介電質(zhì)109。并且，淺溝槽隔離區(qū)104氧化物的上表面的高度是高于高電壓LDMOS裝置101內(nèi)基板與柵極介電質(zhì)層109的交界。淺溝槽隔離區(qū)104氧化物的上表面與高電壓LDMOS裝置101內(nèi)基板和柵極介電質(zhì)層109的交界的高度差異大于約50埃。在一第二實(shí)施例內(nèi)，淺溝槽隔離區(qū)104氧化物上表面與高電壓LDMOS裝置101內(nèi)基板和柵極介電質(zhì)層109的交界的高度差異大于約100埃。在一第三實(shí)施例內(nèi)，淺溝槽隔離區(qū)104氧化物上表面與高電壓LDMOS裝置101內(nèi)基板和柵極介電質(zhì)層109的交界的高度差異大于約500埃。另外，高電壓區(qū)域包括一PMOS晶體管，而淺溝槽隔離區(qū)104當(dāng)中之一是位于該P(yáng)MOS裝置的P阱之內(nèi)。并且，該高電壓區(qū)域包括一NMOS區(qū)域，而淺溝槽隔離區(qū)104當(dāng)中之一是位于該NMOS裝置的N阱之內(nèi)。
在與該范例高電壓裝置101分離的一個(gè)低電壓裝置區(qū)域內(nèi)，晶體管120和130是利用傳統(tǒng)制程步驟而形成。P型基板100上是包括一低電壓N型阱122和一P型阱132。此兩低電壓阱彼此之間以及與裝置內(nèi)其它區(qū)域之間的電性隔離作用，乃利用淺溝槽隔離區(qū)119達(dá)成。之后將描述利用硅蝕刻以及充填隔離等技術(shù)以制造淺溝槽隔離區(qū)119的細(xì)節(jié)。一柵介電質(zhì)并形成，方法亦利用自對(duì)準(zhǔn)(Self-Aligned)的柵極技術(shù)。此柵介電質(zhì)的厚度約小于40埃，并且其上方還設(shè)置著一柵極。該柵極舉例來(lái)說(shuō)，可為多晶硅或金屬的材質(zhì)，并且也可能接收一金屬硅化程序來(lái)使電阻減少以使增進(jìn)性能。該柵極之后接受一制定布線程序，并用作一自對(duì)準(zhǔn)的掩膜，以供P型溝道裝置和N型溝道裝置內(nèi)源極和漏極的注入制程使用。晶體管120是一種形成于N型阱內(nèi)的P型溝道裝置，而晶體管130是一種形成于P型阱內(nèi)的N型溝道裝置。因此，兩者可形成一個(gè)彼此連接的CMOS對(duì)。舉例來(lái)說(shuō)，如果兩者的柵極彼此耦接成為一共同輸入端，則為本領(lǐng)域技術(shù)人員熟知的是，其可以組成一種CMOS邏輯反相器。該柵極之后更接受一氧化步驟以建立介電質(zhì)材質(zhì)的側(cè)壁間隔層，比方是氧化物層或氮化物層，用以進(jìn)一步改善隨后制造的層(未顯示)的性能與極性。另外，低電壓裝置120與130的柵極長(zhǎng)度是小于約0.2微米。
淺溝槽隔離區(qū)119與高電壓晶體管101內(nèi)的淺溝槽隔離區(qū)104相似，但其邊緣與垂直線所夾的過(guò)渡角較為陡峭，意思是，與垂直線間的夾角小于淺溝槽隔離區(qū)119的過(guò)渡角。這樣的結(jié)構(gòu)能提供種種優(yōu)于現(xiàn)有STI區(qū)域的不同利益，這些利益當(dāng)中包括高和低電壓晶體管的性能會(huì)有所增進(jìn)，細(xì)節(jié)將于以下進(jìn)一步詳細(xì)描述。
以下將更近一步描述本發(fā)明結(jié)構(gòu)的形成方法與過(guò)程。對(duì)本發(fā)明與其實(shí)施例來(lái)說(shuō)，重點(diǎn)是形成具有某種過(guò)渡角的隔離區(qū)域。因此，以下將詳述隔離區(qū)域的制造過(guò)程。反之，高電壓和低電壓晶體管內(nèi)種種不同的阱、源極和漏極區(qū)、介電質(zhì)層、柵極與其隨后的層間介電質(zhì)絕緣層和金屬層等等的制造步驟和程序皆為本領(lǐng)域技術(shù)人員所熟知的傳統(tǒng)半導(dǎo)體制程，并且可預(yù)期到這些步驟和程序可以等同或替代程序來(lái)予以替換。
圖3是顯示半導(dǎo)體基板100在一些傳統(tǒng)半導(dǎo)體制程的初始步驟完成后但尚未有任何隔離區(qū)域形成時(shí)的結(jié)構(gòu)。在圖3中，基板100是一P型基板或一SOI結(jié)構(gòu)上的P型半導(dǎo)體層，其是用以提供制造本電路的基本材料。掩埋層102是一N型掩埋層，已于先前傳統(tǒng)制程步驟中形成于該基板之上，并且典型上是使用于高電壓裝置中。舉例來(lái)說(shuō)，“專利752”所描述的LDMOS晶體管是形成于掩埋層上方的阱內(nèi)，文中并描述可形成圖3的掩埋層和阱的范例程序。本范例的基板100乃一具有晶向<100>的單晶結(jié)構(gòu)。掩埋層102的形成過(guò)程乃先為一光致抗蝕劑掩膜制作布線，然后利用如磷或砷類的N型摻雜物來(lái)擴(kuò)散或布植，并使用一熱程序來(lái)迫使磷或錳深入，結(jié)果產(chǎn)生具有1×1019或1×1020(atoms/cm3)摻雜濃度的N型掩埋層。一P型外延阱103隨后成長(zhǎng)或沉積于該N掩埋層102之上，其是用以提供該半導(dǎo)體層的上方部分，并且厚度是介于3至6微米之間。本范例是提供N型摻雜的高電壓N阱105與110，以及P型摻雜的高電壓阱129。該等高壓阱105、110與129乃利用離子布植和熱擴(kuò)散步驟而形成。注意到，所形成的高電壓P型阱129通過(guò)N型阱105、110以及N型掩埋層120而被隔離起來(lái)。
同樣地，本實(shí)施例亦提供低電壓阱122與132，而低電壓阱122是摻雜成N型阱，而低電壓阱132是摻雜成P型阱。如具本領(lǐng)域技術(shù)人員所熟知的是，這些阱傳統(tǒng)上亦利用離子布值和熱擴(kuò)散步驟來(lái)形成。
圖3顯示基板100的上面沉積著一薄焊墊氧化物層203與一氮化物層205。沉積方法可以是典型的沉積程序，比方是化學(xué)氣相沉積法(Chemical Vapor Deposition)、等離子加強(qiáng)沉積(Plasma Enhanced Deposition)，或是任何其它在本領(lǐng)域內(nèi)為人熟知的覆蓋沉積(Blanket Deposition)之類的方法，比方是降壓CVD(Reduced Pressure CVD)法等等。由Lin等人所提出的美國(guó)專利案號(hào)6,784,077(讓與給本發(fā)明相同的受讓人，在此列為參考文獻(xiàn))是提供STI隔離區(qū)域的范例制造程序。普遍來(lái)說(shuō)，焊墊氧化物層，如焊墊氧化物層203，是通過(guò)一熱成長(zhǎng)技術(shù)而形成。之后上面并沉積一層氮化物層205。該氮化物層205將成為隨后為了在硅外延層內(nèi)形成溝槽而進(jìn)行的蝕刻步驟中的掩膜層。由于典型使用的氯蝕刻可能傷害或去除傳統(tǒng)光致抗蝕劑層，因此溝槽乃在硅外延層內(nèi)而非光致抗蝕劑層內(nèi)形成。在沉積完氮化物層205后，一光致抗蝕劑層207利用一涂覆器(比方是本領(lǐng)域熟知的自旋向上涂覆器(Spin-On Coater))而沉積在氮化物層205上。
在一較佳實(shí)施例內(nèi)，舉例來(lái)說(shuō)，可能于一包含氧蒸氣的環(huán)境內(nèi)以900至100的攝氏溫度長(zhǎng)成二氧化硅層203，其厚度范圍介于100至500埃之間，之后再可進(jìn)行氮化硅(Silicon Nitride)層205的沉積步驟。沉積方法可利用種種本領(lǐng)域內(nèi)為人熟知的技術(shù)。舉例來(lái)說(shuō)，在一較佳實(shí)施例內(nèi)可使用化學(xué)氣相沉積法或低壓CVD法?；蛑入x子增強(qiáng)氣相沉積法即PECVD法，亦可用來(lái)形成厚度介于1000至2500埃的氮化硅層205。在一本發(fā)明結(jié)構(gòu)的給定制造程序中，更厚或更薄的氮化物層205都可能被加以使用。
圖4是顯示集成電路在氮化物層205和焊墊氧化物層203在接受制作布線步驟后并為了形成供硅蝕刻過(guò)程用的硬掩膜而利用微影(Photolithography)技術(shù)接受蝕刻后的結(jié)構(gòu)。為了能使集成電路從圖3的過(guò)渡結(jié)構(gòu)轉(zhuǎn)變?yōu)閳D4的結(jié)構(gòu)，需為光致抗蝕劑層207制作布線，并將光致抗蝕劑層207作為一蝕刻掩膜以供之后實(shí)行的氮化物層205蝕刻程序與焊墊氧化物層203蝕刻程序使用。氮化物層205乃利用諸如反應(yīng)式離子蝕刻(Reactive Ion Etching；RIE)的異向(Anisotropic Etch)蝕刻步驟來(lái)蝕刻掉，并在蝕刻過(guò)程中使用如氯(Chlorine；CL2)、氯化硼(HBr)或四氟化碳(CF4)的蝕刻劑。而蝕刻二氧化硅層203過(guò)程中，典型上則使用三氟甲烷(CHF3)的蝕刻劑。注意到，在結(jié)合該高電壓和低電壓裝置的集成電路的制造過(guò)程中，此處采用的是非對(duì)稱制程。亦即過(guò)程中將低電壓區(qū)域保持覆蓋以使其受到保護(hù)，并未將低電壓區(qū)域內(nèi)的氮化物層和氧化物層予以移除。本發(fā)明一較佳實(shí)施例的一部分是隨后于低電壓區(qū)域進(jìn)行的硅蝕刻步驟不同于高電壓區(qū)域，因此必須以不同的處理步驟來(lái)實(shí)行。
圖5是描繪僅有高電壓區(qū)域完成硅蝕刻處理后的集成電路。典型上，在一使用RIE蝕刻的異向蝕刻程序的處理室中，舉例來(lái)說(shuō)，乃利用氯(Cl2)氣來(lái)進(jìn)行硅蝕刻的處理程序。在另外可能替代的實(shí)施例內(nèi)，則利用六氟化硫(SF6)作為主動(dòng)蝕刻劑。并且已經(jīng)確定改變主動(dòng)蝕刻劑的使用劑量，可對(duì)溝槽的側(cè)壁斜率加以控制。在一較佳實(shí)施例內(nèi)，為了制造一種Id-Vg特征曲線無(wú)現(xiàn)有技術(shù)中“小丘”的高電壓LDMOS晶體管，已經(jīng)確定若側(cè)壁和一垂直參考線所夾的過(guò)渡角大于約40度的情況下，可獲得較好的結(jié)果。在一較佳實(shí)施例內(nèi)，通過(guò)改變蝕刻處方、給定制程的制程參數(shù)與氧化物的圖案密度，以及之后為產(chǎn)生溝槽的過(guò)渡角進(jìn)行量測(cè)，可確定控制過(guò)渡角的所需程序。此外，還有種種不同的方法可供選擇使用，包括所謂的“側(cè)壁漸弱(Sidewall Taper)”步驟。其是在一第一異向的硅蝕刻程序之后，再實(shí)行一第二較同向(Isotropic)的硅蝕刻步驟。該第二較同向的硅蝕刻步驟可在RIE室內(nèi)利用較高壓來(lái)達(dá)成。如具本領(lǐng)域技術(shù)人員所熟知的是，該第二較同向的硅蝕刻步驟可使側(cè)壁從原先的較陡峭的角度轉(zhuǎn)為較不陡峭的角度，因而可減緩側(cè)壁的斜率。還有其它方法可供使用來(lái)調(diào)整或控制過(guò)渡角。
圖6是顯示此處所描述的過(guò)渡角以使其意義能更容易被了解。在圖6中，一半導(dǎo)體基板500乃具有一表面，并且其左側(cè)具有一主動(dòng)區(qū)501，而右側(cè)具有一淺溝槽隔離區(qū)503。一垂直參考線是用虛線表示，而過(guò)渡角θ是形成于溝槽隔離區(qū)503的側(cè)壁表面與垂直線中間所夾的角度。圖5所顯示的θ角正是本發(fā)明所稱的隔離區(qū)域的“過(guò)渡角”。普遍來(lái)說(shuō)，在本發(fā)明的實(shí)施例中，大體上所希望達(dá)到的結(jié)構(gòu)是高電壓區(qū)域隔離區(qū)域的過(guò)渡角比低電壓區(qū)域隔離區(qū)域的過(guò)渡角較不陡峭，也就是角度較大。
現(xiàn)在回到制程的討論。圖7是顯示于下一過(guò)渡步驟的基板100。在硅溝槽形成后，光致抗蝕劑涂層207被移除，典型上乃利用等離子氧灰化法(Plasma Oxygen Ashing)?，F(xiàn)在將利用一化學(xué)氣相沉積(CVD)絕緣體或高密度等離子(High Density Plasma；HDP)所沉積的絕緣體來(lái)填入高電壓地區(qū)的溝槽。其它的過(guò)渡步驟亦可實(shí)施卻不使本發(fā)明的功用受損。舉例來(lái)說(shuō)，“專利077”是描述一種額外在溝槽間形成一種畫線器(Liner)以改善隔離區(qū)域的步驟，而此步驟可與具此種用途的本發(fā)明一同實(shí)行。溝槽氧化物209乃沉積為具有5000到8000埃的厚度，并將圖6中的溝槽完全填滿而覆蓋在氮化物層205的上面。在另一較佳實(shí)施例內(nèi)，高電壓和低電壓溝槽的蝕刻步驟乃在同一時(shí)間進(jìn)行。并且，隨后進(jìn)行的氧化物沉積和CMP程序也在高電壓和低電壓區(qū)域內(nèi)同時(shí)實(shí)施。該實(shí)施例使用的是典型的溝槽蝕刻程序和氧化物沉積厚度。本發(fā)明的關(guān)鍵處在于對(duì)蝕刻處方加以調(diào)整，以使高電壓區(qū)域和低電壓區(qū)域內(nèi)的溝槽隔離區(qū)域的過(guò)渡角可滿足所欲達(dá)到的不同需求。
在使用氧化物充填高電壓區(qū)域的溝槽后，仍需要形成低電壓區(qū)域的溝槽。由于要使低電壓區(qū)域具有不同的過(guò)渡角，在此實(shí)施例中，乃首先采用一CMP步驟或類似程序?qū)⒍嘤嗟某涮钣醚趸飶牡碗妷簠^(qū)域移除，然而必須將氮化物構(gòu)成的硬掩膜205保留。如上所述，可能實(shí)行在同一時(shí)間內(nèi)蝕刻高電壓溝槽和低電壓溝槽的步驟。
圖8是顯示于下一過(guò)渡步驟的集成電路結(jié)構(gòu)?；瘜W(xué)機(jī)械研磨法(Chemical Mechanical Polishing；CMP)乃在基板上各處實(shí)施，因此充填用的氧化物被磨平，并從高電壓區(qū)域的淺溝槽隔離區(qū)104以外的所有地區(qū)內(nèi)移除。之后，基板100上乃旋渡(SpinCoat)著一層光致抗蝕劑層211。該光致抗蝕劑層211乃利用光來(lái)制作布線以形成制造低電壓區(qū)域內(nèi)的隔離溝槽時(shí)的掩膜，然而，如圖7所示，此時(shí)高電壓區(qū)域是保持覆蓋而受到保護(hù)。
圖9是顯示基板100在硅氮化物205與硅氧化物203均從低電壓區(qū)域移除后的結(jié)構(gòu)。再一次，氮化物和氧化物的蝕刻步驟可分別利用傳統(tǒng)熟知的程序來(lái)實(shí)施。舉例來(lái)說(shuō)，氮化物205可利用異向的RIE加以蝕刻，期間使用氯氣或四氯化碳作為蝕刻劑，而之后焊墊氧化物203的蝕刻過(guò)程則可利用CHF3作為蝕刻劑。圖9所示的范例乃有三個(gè)開口形成，其是用以建立一種供低電壓區(qū)域內(nèi)三個(gè)隔離區(qū)域使用的蝕刻掩膜。同樣地，圖9內(nèi)低電壓區(qū)域的淺溝槽隔離區(qū)域119亦需要硅蝕刻程序。然而，此蝕刻程序所用的處方有所變更。對(duì)低電壓區(qū)域而言，其圖案密度典型上乃高于高電壓區(qū)域，并且所需考量因素和高電壓區(qū)域不同。因此，實(shí)施傳統(tǒng)異向蝕刻法的期間乃使用較高濃度的氯氣來(lái)達(dá)成較陡峭的側(cè)壁分布，并且所產(chǎn)生隔離區(qū)的過(guò)渡角θ比高電壓區(qū)域的過(guò)渡角小得多。舉例來(lái)說(shuō)，可能會(huì)低到0度，而大體上是低于25度。
在結(jié)合低、中、高晶體管的制造程序的一較佳實(shí)施例中，已確定的是，當(dāng)高電壓區(qū)域內(nèi)隔離區(qū)的過(guò)渡角大于約40度，以及當(dāng)?shù)秃椭须妷簠^(qū)域內(nèi)隔離溝槽的過(guò)渡角小于約40度，并且較佳上，高電壓區(qū)域和低電壓區(qū)域內(nèi)的過(guò)渡角差異約25度或更大的時(shí)候，所有元件可以達(dá)到最佳性能。這些較佳實(shí)施例皆可利用傳統(tǒng)的制程步驟來(lái)達(dá)成，并且使用不同的蝕刻處方來(lái)制造低電壓區(qū)域中的隔離溝槽，因而可確定過(guò)渡角受到控制并位于所欲達(dá)到的范圍內(nèi)。
圖10是顯示基板100在高電壓區(qū)域和低電壓區(qū)域內(nèi)的STI皆完成后的結(jié)構(gòu)。在圖11內(nèi)，光致抗蝕劑層211已被移除，方法同樣可利用傳統(tǒng)工具，比方是等離子灰化。而低電壓區(qū)域內(nèi)隔離區(qū)域內(nèi)，用以充填隔離溝槽119的氧化物214也已沉積。沉積方法舉例來(lái)說(shuō)，是利用CVD或高密度等離子沉積法。如同上述，沉積后的充填用氧化物214同樣位于于氮化物層和先前形成的氧化物層上面。
在氧化物沉積程序完成之后，傳統(tǒng)的CMP程序是將基板100表面的氧化物移除。之后繼續(xù)執(zhí)行CMP來(lái)移除氮化物硬掩膜205和焊墊氧化物層203以完成基板100內(nèi)的隔離區(qū)。如圖12所示，低電壓區(qū)和高電壓區(qū)內(nèi)的淺溝槽隔離區(qū)104、119都已經(jīng)完成。溝槽深度大約為1000至5000埃，或較深或較淺。在一范例內(nèi)，所完成的STI溝槽約具有2000埃的深度。蝕刻時(shí)的溝槽深度大約為3000至8000埃。當(dāng)整個(gè)制程完成后，最后的溝槽范圍約為1000至6000埃。
圖12中的θ角是高地壓區(qū)域內(nèi)淺溝槽隔離區(qū)104的過(guò)渡角，較佳上大于約40度。圖12中的θ′角是低地壓區(qū)域內(nèi)淺溝槽隔離區(qū)104的過(guò)渡角，其在一較佳實(shí)施例內(nèi)小于約25度。
于是，該較佳實(shí)施例包含一高電壓區(qū)域，該高電壓區(qū)域具有數(shù)個(gè)隔離氧化物區(qū)域，而該隔離氧化物的過(guò)渡角是與垂直線的夾角大于約40度。然而，在一低電壓區(qū)域中的隔離氧化物區(qū)的過(guò)渡角是小于高電壓區(qū)域的過(guò)渡角，并較佳上小于約25度。在一較佳實(shí)施例中，高電壓區(qū)域與低電壓區(qū)域的過(guò)度角間的差別是大于約25度。
盡管以上已描述了特定的步驟和范例實(shí)施例，任何上述實(shí)施例所顯示步驟的變更或替代方案皆算是本發(fā)明的一部分。舉例來(lái)說(shuō)，在以上所描述的步驟中，為了在高電壓區(qū)域和低電壓區(qū)域中獲得氮化物蝕刻、氧化物蝕刻或硅蝕刻所需掩膜而分別實(shí)施的微影步驟，可能合并成單一步驟。同樣，為了在高電壓區(qū)域和低電壓區(qū)域中獲得一種硅蝕刻時(shí)所用的硬掩膜而分別實(shí)施的氮化物蝕刻和氧化物蝕刻，也可能合并成單一步驟。同樣，為了將高電壓區(qū)域和低電壓區(qū)域中的淺溝槽絕緣區(qū)填滿而分別實(shí)施的充填用氧化物的沉積步驟，也可能合并成為單一步驟。同樣，上述描述的方法是先于高電壓區(qū)域形成溝槽，之后再于低電壓區(qū)域形成溝槽。然而，無(wú)須要求如此，任何的處理順序都可加以使用，并且許多種類的變更都算是本發(fā)明的一部分。
再參考回圖2，其顯示最后的完整集成電路結(jié)構(gòu)。由圖12的完整淺溝隔離結(jié)構(gòu)轉(zhuǎn)變到圖2的完整的集成電路結(jié)構(gòu)中間所剩余的處理步驟均可為本領(lǐng)域技術(shù)人員熟知的傳統(tǒng)步驟，因此在此不再提供這些處理步驟。在有需要時(shí)，仍使用到非對(duì)稱的制程步驟。舉例來(lái)說(shuō)，高電壓晶體管101的柵氧化物的厚度可高達(dá)100埃左右，但低電壓晶體管120和130的柵氧化物的厚度卻可小得多，因此在高電壓和低電壓區(qū)域中的沉積程序可能非常不同。此外，源極和漏極以與柵極的布植濃度和深度在高電壓區(qū)域和低電壓區(qū)域內(nèi)都可能不相同。利用掩膜所形成的光致抗蝕劑以及利用傳統(tǒng)步驟所沉積的氮化物和氧化物，在非對(duì)稱制程實(shí)施的時(shí)候，都可用來(lái)形成覆蓋高電壓和低電壓區(qū)域而彼此堆疊的涂層，以使兩種裝置的制造程序可結(jié)合為單一程序流。
圖12顯示本發(fā)明其中一種結(jié)構(gòu)的較佳實(shí)施例，其是包含淺溝槽絕緣層(STI)于高電壓區(qū)域與低電壓區(qū)域中。然而，一第二結(jié)構(gòu)的較佳實(shí)施例可能使用一LOCOS(硅局部氧化)方法來(lái)形成隔離氧化物區(qū)域，并同時(shí)控制由主動(dòng)區(qū)到隔離區(qū)的過(guò)渡角以使高電壓區(qū)域隔離區(qū)的過(guò)渡角大于低電壓區(qū)域內(nèi)隔離區(qū)的過(guò)渡角。以下將詳述和描繪此實(shí)施例。
圖13是顯示基板100具有一外延層103形成于一掩埋層102上方，并且高電壓區(qū)域內(nèi)的N型阱105、110予P型阱129以及低電壓區(qū)域內(nèi)的N型阱122和P型阱132皆形成后的結(jié)構(gòu)。在圖13中，一焊墊氧化物層213是形成于基板100上。一氮化物層215是形成于焊墊氧化物層213上并用作一氧化掩膜。一光致抗蝕劑層221是形成于焊墊氧化物層213和氮化物層215之上，并且光致抗蝕劑層221被制作布線以提供氮化物層215所需的蝕刻掩膜。
圖14是顯示基板100在經(jīng)過(guò)氮化物層215的蝕刻步驟后的結(jié)構(gòu)。如同上述，氮化物層215是異向地移除。然而，這次焊墊氧化物層213是保留下來(lái)以供隨后進(jìn)行的LOCOS步驟使用。同樣，由于內(nèi)含低電壓N型阱122與高電壓P型阱132的低電壓區(qū)域必須分開處理以控制隔離區(qū)域的過(guò)渡角，因此這區(qū)域仍維持以氮化物層215覆蓋的狀態(tài)。
圖15顯示圖14的基板100在高電壓區(qū)域經(jīng)過(guò)LOCOS步驟處理而形成隔離區(qū)域后的結(jié)構(gòu)。在一范例實(shí)施例內(nèi)，光致抗蝕劑層215被移除。并且在一清潔步驟后，基板100會(huì)在一含氧環(huán)境中接受一熱氧化程序處理，因而圖15中基板內(nèi)的LOCOS區(qū)231形成。由此生成的場(chǎng)氧化物可能會(huì)具有3000至8000埃的厚度，并且為本領(lǐng)域所熟知事情是，場(chǎng)氧化物可能會(huì)消耗部分位于它下面的硅，因而其范圍可延伸至基板之內(nèi)。在氧化程序?qū)嵤┻^(guò)后，乃利用典型程序移除氮化物層215與焊墊氧化物層213，比方是利用熱磷溶劑來(lái)移除該氮化物層215，之后再利用稀釋氟化氫(HF)或緩沖氧化物蝕刻(Buffered Oxide Etch)浸泡液來(lái)移除焊墊氧化物層213。在另一較佳實(shí)施例內(nèi)，高電壓和低電壓區(qū)的LOCOS區(qū)231、235乃利用一種氧化物定義掩膜來(lái)形成，過(guò)程比方是類似先前形成STI的范例。
圖16是顯示于高電壓區(qū)域和低電壓區(qū)域的LOCOS氧化程序皆完成后的基板100的結(jié)構(gòu)。由圖15的結(jié)構(gòu)轉(zhuǎn)變到圖16的完整隔離結(jié)構(gòu)之間所需進(jìn)行的步驟同樣可利用非對(duì)稱的制程步驟。這次是利用一硅氮化物掩膜保護(hù)住高地壓地區(qū)，而使低電壓區(qū)域接收該LOCOS程序。這兩個(gè)隔離LOCOS程序，其中一個(gè)處理高電壓區(qū)域中的P阱105、129和N阱110，而另一個(gè)處理低電壓阱中的N阱122和P阱132，皆是在受控制的情況下進(jìn)行，以使高電壓區(qū)域內(nèi)隔離氧化物的過(guò)渡角大于約40度，舉例而言，在典型上如上述般是大于45度；反之，低電壓區(qū)域的過(guò)渡角較為陡峭，亦即具有較小的角度，典型上是小于約25度。此外，高電壓區(qū)域和低電壓區(qū)域的過(guò)渡角之間的差異約25度或更大。LOCOS隔離區(qū)的邊緣過(guò)渡角在一般情況中比STI隔離區(qū)大。在本發(fā)明中，就LOCOS隔離區(qū)而言，邊緣過(guò)度角必須大于40度。此角度的控制方法可通過(guò)調(diào)整焊墊氧化物層和氮化物層的厚度以確定最終的“鳥嘴(BirdBeak)長(zhǎng)度”來(lái)進(jìn)行。同樣，在一較佳實(shí)施例內(nèi)，低電壓區(qū)域的過(guò)渡角可能介于0到25度之間，并且高電壓與低電壓區(qū)域的過(guò)渡角的角度差異可約為25度。
以上所述僅為本發(fā)明較佳實(shí)施例，然其并非用以限定本發(fā)明的范圍，任何熟悉本項(xiàng)技術(shù)的人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可在此基礎(chǔ)上做進(jìn)一步的改進(jìn)和變化，因此本發(fā)明的保護(hù)范圍當(dāng)以本申請(qǐng)的權(quán)利要求書所界定的范圍為準(zhǔn)。
附圖中符號(hào)的簡(jiǎn)單說(shuō)明如下100半導(dǎo)體基板101高電壓LDMOS晶體管裝置102N型掩埋層103外延層104淺溝槽隔離區(qū)105高電壓N型阱107源極區(qū)108漏極區(qū)109柵極介電質(zhì)110高電壓N型阱
111柵極119淺溝槽隔離區(qū)120低電壓晶體管122低電壓N型阱130低電壓晶體管132低電壓P型阱203焊墊氧化物層205氮化物層207光致抗蝕劑層209溝槽氧化物211光致抗蝕劑層213焊墊氧化物214氧化物215氮化物221光致抗蝕劑層231LOCOS區(qū)235LOCOS區(qū)500半導(dǎo)體基板501主動(dòng)區(qū)502淺溝槽隔離區(qū)θ過(guò)渡角θ′過(guò)渡角
權(quán)利要求
1.一種半導(dǎo)體裝置，所述半導(dǎo)體裝置包括一半導(dǎo)體基板；第一隔離區(qū)域，其是形成于該基板內(nèi)的一低電壓裝置區(qū)域內(nèi)并且具有側(cè)壁，該第一隔離區(qū)域的側(cè)壁與垂直線間的夾角是第一過(guò)渡角；以及第二隔離區(qū)域，其是形成于該基板內(nèi)的一高電壓裝置區(qū)域內(nèi)并且具有側(cè)壁，該第二隔離區(qū)域的側(cè)壁與垂直線間的夾角是第二過(guò)渡角，該第二過(guò)渡角是大于該第一過(guò)渡角。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于更包括至少一個(gè)高電壓晶體管裝置，其形成于該高電壓裝置區(qū)域內(nèi)并且具有一源極區(qū)，一漏極區(qū)和一柵極區(qū)，其中該柵極區(qū)是位于該第二隔離區(qū)域當(dāng)中之一上，其中該漏極區(qū)域是位于該第二隔離區(qū)域當(dāng)中之一的鄰近區(qū)域。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于該柵極區(qū)與該第二隔離區(qū)域當(dāng)中之一的重疊是小于3微米。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于該柵極區(qū)是包括一柵極氧化物，其中該柵極氧化物的厚度是大于300埃。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于該第二過(guò)渡角是大于40度。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于該第一過(guò)渡角與該第二過(guò)渡角間的差異大于25度。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于該第一與第二隔離區(qū)域是淺溝槽隔離區(qū)域。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于該第一與第二隔離區(qū)域是硅局部氧化區(qū)域。
9.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于上面位有該柵極區(qū)的該第二隔離區(qū)域是與該漏極區(qū)的一漏極緊鄰。
10.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于該高電壓區(qū)域是包括一P型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管裝置，并且其中該第二隔離區(qū)域當(dāng)中之一是位于該P(yáng)型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管裝置的P阱內(nèi)。
11.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于該高電壓區(qū)域是包括一N型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管裝置，并且其中該第二隔離區(qū)域當(dāng)中之一是位于該N型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管裝置的N阱內(nèi)。
12.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于該基板表面于該第二隔離區(qū)域當(dāng)中之一的上轉(zhuǎn)角處是為圓滑形狀。
13.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于該第二隔離區(qū)域更包括一溝槽氧化物及該柵極區(qū)是包括一柵極介電質(zhì)，其中該溝槽氧化物的上表面高度是高于該基板和該柵極介電質(zhì)的介面。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置，其特征在于該第二隔離區(qū)域內(nèi)的溝槽氧化物與該基板和該高電壓晶體管裝置內(nèi)的柵極介電質(zhì)的介面之間的高度差大于50埃。
15.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置，其特征在于該第二隔離區(qū)域內(nèi)的溝槽氧化物與該基板和該高電壓晶體管裝置內(nèi)柵極介電質(zhì)的介面之間的高度差大于100埃。
全文摘要
本發(fā)明是提供一種半導(dǎo)體裝置，具體為一種內(nèi)含高電壓MOS的半導(dǎo)體裝置以及其制造方法。該半導(dǎo)體裝置是包括一基板，該基板上具有彼此分離的低電壓裝置區(qū)域與高電壓裝置區(qū)域。該半導(dǎo)體裝置亦包括數(shù)個(gè)內(nèi)含絕緣體的隔離區(qū)域，并且該等隔離區(qū)域當(dāng)中至少一個(gè)是形成于該高電壓區(qū)域內(nèi)的其中一個(gè)阱內(nèi)。該高電壓區(qū)域內(nèi)由主動(dòng)區(qū)至隔離區(qū)域的過(guò)渡角是大于一預(yù)定角，在某些實(shí)施例中，是與垂直線的夾角大于40度。該等隔離區(qū)域可利用淺溝槽絕緣技術(shù)形成；該等隔離區(qū)域亦可利用硅局部氧化技術(shù)所形成的場(chǎng)氧化物來(lái)制造。
文檔編號(hào)H01L21/762GK1722436SQ20051008613
公開日2006年1月18日 申請(qǐng)日期2005年7月12日 優(yōu)先權(quán)日2004年7月12日
發(fā)明者張啟宣, 劉俊秀, 黃宗義, 陳忠義, 宋自強(qiáng), 黃志博 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司