專利名稱：肖特基壁壘cmos器件及其方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導(dǎo)體系統(tǒng)和制造工藝的領(lǐng)域。更具體地說，本發(fā)明涉及具有肖特基壁壘金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的半導(dǎo)體集成電路(IC)及其制造工藝，該肖特基壁壘金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)包括肖特基壁壘P型MOSFET(PMOS)，肖特基壁壘N型MOSFET(NMOS)和肖特基壁壘互補(bǔ)MOSFET(CMOS)。
背景技術(shù)：
自從1940年晶體管發(fā)明以來，在半導(dǎo)體和微電子領(lǐng)域表現(xiàn)出巨大的優(yōu)越性。今天，取得支配地位的半導(dǎo)體技術(shù)是CMOS-互補(bǔ)的金屬氧化物半導(dǎo)體。當(dāng)前的CMOS技術(shù)能達(dá)到在一個(gè)約10mm尺寸的硅片上集成超過1億元件的集成電路的具有成本效益的制造。10億晶體管的IC也將在幾年之內(nèi)出現(xiàn)商業(yè)產(chǎn)品。對于每個(gè)IC以更低的成本獲得更大的功能和性能的要求驅(qū)動了幾種趨勢。
首先，對功能的要求驅(qū)動晶體管數(shù)上升。其次，晶體管本身的尺寸減小以達(dá)到更大的集成度以及更重要的是改進(jìn)其性能。就涉及性能而言，MOSFET的關(guān)鍵參數(shù)是溝道的長度。溝道長度(L)是載流子渡越器件的距離，該長度的減小同時(shí)必然帶來更高的電流驅(qū)動，經(jīng)減小的寄生電阻和電容以及經(jīng)改進(jìn)的高頻性能。普通的品質(zhì)因數(shù)是功率和延遲時(shí)間的乘積，對晶體管性能的這種概括性的量度被表述為溝道長度倒數(shù)的立方(1/L3)。這說明IC制造商必須盡其制造能力減小該溝道長度這樣一種巨大的激勵作用。
對于數(shù)字應(yīng)用，MOS晶體管的行為好象開關(guān)。在“導(dǎo)通”時(shí)，它們通過相對較大的電流，在“截止”時(shí)，它們由一定量的漏電流表征。由串聯(lián)連接的NMOS和PMOS器件構(gòu)成的普通的CMOS反相器電路僅在切換的短暫過渡期間才消耗可感知的功率。反之，靜態(tài)功率消耗，或者由CMOS電路在靜置期消耗的功率僅僅是MOSFET漏電流的函數(shù)，對于大多數(shù)應(yīng)用而言，該靜態(tài)功率消耗顯著影響整個(gè)電路的功率消耗。
當(dāng)溝道長度減小時(shí)，驅(qū)動電流增加，如上所述，這有利于電路性能的提高。但是漏電流也增加了。晶體管的漏電流增加了靜態(tài)功率消耗，在極端的情況下能影響有源運(yùn)算期間二進(jìn)制信息的傳輸。因此器件的設(shè)計(jì)人員有充分的理由在溝道長度減小時(shí)保持MOSFET的低漏電流。
MOS晶體管的漏電流傳統(tǒng)上通過將受控?cái)?shù)量的雜質(zhì)(摻雜)引入器件的源漏兩極之間的區(qū)域(溝道區(qū)域)并精心設(shè)計(jì)源漏兩極側(cè)向和垂直方向的摻雜分布而受到控制。雖然這些措施對減小MOS晶體管內(nèi)部的勢壘因而減小漏電流有效，但也會降低驅(qū)動電流和增加寄生電容，這也是減小溝道長度意味著必須改進(jìn)的重要方面。另外，也正是取決于在制造工藝中怎樣引入溝道和經(jīng)精心設(shè)計(jì)的源漏兩極的摻雜，制造成本可顯著地受到影響。
另一個(gè)影響制造成本的因素是工藝收益。該收益是所制造的襯底上功能性器件和全部器件數(shù)之比。工藝收益完全是全部工藝步驟的函數(shù)。例如，如果每個(gè)工藝步驟的平均收益為99.5％而CMOS工藝的全部工藝步驟有50步，則工藝收益約為90％。CMOS工藝的制造成本完全是工藝收益的函數(shù)，隨工藝收益的降低而提高。表征CMOS技術(shù)的制造復(fù)雜度以及因此而來的成本的簡單的衡量標(biāo)準(zhǔn)是全部的掩模步驟數(shù)，每一個(gè)掩模步驟都包含一系列涂膠，掩模套準(zhǔn)，光刻曝光，刻蝕步驟，清洗和測量。在CMOS工藝中減少掩模步驟數(shù)通過減少全部工藝步驟以及附加增加收益而直接減少了制造成本。對于現(xiàn)有的傳統(tǒng)的MOS晶體管設(shè)計(jì)和技術(shù)以及CMOS的制造工藝，在驅(qū)動電流，漏電流，寄生電容和電阻以及制造復(fù)雜度和制造成本之間的取舍方面只有有限的幾個(gè)方案。
本發(fā)明在這些對抗的要求之間提供了一種新的關(guān)系，并提出了對于MOS器件和CMOS基集成電路用傳統(tǒng)的(摻雜雜質(zhì))MOS技術(shù)無法達(dá)到的性能上的可能性。金屬在源漏兩極上的使用對減小寄生電容，在器件特性中減小靜態(tài)變化(尤其是隨溝道長度的減小發(fā)生的變化)方面的器件特性以及對減少制造成本和復(fù)雜度方面都提供了改進(jìn)。
摻雜剖面先有的CMOS器件的產(chǎn)生依賴于MOS晶體管側(cè)向均勻垂直方向不均勻的溝道摻雜剖面以控制源漏極之間的漏電流。見Yuan Taur，“The IncredibleShrinking Transistor”，IEEE SPECTRUM，page 25-29(www.Spectrum.Ieee.org，ISSN 0018-9235，July 1999)。圖1說明了一個(gè)示范的長溝道常規(guī)MOS器件(100)，該器件包括摻雜的源(101)，摻雜的漏(102)，常規(guī)的MOS型柵結(jié)構(gòu)(103)以及有助于控制源漏兩極之間的漏電流的在襯底中側(cè)向均勻的溝道摻雜剖面(104)。器件通過場氧化(105)互相電隔離。這樣的溝道摻雜剖面在溝道長度降至約200納米(nm)的器件中是很普通的。
但是，當(dāng)器件的溝道長度被減小到100nm范圍時(shí)，文獻(xiàn)指出，溝道的摻雜剖面要求在側(cè)向和垂直方向都是非均勻的。參考圖2，示范的短溝道MOS器件(200)具有和長溝道器件(100)相似的一些元件。該結(jié)構(gòu)包括常規(guī)摻雜的源(201)和漏(202)以及常規(guī)的柵結(jié)構(gòu)(203)(相應(yīng)于溝道長度L其寬度＜～100nm)。該結(jié)構(gòu)還包括和源(207)漏(206)阱摻雜連同使用的源(208)漏(209)極的淺摻雜延伸以及常規(guī)的控制源漏之間的漏電流的溝道摻雜(204)。源漏極(201)和(202)及其各自的延伸(208)和(209)(全部四個(gè)電極的組合構(gòu)成了精心設(shè)計(jì)的源/漏摻雜剖面)都有相同的摻雜極性(N型或P型)以及和溝道(204)和阱摻雜元件(206)和(207)相反的摻雜極性。還有，場氧化(205)將器件互相電隔離。
常規(guī)的CMOS電路參考圖3，典型的CMOS反相器電路300為在重?fù)诫s的半導(dǎo)體襯底330上的輕摻雜的P型外延半導(dǎo)體層331上制造的串聯(lián)連接的P型MOSFET器件301和N型MOSFET器件302。源304，306和漏303，305接觸包括摻雜的源極304，306和漏極303，305淺摻雜源316，318和漏315，317延伸，阱摻雜345，346以及溝道和襯底摻雜347，348。兩個(gè)器件301，302的漏接觸303，305互相連接，P型器件301的源304連接到Vdd307，N型器件302的源306連接到通常為接地的低電源Vdd308，兩個(gè)器件301，302的柵309，310具有共同的連接點(diǎn)Vg311。PMOS器件301和NMOS器件302由場氧化320和PMOS器件的N阱注入?yún)^(qū)321隔離，N阱注入?yún)^(qū)321通過重?fù)诫s的N型歐姆接觸點(diǎn)340連接到Vdd307。
公共漏連接點(diǎn)的輸出電壓Vo取決于柵Vg311的輸入電壓。當(dāng)Vg311為高(通常為Vdd307)時(shí)，N型器件302“導(dǎo)通”而P型器件301“截止”。也就是說，N型器件302的溝道區(qū)域313導(dǎo)電而P型器件301的溝道區(qū)域314不導(dǎo)電。結(jié)果是，輸出電壓Vo312變到N型的源306的電壓，或Vss308。當(dāng)Vg311為低(通常為Vss308)時(shí)發(fā)生相反的情況?，F(xiàn)在N型器件302“截止”而P型器件301“導(dǎo)通”，輸出電壓變到P型的源304的電壓，或Vdd307。概括地說，高(低)輸入電壓Vg311產(chǎn)生低(高)輸出電壓Vo312，有效地提供了反相的功能。該種典型的CMOS反相器電路的一個(gè)示范特性是適當(dāng)?shù)碾娏鲀H在輸入電壓Vg311從高到低或從低到高的切換期間流動。反之，當(dāng)靜置時(shí)，起支配作用的靜態(tài)功率消耗源為漏電流。
肖特基壁壘CMOS在美國專利5760449號中，Welch公開了一種具有串聯(lián)連接的N溝道和P溝道MOSFETD的肖特基壁壘晶體管器件系統(tǒng)，該系統(tǒng)中，N型和P型器件的源結(jié)，不是漏結(jié)，電互相連接，該肖特基壁壘晶體管器件系統(tǒng)用中間能隙硅化鉻形成N型和P型器件的肖特基壁壘源漏區(qū)域。諸如硅化鉻的中間能隙硅化物由費(fèi)米能級表征，該費(fèi)米能級接近硅的約為0.56eV的中間帶隙。Welch將結(jié)果電路稱為“相當(dāng)于CMOS的單器件”，因?yàn)樵揅MOS器件制造在單摻雜類型的半導(dǎo)體襯底上并用完全相同的金屬硅化物形成兩個(gè)晶體管的源漏區(qū)域。和互補(bǔ)的相反類型的N型和P型晶體管在一起使用的常規(guī)的CMOS器件相比，該器件的兩個(gè)晶體管完全相同。另外，Welch指出，該器件表現(xiàn)出正反饋的反相開關(guān)特性。在器件切換時(shí)源電壓(不象常規(guī)的CMOS反相器是漏電壓)發(fā)生變化，從而提高了柵到源的電位差，從而“正反饋”地或額外地使器件“導(dǎo)通”，直至切換完成。Welch指出，中間能隙硅化鉻導(dǎo)致了兩個(gè)MOSFET器件對稱的運(yùn)算特性，使CMOS類型的反相技術(shù)取決于偏置條件。但是，中間能隙硅化物也導(dǎo)致不可接受的低驅(qū)動電流和源漏之間的高漏電流。另外，Welch沒有敘述用短溝道MOSFET器件的反相電路的性能，也沒有處理溝道或襯底的摻雜問題以改進(jìn)各個(gè)MOSFET器件截止?fàn)顟B(tài)時(shí)的漏電流。
概括地說，先有技術(shù)沒有揭示或指出肖特基壁壘，金屬源漏CMOS器件或肖特基壁壘，金屬源漏CMOS器件的制造工藝。
器件隔離為了制造集成電路，為了在電路中使每個(gè)器件獨(dú)立于其他器件工作，各個(gè)晶體管器件必須互相隔離。最佳的器件隔離技術(shù)具有高密度，合理的工藝復(fù)雜度，高收益以及可接受的寄生效應(yīng)。器件隔離將半導(dǎo)體襯底分成兩個(gè)類型的區(qū)域。第一個(gè)區(qū)域具有暴露的半導(dǎo)體表面并被表示為在其上制造晶體管的有源區(qū)域。第二個(gè)區(qū)域包括掩蔽半導(dǎo)體襯底并被表示為在其上不制造器件的場區(qū)域的“場氧化”。
有很多諸如本地硅氧化(LOCOS)和淺溝槽隔離(STI)的器件隔離的技術(shù)。雖然LOCOS和STI都為先進(jìn)的CMOS技術(shù)進(jìn)行了優(yōu)化，但它們都受到幾個(gè)整體挑戰(zhàn)。一些對LOCOS的挑戰(zhàn)的實(shí)例包括在氧化工藝中誘發(fā)的硅襯底的應(yīng)力，白帶氮化物效應(yīng)以及存在被稱為鳥嘴的現(xiàn)象。雖然對于大多數(shù)這些挑戰(zhàn)都存在解決方案，但這些方案增加了制造工藝的復(fù)雜度或限制了工藝的靈活性。
硅化物排除掩模工藝硅化物通常設(shè)置于整個(gè)半導(dǎo)體襯底的表面。硅化物的引入對于某些應(yīng)用的電路帶來有害的影響，諸如對于有源CMOS像素陣列(增加了光電二極管的暗電流和不透明性)或模擬電路(降低了信號的完整性，加劇了電路應(yīng)力，影響了閾值電壓的偏移和結(jié)的漏電流)。在先有技術(shù)中發(fā)展了硅化物排除掩模工藝，選擇性地掩蔽部分半導(dǎo)體襯底，防止在被掩蔽區(qū)域形成硅化物。參看美國專利6160282號和美國專利5883010號的實(shí)例，在6160282號專利中，Merrill公開了一種硅化物排除掩模工藝以改進(jìn)有源CMOS像素陣列的性能，在5883010號專利中，Merrill公開了一種提供硅化物排除的隔離氧化掩模工藝。
硅化物排除掩模工藝通常包括淀積一個(gè)硅化物排除氧化掩模層，淀積光刻膠，形成光刻膠的圖形，刻蝕硅化物排除氧化掩模層而使由光刻膠和氧化物覆蓋的區(qū)域受到保護(hù)免于形成硅化物并使將形成硅化物的區(qū)域得以暴露，剝離光刻膠層，在由硅化物排除氧化掩模圖形暴露的硅表面上選擇性地形成金屬硅化物層，以及去除硅化物排除氧化掩模層。該硅化物排除掩模技術(shù)沒有被用于制造肖特基壁壘CMOS器件和電路。
因此，在技術(shù)上存在對于肖特基壁壘CMOS器件及其制造工藝的需要。還進(jìn)一步存在對于帶有經(jīng)改進(jìn)的性能的短溝道CMOS器件及其簡化的低成本制造工藝的需要。

發(fā)明內(nèi)容
概括地說，在各種實(shí)施例中，所揭示的CMOS器件包括選擇性地具有P型溝道摻雜劑的肖特基壁壘NMOS器件和選擇性地具有N型溝道摻雜劑的肖特基壁壘PMOS器件。溝道摻雜劑和/或阱注入可以或不可以和歐姆接觸點(diǎn)進(jìn)行電接觸。器件可由場氧化分離，選擇性地氧化層的窗口不顯著地凹入半導(dǎo)體襯底。
本發(fā)明的另一個(gè)方面是CMOS器件的制造工藝。簡單的非凹入的氧化層窗口被提供作為場氧化。溝道和/或阱注入被進(jìn)一步引入以隔離N型和P型有源區(qū)域。NMOS器件的柵極形成在N型有源區(qū)域，PMOS器件的柵極形成在P型有源區(qū)域，柵極具有薄的電絕緣的側(cè)壁隔離。硅化物排除掩模被用于防止在P型有源區(qū)域形成硅化物同時(shí)暴露N型有源區(qū)域。當(dāng)該排除掩模層用濕化學(xué)刻蝕形成圖形時(shí)，排除掩模層的刻蝕速率大于NMOS器件側(cè)壁隔離的刻蝕速率。通過使一個(gè)薄金屬層和至少在相鄰于NMOS器件柵極的區(qū)域中暴露的半導(dǎo)體襯底反應(yīng)而形成肖特基或類肖特基接觸。相似地，硅化物排除掩模被用于防止在N型有源區(qū)域形成硅化物同時(shí)暴露P型有源區(qū)域。當(dāng)該排除掩模層用濕化學(xué)刻蝕形成圖形時(shí)，排除掩模層的刻蝕速率大于PMOS器件側(cè)壁隔離的刻蝕速率。通過使一個(gè)薄金屬層和至少在相鄰于PMOS器件柵極的區(qū)域中暴露的半導(dǎo)體襯底反應(yīng)而形成肖特基或類肖特基接觸。
在揭示多種實(shí)施例的同時(shí)，本發(fā)明還有顯示和敘述本發(fā)明的說明性實(shí)施例的其他實(shí)施例通過下文詳盡的敘述對于在本技術(shù)領(lǐng)域熟練的人員而言也將是顯而易見的。如將認(rèn)識到的那樣，本發(fā)明在各個(gè)明顯的方面都能進(jìn)行修改而不背離本發(fā)明的精神和范圍。因此，附圖和詳盡敘述都將被認(rèn)為是對其性能的說明而不是限制。


圖1顯示了先有技術(shù)的長溝道摻雜源/漏器件；圖2顯示了先有技術(shù)的短溝道摻雜源/漏器件，帶有阱注入和源/漏延伸；圖3顯示了先有技術(shù)的短溝道摻雜源/漏CMOS反相器電路；圖4顯示了溝道長度和溝道區(qū)域的定義；圖5顯示了根據(jù)本發(fā)明的一個(gè)實(shí)施例的CMOS器件；圖6顯示了本發(fā)明的應(yīng)用P型器件有源區(qū)域注入的工藝的示范實(shí)施例；圖7顯示了本發(fā)明的應(yīng)用N型器件有源區(qū)域注入的工藝的示范實(shí)施例；圖8顯示了本發(fā)明的應(yīng)用形成用于器件隔離的LOCOS場氧化的工藝的示范實(shí)施例；圖9顯示了本發(fā)明的應(yīng)用薄柵氧化上已形成圖形的硅薄膜的工藝的示范實(shí)施例；圖10顯示了本發(fā)明的應(yīng)用形成薄氧化側(cè)壁以及暴露在柵，源和漏區(qū)域中的硅的工藝的示范實(shí)施例；圖11顯示了本發(fā)明的應(yīng)用硅化物排除掩模和金屬淀積以及N型器件的硅化退火，以及應(yīng)用去除未退火金屬的工藝的示范實(shí)施例；圖12顯示了本發(fā)明的應(yīng)用硅化物排除掩模和金屬淀積以及P型器件的硅化退火，以及應(yīng)用去除未退火金屬的工藝的示范實(shí)施例；圖13顯示了本發(fā)明的工藝的結(jié)果結(jié)構(gòu)的示范實(shí)施例；圖14顯示了根據(jù)本發(fā)明的原理的肖特基壁壘CMOS反相器電路的示范實(shí)施例，該肖特基壁壘CMOS反相器電路具有串聯(lián)連接的帶有簡單的薄場氧化和不通過歐姆接觸點(diǎn)電接觸的阱注入的PMOS和NMOS器件；和圖15顯示了根據(jù)本發(fā)明的原理的具有串聯(lián)連接的PMOS和NMOS器件的肖特基壁壘CMOS反相器電路布局的示范實(shí)施例具體實(shí)施方式
圖5顯示了本發(fā)明的由兩個(gè)最后的互補(bǔ)MOSFET結(jié)構(gòu)500示例的示范實(shí)施例。該實(shí)施例包括一個(gè)帶有用于源/漏區(qū)域的硅化鉺504的肖特基N溝道器件和一個(gè)帶有硅化鉑505的肖特基P溝道器件。銦502和砷503層可被分別用作N溝道和P溝道器件的溝道摻雜。柵極分別由用于N型器件506和P型器件507的磷和硼原位摻雜的多晶硅薄膜制作。器件通過結(jié)合溝道以及襯底摻雜一起工作的場氧化501互相分離，達(dá)到器件之間的互相電隔離。肖特基(或類肖特基)壁壘512，513，522，523存在于相應(yīng)的金屬源/漏504，505和硅襯底509之間的界面，發(fā)揮固有阱或暈注入的作用，并且在發(fā)揮作用時(shí)不帶入寄生電容。
在本文件的全部討論中利用了下述定義歐姆接觸點(diǎn)歐姆接觸點(diǎn)是對于半導(dǎo)體襯底的低電阻率的電接觸。例如，摻雜歐姆接觸點(diǎn)包括和N型摻雜半導(dǎo)體襯底接觸的N型重?fù)诫s區(qū)域與和P型摻雜半導(dǎo)體襯底接觸的P型重?fù)诫s區(qū)域。另外，例如對于半導(dǎo)體襯底的金屬歐姆接觸點(diǎn)包括和N型摻雜的半導(dǎo)體襯底接觸的硅化鉺與和P型摻雜的半導(dǎo)體襯底接觸的硅化鉑。這些金屬硅化物和其各自的半導(dǎo)體襯底類型進(jìn)行的接觸是歐姆接觸點(diǎn)是因?yàn)槠鋵τ陔姾奢d流子的低肖特基壁壘高度以及因此而得到的低接觸電阻。
阱注入閂鎖是CMOS電路獨(dú)特的問題，由于存在橫向的雙極型NPN個(gè)PNP晶體管而引起這個(gè)問題。該不希望的寄生雙極型晶體管可有放大器的作用，由于使電源短路接地而使電路失效。為了解決這個(gè)問題，常規(guī)的CMOS布局通常包括分別用于P型和N型MOSFET器件的N型和P型的阱注入。N型和P型阱注入分別通過歐姆接觸點(diǎn)連接到電源的Vdd和接地。作為實(shí)例而參考圖3，N阱321摻以和半導(dǎo)體襯底330相反極性的雜質(zhì)，通常摻雜濃度大約大于外延襯底層331摻雜濃度一個(gè)數(shù)量級。N阱321有和溝道和襯底摻雜347相同的極性。阱的制造步驟取決于對閂鎖消除的要求以及諸如集成度和獨(dú)立閾值電壓調(diào)節(jié)的其他因素。設(shè)置一個(gè)重?fù)诫s的N型歐姆接觸點(diǎn)340和N阱321直接接觸并連接到電源Vdd，同時(shí)襯底330連接到Vss，通常為接地。
溝道長度參考圖4，溝道長度(L)401是載流子在半導(dǎo)體襯底415中從源極402到漏極403渡越的距離。對于金屬源/漏MOSFET器件，該距離由柵絕緣體406的正下方從源極402面對漏極403的界面404到漏極403面對源極402的界面405的距離定義。
溝道區(qū)域，溝道摻雜和襯底摻雜參考圖4，半導(dǎo)體器件中有源區(qū)域的電流運(yùn)載區(qū)域通常被稱為溝道區(qū)域。對于常規(guī)的摻雜源漏MOSFET器件，半導(dǎo)體襯底415中的溝道區(qū)域位于非常靠近柵絕緣體的地方，并且不基本垂直地向下延伸進(jìn)半導(dǎo)體襯底415中。但是對于諸如肖特基壁壘源漏MOSFET的其他MOSFET器件技術(shù)，相當(dāng)數(shù)量的電流可以在柵絕緣體406基本下方的區(qū)域中流動。對于本發(fā)明的目的，半導(dǎo)體襯底415中的溝道區(qū)域在源極402和漏極403的下方垂直延伸到深度d1407上和源極402的底邊緣420和漏極403的底邊緣421大致對齊的邊界416。
溝道摻雜是在半導(dǎo)體襯底415的溝道區(qū)域中提供的摻雜，通常用于改進(jìn)來自MOSFET器件的源極402和漏極403的漏電性能的目的。襯底摻雜是在半導(dǎo)體襯底中溝道區(qū)域的底416下方以及源極402和漏極403的底界面420，421下方提供的摻雜。
理解溝道摻雜和襯底摻雜的差別的很重要的。參考圖4，圖中顯示了兩個(gè)摻雜注入。第一個(gè)摻雜注入設(shè)置到深度d2430的第一掩模層的暴露區(qū)域并具有橫向均勻垂直不均勻的濃度剖面。第二摻雜注入設(shè)置到深度d3的第二掩模層的暴露區(qū)域并具有橫向均勻垂直不均勻的濃度剖面。在該實(shí)例中，第一摻雜注入和第二摻雜注入具有不同的濃度和不同的垂直不均勻剖面。圖4描述的結(jié)果MOS器件具有溝道區(qū)域的橫向均勻垂直不均勻的摻雜濃度剖面，而在溝道區(qū)域下方的襯底摻雜剖面有橫向和垂直都不均勻的摻雜濃度剖面。
絕緣體上的半導(dǎo)體(SOI)襯底SOI襯底包括在有約100納米(nm)到400nm厚度的諸如二氧化硅(SiO2)的埋設(shè)的絕緣材料上的有約20nm到100nm厚度的諸如硅的半導(dǎo)體材料，該SOI襯底形成在半導(dǎo)體襯底上。
不限于MOSFET本發(fā)明特別適合用于MOSFET半導(dǎo)體器件，但本發(fā)明原理的應(yīng)用不限于該特定的應(yīng)用。其他半導(dǎo)體器件也可以應(yīng)用本發(fā)明的原理。這樣，雖然本說明書用“MOSFET”器件的術(shù)語進(jìn)行敘述，該術(shù)語應(yīng)該被廣泛地理解為包括用于調(diào)節(jié)電流具有導(dǎo)電溝道，具有兩個(gè)或更多電接觸點(diǎn)的任何器件。
不限于CMOS本發(fā)明特別適合于CMOS集成電路的使用和制造，但本發(fā)明原理的應(yīng)用不限于該特定的應(yīng)用。包括互補(bǔ)的或非互補(bǔ)的NMOS和/或PMOS晶體管的其他電路也可以應(yīng)用本發(fā)明的原理。這樣，雖然本說明書用“CMOS”器件的術(shù)語進(jìn)行敘述，該術(shù)語應(yīng)該被廣泛地理解為包括由互相連接的NMOS和/或PMOS晶體管構(gòu)成的任何器件。
溝道長度無限制本發(fā)明特別適合用于制造短溝道長度MOSFET的場合，尤其適合用于溝道長度＜100nm的范圍。但是本發(fā)明的原理不限于應(yīng)用在短溝道長度器件。本發(fā)明的原理有利地適合用于任何尺寸的溝道長度。
摻雜無限制本文的全部討論都將是利用有關(guān)MOSFET器件制造的各種摻雜技術(shù)提供的實(shí)例。這些摻雜僅說明了本發(fā)明的具體實(shí)施例，不應(yīng)理解為是對本發(fā)明原理的范圍的限制。
但注意，本發(fā)明尤其預(yù)期對于從由砷，磷，銻，硼，銦，和/或鎵組成的集合中選擇的雜質(zhì)原子在本發(fā)明原理的范圍中的應(yīng)用。
電路類型無限制本技術(shù)領(lǐng)域熟練的人員將容易地認(rèn)識到，本發(fā)明不限于諸如包括反相器，與非門，或非門，復(fù)合門，多路復(fù)用器的數(shù)字邏輯電路，以及易失的或非易失的存儲器的特定的CMOS應(yīng)用或電路類型的范圍。而且，本發(fā)明也不限于數(shù)字和或模擬的CMOS應(yīng)用。應(yīng)用NMOS和/或PMOS晶體管的組合的這些以及所有其他的電路類型都在本發(fā)明的原理的范圍之中。
不限于源/漏本文的全部討論都將是參考有關(guān)MOSFET器件制造的“源”和“漏”連接提供的實(shí)例。在本技術(shù)領(lǐng)域熟練的人員將認(rèn)識到，在任何給出的MOSFET構(gòu)型中，圍繞這些接觸的各種術(shù)語可以進(jìn)行交換而不失卻其普遍性，因此，“源”接觸可以和“漏”接觸互換而不背離本發(fā)明的范圍。另外，在本技術(shù)領(lǐng)域熟練的人員將認(rèn)識到，雖然很多本發(fā)明的優(yōu)選實(shí)施例可以用于制造源漏連接，但是并不要求這就是實(shí)際中的情況。為了獲得有利的條件，在IC等背景下給出的器件的源漏連接中的一方，雙方都可以應(yīng)用本發(fā)明的原理或都不用。
這樣，術(shù)語“源”和“漏”應(yīng)該被理解為包括各種有變化的“漏”和“源”，以及“源或漏”和“源和漏”。
金屬無限制本文的全部討論都將是參考有關(guān)MOSFET器件制造的金屬提供的實(shí)例。本發(fā)明不認(rèn)為有關(guān)應(yīng)用什么類型的金屬可影響本發(fā)明的原理方面有任何限制。這樣，諸如鈦，鈷等在晶體管級別上通常應(yīng)用的金屬特別得到預(yù)期的使用，但也包括眾多更加稀有的金屬及其他的合金。沒有任何因素限制本發(fā)明使用任何特定的金屬或合金。在本技術(shù)領(lǐng)域熟練的人員將認(rèn)識到，可以使用任何導(dǎo)電的互相連接的材料而不失卻在實(shí)施本發(fā)明的原理中的普遍性。
但是注意，本發(fā)明特別預(yù)期使用在本發(fā)明的原理的范圍中的由硅化鉑，硅化鈀，硅化銥，和/或稀土硅化物組成的集合中的任何硅化物形成的源/漏極。還要注意，在另一個(gè)實(shí)施例中，硅化物的源/漏可以用金屬硅化物的復(fù)合層構(gòu)成，在這樣的情況下，可以使用諸如硅化鈦或硅化鎢的其他示范硅化物。
肖特基無限制本文的全部討論都將是參考有關(guān)IC制造的“肖特基”壁壘和相似接觸提供的實(shí)例。本發(fā)明不認(rèn)為有關(guān)應(yīng)用什么類型的肖特基界面可影響本發(fā)明的原理方面有任何限制。這樣，本發(fā)明特別預(yù)期用任何形式的導(dǎo)電材料產(chǎn)生的那些類型的結(jié)。
另外，雖然傳統(tǒng)的肖特基結(jié)是突變的，但本發(fā)明特別預(yù)期，在一些情況中，可以在硅襯底和實(shí)際的肖特基壁壘金屬之間利用一個(gè)界面層。這樣，本發(fā)明特別預(yù)期在實(shí)施本發(fā)明中有用的“類肖特基”結(jié)及其等效物。另外，界面層可以包括具有導(dǎo)電的，半導(dǎo)電的，和/或類絕緣的性能的材料。
刻蝕技術(shù)無限制本文的全部討論都將是參考各種IC制造工藝中用于去除氧化層，硅和/或金屬的刻蝕技術(shù)提供的實(shí)例。本發(fā)明不限制達(dá)到在典型的工藝流程中說明的結(jié)果而使用的刻蝕技術(shù)的類型。這些技術(shù)在技術(shù)上是眾所周知的。
隔離技術(shù)無限制本文的全部討論都將是參考各種為電隔離各個(gè)NMOS和PMOS晶體管而利用的隔離技術(shù)提供的實(shí)例。本發(fā)明不限制達(dá)到在典型的工藝流程中說明的結(jié)果而使用的隔離技術(shù)的類型。諸如LOCOS，STI以及非凹入氧化窗口的隔離技術(shù)在技術(shù)上的眾所周知的。
阱注入無限制本文的全部討論都將是參考有關(guān)IC制造工藝的阱注入提供的實(shí)例。通常，常規(guī)的阱注入通過歐姆接觸點(diǎn)分別電連接到PMOS和NMOS晶體管的諸如Vdd和接地的電源。本發(fā)明不限制電連接到阱注入的類型，從而使阱注入可以或不可以通過歐姆接觸點(diǎn)電連接到諸如Vdd或接地的電源。在本討論中敘述的任何阱注入都被表征為“電連接到歐姆接觸點(diǎn)”或“非電連接到歐姆接觸點(diǎn)”。短語“電連接到歐姆接觸點(diǎn)”表示通過歐姆接觸點(diǎn)連接到諸如Vdd或接地的電源。
摻雜剖面無限制本文的全部討論都將是參考溝道區(qū)域中和溝道區(qū)域下方的半導(dǎo)體襯底中的摻雜剖面提供的實(shí)例。本發(fā)明不限制可以用以影響本發(fā)明的原理的溝道摻雜和襯底摻雜剖面的類型。本技術(shù)領(lǐng)域熟練的人員將容易地理解，可以用很多摻雜剖面，包括例如橫向和垂直都不均勻的溝道/襯底注入；橫向均勻和垂直不均勻的溝道/襯底注入；橫向和垂直都均勻的溝道/襯底注入。這樣的摻雜剖面的這些和任何組合以及任何其他溝道/襯底摻雜剖面都在本發(fā)明的原理的范圍內(nèi)。
排除掩模工藝無限制本文的全部討論都將是參考用于在半導(dǎo)體襯底的區(qū)域中選擇性地形成硅化物的硅化物排除掩模工藝提供的實(shí)例。本發(fā)明不限制排除掩模工藝用于金屬硅化物以外的金屬-半導(dǎo)體化合物。本技術(shù)領(lǐng)域熟練的人員將容易地理解，可以用很多形成肖特基或類肖特基接觸的金屬-半導(dǎo)體化合物，這些金屬-半導(dǎo)體化合物都在本發(fā)明的原理的范圍中。
襯底無限制本文的全部討論都將是參考肖特基壁壘CMOS器件在其上形成的的半導(dǎo)體襯底提供的實(shí)例。本發(fā)明不將半導(dǎo)體襯底限制到任何具體的類型。本技術(shù)領(lǐng)域熟練的人員將容易地理解，很多半導(dǎo)體襯底可以用于肖特基壁壘CMOS，包括硅，應(yīng)變硅以及絕緣體上的硅?？梢詰?yīng)用的這些襯底材料都在本發(fā)明的原理的范圍中。
工藝/方法圖6-13顯示了制造金屬源/漏CMOS器件的一個(gè)示范工藝。雖然該工藝對于本發(fā)明的廣泛的原理是示范性的，但其對于在本技術(shù)領(lǐng)域熟練的人員理解本發(fā)明的基本概念具有指導(dǎo)的作用。該示范的工藝流程可敘述如下
參考圖6，工藝開始于重?fù)诫s的硅襯底602和輕摻雜的外延層601，該外延層具有互相電隔離晶體管的作用，生長薄掩蔽氧化604(約200)用作注入掩模。在另一個(gè)實(shí)施例中，硅襯底601被加以應(yīng)力。和肖特基壁壘MOSFET器件組合的應(yīng)變硅襯底601的使用導(dǎo)致電源和速度性能上的附加的改進(jìn)，如在申請于2003年1月15日的共同待批的美國專利申請10/342590號中的解釋。在另一個(gè)實(shí)施例中，襯底是SOI。生長掩蔽氧化604以后形成一個(gè)阻擋圖形層605，使PMOS器件的有源區(qū)域606暴露，摻雜劑砷607由離子注入通過掩蔽氧化注入到硅中預(yù)先確定的深度d1 608(約1000)。
參考圖7，阻擋圖形層605被剝離，晶片被再次形成圖形，使N型器件的有源區(qū)域701暴露。用于N型器件有源區(qū)域701的摻雜劑銦702由離子注入通過掩蔽氧化604注入到硅中預(yù)先確定的深度d2 703(例如1000)。
參考圖8，通過諸如本地硅氧化(LOCOS)的隔離工藝隔離P型和N型器件的有源區(qū)域。例如，在氫氟酸中去除掩蔽氧化604，生長一層薄襯墊氧化801(例如約150)。然后在晶片上淀積一層Si3N4802(約3000)。用光刻技術(shù)限定場氧化區(qū)域然后晶片被氧化。通常，場氧化區(qū)域803有2500的厚度并被部分凹入外延的半導(dǎo)體襯底601。然后剝離襯墊氧化801和氮化物薄膜802。在另一個(gè)示范實(shí)施例中，器件有源區(qū)域606，701由簡單的氧化工藝隔離，如申請于2002年5月16日的美國臨時(shí)專利申請60/381162號中解釋的一樣。例如，掩蔽氧化604在氫氟酸中去除，然后生長約100厚度的隔離氧化。然后通過標(biāo)準(zhǔn)的光刻技術(shù)形成有源區(qū)域606，701和場氧化區(qū)域803的圖形。重要的是應(yīng)理解該簡單的氧化工藝產(chǎn)生的場氧化803凹入半導(dǎo)體襯底601的深度基本上低于源漏結(jié)1102，1103，1202，1203的深度(譯注此句是根據(jù)譯者的理解意譯，如直譯為“場氧化不凹入半導(dǎo)體襯底601基本低于源漏結(jié)1102，1103，1202，1203深度那樣的深度”)。
參考圖9，生長薄柵氧化901(例如約10-40)。在另一個(gè)實(shí)施例中，具有高介電常數(shù)(“高K”)的材料被用作絕緣層901。高K材料的實(shí)例是其介電常數(shù)高于二氧化硅的那些材料，包括例如諸如TiO2的金屬氧化物的材料。和肖特基壁壘器件結(jié)合使用的高K柵絕緣層導(dǎo)致在驅(qū)動電流方面的附加的改進(jìn)，如在申請于2002年8月9日的美國專利申請10/215447系列號中的解釋一樣。
在一個(gè)實(shí)施例中，淀積一個(gè)約2000厚度的多晶硅層。應(yīng)用光刻技術(shù)(第一掩模)掩蔽PMOS有源區(qū)域，暴露出的NMOS有源區(qū)域中的多晶硅被重?fù)诫sN型摻雜劑，諸如用離子注入摻入磷。然后，再次用光刻技術(shù)(第二掩模)掩蔽NMOS有源區(qū)域，暴露出的PMOS有源區(qū)域中的多晶硅被重?fù)诫sP型摻雜劑，諸如用離子注入摻入硼。襯底進(jìn)行退火，使注入到溝道區(qū)域和柵極的摻雜劑被電激活和再分布。用光刻技術(shù)(第三掩模)和對于二氧化硅高度選擇性的硅刻蝕形成N型902和P型903的柵極圖形，如圖9的工藝步驟900所示。
在另一個(gè)實(shí)施例中，柵極用兩個(gè)掩模的雙原位摻雜的多晶工藝形成，如申請于2002年5月16日的美國臨時(shí)專利申請60/381240號所解釋的一樣。在該示范實(shí)施例中，淀積具有約500厚度的原位摻雜N型多晶硅層。用光刻技術(shù)(第一掩模)掩蔽NMOS有源區(qū)域，暴露的PMOS有源區(qū)域被部分刻蝕。然后用對于下面的柵氧化901高度選擇性的第二刻蝕去除余留的PMOS有源區(qū)域中的N型摻雜的多晶硅。接著，淀積具有約1500厚度的原位摻雜的P型多晶硅層。用光刻技術(shù)(第二掩模)和對于二氧化硅高度選擇性的硅刻蝕形成N型902和P型903的柵極圖形，如圖9的工藝步驟900所示。結(jié)果的原位摻雜的N型器件的多晶硅柵902的厚度大于P型器件的多晶硅柵903。襯底被選擇性退火以使N型902和P型903柵極的摻雜劑都均勻分布。
參考圖10，然后在硅柵極和水平表面1002和側(cè)壁1003上熱生長薄氧化(約100)。然后用各向異性刻蝕去除水平表面1002上的氧化層(因此而暴露硅1004)，同時(shí)保留在垂直表面上的側(cè)壁氧化1001。用這樣的方法形成薄側(cè)壁隔離氧化1001。如圖10的工藝步驟1000所示。在另一個(gè)示范實(shí)施例中，薄側(cè)壁隔離絕緣體1001可以包括氧化-氮化物層或氮化物層。氧化-氮化物層是包括氧和氮的材料。
參考圖11，下面的步驟包括形成金屬硅化物的源漏極。在一個(gè)實(shí)施例中，晶片用適當(dāng)?shù)难诒螌?110通過光刻技術(shù)形成圖形，使N型器件1101的P型有源區(qū)域暴露。在一個(gè)示范實(shí)施例中，掩蔽層1110是硅化物排除掩模氧化層。淀積硅化物排除掩模氧化層。然后淀積光刻膠，接著形成光刻膠的圖形，通過應(yīng)用例如緩沖氧化刻蝕的方法刻蝕硅化物排除掩模氧化層1110以及剝離光刻膠，因此N型有源區(qū)域被硅化物排除掩模氧化層覆蓋，從而受到保護(hù)免于形成硅化物。重要的是對于氧化掩?？涛g應(yīng)用高選擇性的濕法刻蝕，使側(cè)壁隔離氧化1001基本不受影響。諸如緩沖氧化物刻蝕的濕法刻蝕應(yīng)該最好以基本大于刻蝕熱生長側(cè)壁氧化物或其他可用于提供柵側(cè)壁絕緣物隔離的示范材料的刻蝕速率的速率刻蝕所淀積的氧化物。常規(guī)器件的柵側(cè)壁絕緣體大大厚于肖特基壁壘MOS器件的柵側(cè)壁絕緣體。這使常規(guī)的MOS側(cè)壁在濕法化學(xué)刻蝕過程中少受損壞，使用常規(guī)的CMOS工藝的硅化物排除掩模的集成步驟更簡單易行。
淀積用于N型器件硅化物的適當(dāng)?shù)慕饘?例如鉺)，在晶片的全部表面上提供一個(gè)金屬層(約200)。然后該晶片在規(guī)定的溫度下退火規(guī)定的時(shí)間(例如在450℃下退火30分鐘)，這樣，在金屬和硅直接接觸的所有地方都發(fā)生化學(xué)反應(yīng)，在源極1102，漏極1103和柵極1104將金屬轉(zhuǎn)化為金屬硅化物。重要的是，所暴露的部分刻蝕的側(cè)壁隔離1001在硅化物形成的退火中對柵極進(jìn)行全面的保護(hù)。然后用濕法化學(xué)刻蝕(例如對于鉺用HNO3或H2SO4)去除未反應(yīng)的金屬，同時(shí)留下未接觸的金屬硅化物，如圖11的工藝步驟1100中所示。
在另一個(gè)實(shí)施例中，淀積用于N型器件硅化物的適當(dāng)?shù)慕饘?例如鉺，約150)，接著淀積第二個(gè)適當(dāng)?shù)慕饘?例如鈦，約50)，導(dǎo)致一個(gè)具有兩種金屬層的金屬層。然后該晶片在規(guī)定的溫度下退火規(guī)定的時(shí)間(例如在450℃下退火30分鐘)，這樣，在金屬和硅直接接觸的所有地方都發(fā)生化學(xué)反應(yīng)，在源極1102，漏極1103和柵極1104將第一和第二金屬都轉(zhuǎn)化為金屬硅化物。重要的是，所暴露的部分刻蝕的側(cè)壁隔離1001在硅化物形成的退火中對柵極進(jìn)行全面的保護(hù)。然后用濕法化學(xué)刻蝕(Sulfuric Peroxide)去除未反應(yīng)的金屬，同時(shí)留下未接觸的金屬硅化物。
重要的是為了保留初始的淀積金屬層次序而選擇第二金屬(例如鈦)。例如，在前述示范工藝中，硅化鉺的底表面和半導(dǎo)體襯底接觸，硅化鉺的頂表面和硅化鈦接觸。第二硅化物通過提供對以后的金屬化工藝步驟提供更有力的刻蝕阻擋提供經(jīng)改進(jìn)的制造能力，減小源漏極的凈電阻率，并在室溫的氧化環(huán)境中更穩(wěn)定，如申請于2002年5月16日的美國臨時(shí)專利申請60/381238系列號中解釋的一樣。
因?yàn)楹统Ｒ?guī)的摻雜源漏制造工藝要求相對高的襯底溫度(例如大于1000℃)相比，源漏硅化物制造步驟要求低得多的襯底溫度(例如小于700℃)，硅基CMOS中的其他非標(biāo)準(zhǔn)材料，諸如高K電介質(zhì)，金屬柵或應(yīng)變硅等能更容易地集成到本發(fā)明的CMOS制造工藝中。如申請于2002年5月16日的美國臨時(shí)專利申請60/381320號中解釋的一樣。
參考圖12，晶片再次用適當(dāng)?shù)难诒螌油ㄟ^光刻技術(shù)形成圖形，暴露P型器件1201的N型有源區(qū)域。在一個(gè)示范實(shí)施例中，掩蔽層是硅化物排除掩模氧化層。淀積硅化物排除掩模氧化。接著淀積光刻膠，然后形成光刻膠的圖形，用例如緩沖氧化物刻蝕刻蝕硅化物排除掩模氧化層，剝離光刻膠，使P型有源區(qū)域和N型器件1101被硅化物排除掩模氧化覆蓋從而受到保護(hù)免于形成硅化物。重要的是對于氧化掩?？涛g應(yīng)用高選擇性的濕法刻蝕，使P型器件1201的側(cè)壁隔離氧化1001基本不受影響。諸如緩沖氧化物刻蝕的濕法刻蝕應(yīng)該最好以基本大于刻蝕熱生長側(cè)壁氧化物或其他可用于提供柵側(cè)壁絕緣物隔離的示范材料的刻蝕速率的速率刻蝕所淀積的氧化物。
淀積用于P型器件硅化物的適當(dāng)?shù)慕饘?例如鉑)，在晶片的全部表面上提供一個(gè)金屬層(約200)。然后該晶片在規(guī)定的溫度下退火規(guī)定的時(shí)間(例如在400℃下退火45分鐘)，這樣，在金屬和硅直接接觸的所有地方都發(fā)生化學(xué)反應(yīng)，在漏極1202，源極1203和柵極1204將金屬轉(zhuǎn)化為金屬硅化物。重要的是，所暴露的部分刻蝕的側(cè)壁隔離1001在硅化物形成的退火中對柵極進(jìn)行全面的保護(hù)。然后用濕法化學(xué)刻蝕(例如對于鉑用王水)去除未反應(yīng)的金屬，同時(shí)留下未接觸的金屬硅化物，如圖12的工藝步驟1200中所示。參考工藝步驟1100(如圖11所示)和工藝步驟1200(如圖12所示)敘述的工藝包括用于肖特基壁壘CMOS的雙硅化物排除掩模工藝的示范實(shí)施例。
雙硅化物可由只用一個(gè)硅化物排除掩模的另一個(gè)示范實(shí)施例提供。例如，淀積用于N型器件的適當(dāng)?shù)慕饘伲缓笥霉饪碳夹g(shù)提供硅化物排除掩模層，從而暴露P型器件的N型有源區(qū)域。淀積用于P型器件的第二個(gè)適當(dāng)?shù)慕饘佟Ｈ缓笤摼谝?guī)定的溫度下退火規(guī)定的時(shí)間，這樣，在第一金屬和硅直接接觸的所有地方都發(fā)生化學(xué)反應(yīng)，在源極1102，漏極1103和柵極1104將金屬轉(zhuǎn)化為金屬硅化物。另外，在退火過程中，第二金屬通過第一金屬擴(kuò)散，從而在源極1202，漏極1203和柵極1204形成金屬硅化物。
如圖13說明的工藝步驟1300所示，肖特基壁壘NMOS1101和PMOS1201被全面和方便地進(jìn)行電接觸。為了形成如圖13所示的CMOS反相器電路1300，添加導(dǎo)電線連接?xùn)艠O902和903以形成CMOS電路1300的輸入Vg1301，連接漏極1103和1202以形成CMOS電路1300的輸出Vo1302。還添加導(dǎo)電線以將NMOS源極1102連接到Vss1303，將PMOS源極1202連接到電源Vdd1304。
概括地說，該示范的肖特基壁壘CMOS制造工藝需要全部8個(gè)掩蔽步驟掩模號掩模功能1 PMOS砷注入2 NMOS銦注入
3有源4NMOS磷注入5PMOS硼注入6柵7鉑硅化物排除8鉺硅化物排除用雙掩模雙原位摻雜多晶工藝形成柵極代替8個(gè)掩模步驟中的一個(gè)步驟。本技術(shù)領(lǐng)域熟練的人員將理解的是，上述工藝僅是實(shí)現(xiàn)金屬源/漏肖特基器件的一種方法，還存在很多變型和替代。
器件/系統(tǒng)圖13顯示了作為由兩個(gè)最后的互補(bǔ)MOSFET結(jié)構(gòu)示范的本發(fā)明的一個(gè)示范實(shí)施例的剖面圖(1300)。該實(shí)施例包括一個(gè)用硅化鉺用作源/漏區(qū)域1102，1103制造的NMOS器件1101和用硅化鉑用作源/漏區(qū)域1202，1203制造的PMOS器件1201。沿相應(yīng)的金屬源/漏1102，1103，1202，1203和硅襯底601的界面存在的肖特基(或類肖特基)壁壘(1312，1313，1322，1323)發(fā)揮固有阱或暈注入的作用并且在發(fā)揮作用時(shí)不附加寄生電容。其同時(shí)也消除了對于淺注入的源/漏延伸的需要，因?yàn)榻饘僭?漏本身就有淺和高導(dǎo)電的自然性能。其分別對于PMOS和NMOS器件還進(jìn)一步消除了通過歐姆接觸點(diǎn)電接觸到電源Vdd和地的阱注入的需要。因此通過同時(shí)取消暈/阱注入，源漏延伸注入以及通過歐姆接觸點(diǎn)電接觸的阱注入實(shí)現(xiàn)了明顯減小制造的復(fù)雜度。這些也是超過常規(guī)結(jié)構(gòu)的MOS器件的主要優(yōu)點(diǎn)。
金屬硅化物源/漏延伸可用于NMOS和PMOS源漏區(qū)域(1102，1103，1202，1203)以進(jìn)一步加強(qiáng)肖特基壁壘CMOS器件的性能，如申請于2002年5月16日的美國臨時(shí)專利申請60/381321中解釋的一樣。
由于肖特基壁壘在原子層面上的陡峭的性能及其非常協(xié)調(diào)和重復(fù)的數(shù)量，常規(guī)的MOS器件特有的統(tǒng)計(jì)上存在的變化的兩個(gè)來源被實(shí)際上消除。在常規(guī)器件中通過離子注入的雜質(zhì)引入的隨機(jī)的統(tǒng)計(jì)性質(zhì)在注入雜質(zhì)的位置和數(shù)量上都產(chǎn)生明顯的變化。對于暈/阱和源/漏雜質(zhì)都存在這個(gè)問題。其結(jié)果是諸如溝道長度(L)，驅(qū)動電流以及漏電流的器件參數(shù)中一定數(shù)量的隨機(jī)變化。這些變化使電路設(shè)計(jì)更困難，由于不符合性能規(guī)格的IC造成的產(chǎn)量下降也引起了制造成本的問題。由于每個(gè)器件中硅的更小的有效體積而減小溝道長度，因此使統(tǒng)計(jì)變化的偏離平順的平均作用減小，這個(gè)問題就變得更加嚴(yán)重。
由于金屬源/漏(替代常規(guī)的摻雜源/漏)具有對于硅襯底601的自然的，非常協(xié)調(diào)的和原子層面上的陡峭的肖特基壁壘(1312，1313，1322，1323)，壁壘的位置和數(shù)量獨(dú)立于溝道長度，以及由于該壁壘實(shí)質(zhì)上充當(dāng)了暈/阱注入的角色(使這些注入不必要)，在源/漏和暈/阱注入期間由于原子的隨機(jī)位移產(chǎn)生的統(tǒng)計(jì)變化被基本消除。當(dāng)溝道長度減小時(shí)，這個(gè)結(jié)論仍保持正確甚至更加正確。
金屬源/漏MOS結(jié)構(gòu)的另一個(gè)優(yōu)點(diǎn)是無條件地消除了寄生的雙極型增益。該寄生的雙極型增益是對源/漏和襯底區(qū)域使用相反的摻雜類型的直接結(jié)果并能導(dǎo)致閂鎖和其他有害效應(yīng)。當(dāng)源漏極由金屬構(gòu)成從而提供對于半導(dǎo)體襯底的肖特基壁壘接觸時(shí)，消除了該雙極型增益。這使金屬源/漏結(jié)構(gòu)(除了別的方面以外)對于高輻射環(huán)境尤其理想。另外，沒有寄生的雙極型增益分別對于PMOS和NMOS器件還進(jìn)一步消除了通過歐姆接觸點(diǎn)電接觸到電源Vdd和地的阱注入的需要，導(dǎo)致減少工藝步驟，降低成本和提高產(chǎn)量的結(jié)果。由于肖特基壁壘CMOS不受寄生的雙極型作用的影響，因此其在功率MOSFET器件的領(lǐng)域也能找到應(yīng)用，如上述申請于2002年5月16日的美國臨時(shí)專利申請60/381237號中揭示的一樣。
銦702和砷607分別用作NMOS和PMOS器件的溝道和襯底的摻雜劑。由于這些原子穿過硅晶格時(shí)相對低的擴(kuò)散速率(相對于溝道和襯底的另兩個(gè)可能的候選摻雜劑)因此而使用該兩種原子。這樣在器件的制造中允許有更大的熱聚集，因此在完成的產(chǎn)品的性能中降低統(tǒng)計(jì)變化。重要的是應(yīng)理解，具有溝道和襯底摻雜劑607，702的區(qū)域并不電連接到歐姆接觸點(diǎn)。
對于P型器件和N型器件分別用摻硼和摻磷的多晶硅薄膜制造柵極902，903。在該實(shí)例中，因?yàn)槠浯蟮墓倘芏?和砷與銦相比)而使用硼和磷。
柵極寬度可以小于100nm(相應(yīng)于溝道長度L)，因?yàn)槠涮幱谛ぬ鼗趬镜慕Y(jié)構(gòu)超過常規(guī)結(jié)構(gòu)的優(yōu)點(diǎn)變得更加明顯的狀況下。這些優(yōu)點(diǎn)包括由于不需要阱注入而簡化工藝，以及在完成的產(chǎn)品中減小了對于產(chǎn)量的影響，減小了電容以及統(tǒng)計(jì)變化。
器件由諸如熱生長的氧化層803(稱為場氧化)的絕緣層互相分離，該絕緣層與溝道和襯底摻雜相結(jié)合工作以將器件互相隔離。該場氧化803可以由諸如LOCOS的常規(guī)的工藝提供，產(chǎn)生部分凹入的場氧化803，或由諸如簡單的薄的非凹入的或淺氧化的較簡單的器件隔離工藝提供。在這種場合，有時(shí)被稱為氧化窗口的淺場氧化并不延伸入襯底到基本低于源漏結(jié)的深度。淺場氧化窗口的應(yīng)用導(dǎo)致了另外的經(jīng)減少的工藝步驟，更低的成本和更高的產(chǎn)量。
參考圖14，場氧化1403是基本不凹入外延半導(dǎo)體襯底601的簡單的薄氧化。在該示范實(shí)施例中，不電接觸歐姆接觸點(diǎn)的任選的阱注入1405，1406可被用于分別隔離PMOS和NMOS器件。重要的是注意，對于反相器電路中的PMOS或NMOS器件不需要電連接到歐姆接觸點(diǎn)的阱注入。如果用任選的阱注入，在圖6顯示的工藝步驟600中將設(shè)置額外的砷注入的步驟導(dǎo)致一個(gè)砷阱1405，以及在圖7顯示的工藝步驟700中將設(shè)置額外的銦注入的步驟導(dǎo)致一個(gè)銦阱1406。阱注入1405，1406不需要電接觸到歐姆接觸點(diǎn)。
圖15顯示了本發(fā)明的一個(gè)優(yōu)選實(shí)施例的俯視圖，由肖特基壁壘CMOS反相器電路及其典型的操作和偏置條件作出示范。PMOS器件1502的源1501連接到電源正極Vdd1503，而NMOS器件1505的源1504連接到Vss，通常為地。柵接觸點(diǎn)1507和1508共用一個(gè)公共的輸入電連接Vg1509，漏接觸點(diǎn)1510和1511共用一個(gè)公共的輸出電連接Vo1512。當(dāng)用簡單的薄氧化器件隔離時(shí)，PMOS器件1502和NMOS器件1505有任選的阱注入1520，1521。阱注入1520，1521不電連接到歐姆接觸點(diǎn)。通過該示范的偏置條件組，該兩個(gè)器件1502和1505的公共漏連接上的輸出電壓Vo1512取決于柵上的輸入電壓Vg1509。當(dāng)Vg1509為高(通常為Vdd1503)時(shí)，則N型器件1505“導(dǎo)通”而P型器件1502“截止”。即N型器件1505的溝道區(qū)域?qū)щ姸鳳型器件1502的溝道區(qū)域不導(dǎo)電。結(jié)果是，輸出電壓Vo1512變到低值Vss1506。當(dāng)Vg1509為低(通常為Vss1506)時(shí)，發(fā)生相反的情況?，F(xiàn)在N型器件1505“截止”而P型器件1502“導(dǎo)通”，輸出電壓Vo改變到P型源的電壓，或改變到Vss，有效地提供反相的功能。肖特基壁壘CMOS電路可以在經(jīng)降低的溫度下工作以進(jìn)一步加強(qiáng)功率和速度性能，如申請于2002年5月16日的美國臨時(shí)專利申請60/388659號中解釋的一樣。
本技術(shù)領(lǐng)域熟練的人員應(yīng)理解的是，上述CMOS反相器電路僅是應(yīng)用互補(bǔ)的肖特基壁壘PMOS和NMOS晶體管的一個(gè)示范方法，在集成電路中還存在很多組合PMOS和/或NMOS晶體管的變型，但并不背離本發(fā)明的精神和范圍。
雖然上文的敘述包含很多具體細(xì)節(jié)，這不應(yīng)被理解為對本發(fā)明的范圍的限制，而理解對本發(fā)明的一個(gè)優(yōu)選實(shí)施例的示范。本技術(shù)領(lǐng)域熟練的人員將認(rèn)識到還可以有許多其他的變化。例如，可以有許多候選的用作源/漏的金屬。對于將一個(gè)薄氧化層插入該金屬和硅襯底之間也很有利。硅襯底本身也可以由任何數(shù)量的其他半導(dǎo)體或諸如SOI的襯底類型替代。另外，各層次或元件之間的分界線能永遠(yuǎn)用其他材料或界面手段分級或插入以改進(jìn)性能。本發(fā)明意欲覆蓋包括本文揭示的或通過引用而結(jié)合的材料中揭示的任何變動特征的CMOS器件，以及覆蓋包括本文揭示的或通過引用而結(jié)合的材料中揭示的任何變動的制造技術(shù)的CMOS制造工藝。
雖然本發(fā)明通過參考優(yōu)選實(shí)施例進(jìn)行了敘述，在本技術(shù)領(lǐng)域熟練的人員將認(rèn)識到，在形式上和細(xì)節(jié)上可以作出很多變化而不背離本發(fā)明的精神和范圍。
權(quán)利要求
1.一種半導(dǎo)體襯底上的CMOS器件，包括至少一個(gè)具有P型溝道摻雜的肖特基壁壘NMOS器件；至少一個(gè)具有N型溝道摻雜的肖特基壁壘PMOS器件；和不通過歐姆接觸點(diǎn)電接觸的P型和N型溝道摻雜中的至少一種摻雜。
2.一種半導(dǎo)體襯底上的CMOS器件，包括至少一個(gè)肖特基壁壘NMOS器件，該肖特基壁壘NMOS器件位于至少一個(gè)肖特基壁壘NMOS有源區(qū)域內(nèi)；至少一個(gè)肖特基壁壘PMOS器件，該肖特基壁壘PMOS器件位于至少一個(gè)肖特基壁壘PMOS有源區(qū)域內(nèi)；在不通過歐姆接觸點(diǎn)電接觸的肖特基壁壘NMOS有源區(qū)域和肖特基壁壘PMOS有源區(qū)域的至少一個(gè)區(qū)域中的至少一個(gè)阱注入。
3.一種半導(dǎo)體襯底上的CMOS器件，包括至少一個(gè)肖特基壁壘NMOS器件；至少一個(gè)肖特基壁壘PMOS器件；和用于電隔離器件的裝置，該裝置不凹入半導(dǎo)體襯底中。
4.一種半導(dǎo)體襯底上的CMOS器件，包括至少一個(gè)具有至少一個(gè)肖特基壁壘NMOS器件的肖特基壁壘NMOS有源區(qū)域；至少一個(gè)具有至少一個(gè)肖特基壁壘PMOS器件的肖特基壁壘PMOS有源區(qū)域；至少一個(gè)為肖特基NMOS有源區(qū)域和肖特基壁壘PMOS有源區(qū)域提供隔離的場區(qū)域，該場區(qū)域包括一個(gè)不凹入半導(dǎo)體襯底中的電絕緣層。
5.一種在半導(dǎo)體襯底上制造CMOS器件的方法，包括下列步驟提供至少一個(gè)肖特基壁壘NMOS有源區(qū)域；提供至少一個(gè)肖特基壁壘PMOS有源區(qū)域；在至少一個(gè)肖特基壁壘NMOS有源區(qū)域的至少一些區(qū)域中形成第一類型的金屬，同時(shí)防止在半導(dǎo)體襯底的其他區(qū)域中形成該第一類型的金屬；在至少一個(gè)肖特基壁壘PMOS有源區(qū)域的至少一些區(qū)域中形成第二類型的金屬，同時(shí)防止在半導(dǎo)體襯底的其他區(qū)域中形成該第二類型的金屬。
6.一種在半導(dǎo)體襯底上用雙排除掩模工藝制造CMOS器件的方法，包括下列步驟提供至少一個(gè)肖特基壁壘NMOS有源區(qū)域，該區(qū)域包括至少一個(gè)柵極以及暴露的半導(dǎo)體襯底的一個(gè)區(qū)域；提供至少一個(gè)肖特基壁壘PMOS有源區(qū)域，該區(qū)域包括至少一個(gè)柵極以及暴露的半導(dǎo)體襯底的一個(gè)區(qū)域；提供用于防止在肖特基壁壘PMOS有源區(qū)域中的暴露的半導(dǎo)體襯底的區(qū)域中形成第一類型金屬，同時(shí)暴露并且因此而允許在肖特基壁壘NMOS有源區(qū)域中的暴露的半導(dǎo)體襯底的區(qū)域中形成第一類型金屬的第一排除掩模層；提供用于防止在肖特基壁壘NMOS有源區(qū)域中的暴露的半導(dǎo)體襯底的區(qū)域中形成第二類型金屬，同時(shí)暴露并且因此而允許在肖特基壁壘PMOS有源區(qū)域中的暴露的半導(dǎo)體襯底的區(qū)域中形成第二類型金屬的第二排除掩模層。
7.如權(quán)利要求6所述的方法，其特征在于，其中肖特基壁壘NMOS和PMOS有源區(qū)域中的柵極具有電絕緣側(cè)壁隔離，該方法進(jìn)一步包括下列步驟用具有大于側(cè)壁隔離刻蝕速率的第一排除掩模層刻蝕速率的刻蝕形成用于肖特基壁壘PMOS有源區(qū)域的第一排除掩模層的圖形，從而暴露肖特基壁壘NMOS有源區(qū)域中的半導(dǎo)體襯底，該肖特基壁壘NMOS有源區(qū)域具有鄰近暴露的柵極的暴露的半導(dǎo)體襯底的至少一些區(qū)域；在部分肖特基壁壘NMOS有源區(qū)域的暴露的半導(dǎo)體襯底區(qū)域中通過提供一種金屬層以使其與暴露的半導(dǎo)體襯底發(fā)生反應(yīng)而提供肖特基或類肖特基接觸，側(cè)壁隔離在柵極側(cè)壁和該金屬層之間向化學(xué)反應(yīng)提供連續(xù)的壁壘；用具有大于側(cè)壁隔離刻蝕速率的第二排除掩模層刻蝕速率的刻蝕形成用于肖特基壁壘NMOS有源區(qū)域的第二排除掩模層的圖形，從而暴露肖特基壁壘PMOS有源區(qū)域中的半導(dǎo)體襯底，該肖特基壁壘PMOS有源區(qū)域具有鄰近暴露的柵極的暴露的半導(dǎo)體襯底的至少一些區(qū)域；在部分肖特基壁壘PMOS有源區(qū)域的暴露的半導(dǎo)體襯底區(qū)域中通過提供一種肖特基金屬層以使其與暴露的半導(dǎo)體襯底發(fā)生反應(yīng)而提供肖特基或類肖特基接觸，側(cè)壁隔離在柵極側(cè)壁和該金屬層之間向化學(xué)反應(yīng)提供連續(xù)的壁壘。
8.一種在半導(dǎo)體襯底上用雙排除掩模工藝制造CMOS器件的方法，包括下列步驟在半導(dǎo)體襯底的至少一個(gè)肖特基壁壘N型有源區(qū)域中提供至少一個(gè)柵極，該柵極具有電絕緣側(cè)壁隔離；在半導(dǎo)體襯底的至少一個(gè)肖特基壁壘P型有源區(qū)域中提供至少一個(gè)柵極，該柵極具有電絕緣側(cè)壁隔離；提供用于肖特基壁壘P型有源區(qū)域的第一排除掩模層，該排除掩模層用具有大于側(cè)壁隔離刻蝕速率的排除掩模層刻蝕速率的刻蝕形成圖形，從而暴露肖特基壁壘N型有源區(qū)域中的半導(dǎo)體襯底的至少一些部分；在肖特基壁壘N型有源區(qū)域中通過提供和暴露的半導(dǎo)體襯底發(fā)生反應(yīng)的薄金屬層提供肖特基或類肖特基接觸，暴露的側(cè)壁隔離在柵極和該薄金屬層之間向化學(xué)反應(yīng)提供連續(xù)的壁壘；提供用于肖特基壁壘N型有源區(qū)域的第二排除掩模層，該排除掩模層用具有大于側(cè)壁隔離刻蝕速率的排除掩模層刻蝕速率的刻蝕形成圖形，從而暴露肖特基壁壘P型有源區(qū)域中的半導(dǎo)體襯底的至少一些部分；和在肖特基壁壘P型有源區(qū)域中通過提供和暴露的半導(dǎo)體襯底發(fā)生反應(yīng)的肖特基接觸材料提供肖特基或類肖特基接觸，暴露的側(cè)壁隔離在柵極和該肖特基接觸材料之間向化學(xué)反應(yīng)提供連續(xù)的壁壘。
9.如權(quán)利要求8所述的方法，其特征在于，其中肖特基壁壘P型有源區(qū)域的源漏極用由硅化鉑，硅化鈀和硅化銥組成的集合中的成員形成。
10.如權(quán)利要求8所述的方法，其特征在于，其中肖特基壁壘N型有源區(qū)域的源漏極用由稀土硅化物組成的集合中的成員形成。
11.如權(quán)利要求8所述的方法，其特征在于，其中肖特基壁壘P型有源區(qū)域的源漏極中的至少一種至少在和源漏極之間的溝道相鄰的區(qū)域中和半導(dǎo)體襯底形成肖特基或類肖特基接觸。
12.如權(quán)利要求8所述的方法，其特征在于，其中肖特基壁壘N型有源區(qū)域的源漏極中的至少一種至少在和源漏極之間的溝道相鄰的區(qū)域中和半導(dǎo)體襯底形成肖特基或類肖特基接觸。
13.如權(quán)利要求8所述的方法，其特征在于，其中肖特基壁壘P型有源區(qū)域的源漏極中的至少一種和半導(dǎo)體襯底之間的全部界面和半導(dǎo)體襯底形成肖特基接觸或類肖特基區(qū)域。
14.如權(quán)利要求8所述的方法，其特征在于，其中肖特基壁壘N型有源區(qū)域的源漏極中的至少一種和半導(dǎo)體襯底之間的全部界面和半導(dǎo)體襯底形成肖特基接觸或類肖特基區(qū)域。
15.如權(quán)利要求8所述的方法，其特征在于，其中在全部溝道摻雜工藝完成以后提供柵極。
16.如權(quán)利要求8所述的方法，其特征在于，其中溝道摻雜劑被引入半導(dǎo)體襯底用于肖特基壁壘P型和肖特基壁壘N型有源區(qū)域。
17.如權(quán)利要求8所述的方法，其特征在于，其中溝道摻雜劑被引入半導(dǎo)體襯底，使肖特基壁壘P型和肖特基壁壘N型有源區(qū)域的摻雜劑濃度在垂直方向明顯變化，在橫向基本保持常數(shù)。
18.如權(quán)利要求8所述的方法，其特征在于，其中溝道摻雜劑從由砷，磷，銻，硼，銦和鎵組成的集合中選擇。
19.如權(quán)利要求8所述的方法，其特征在于，其中肖特基壁壘P型和肖特基壁壘N型有源區(qū)域的源漏極被設(shè)置成使溝道長度小于或等于100nm。
20.如權(quán)利要求8所述的方法，其特征在于，其中柵極通過下列步驟提供提供包括在半導(dǎo)體襯底上的電絕緣層的柵絕緣體；在絕緣層上淀積導(dǎo)電薄膜；通過刻蝕形成導(dǎo)電薄膜的圖形以形成柵極；和通過在柵極的至少一個(gè)側(cè)壁上提供至少一個(gè)薄絕緣層形成電絕緣側(cè)壁隔離。
21.如權(quán)利要求20所述的方法，其特征在于，其中柵絕緣體具有大于4.0的介電常數(shù)。
22.如權(quán)利要求20所述的方法，其特征在于，其中柵絕緣體用由金屬氧化物組成的集合中的成員形成。
23.如權(quán)利要求8所述的方法，其特征在于，其中半導(dǎo)體襯底被加以應(yīng)力。
24.如權(quán)利要求8所述的方法，其特征在于，其中暴露的肖特基壁壘N型有源區(qū)域的半導(dǎo)體襯底中的肖特基或類肖特基接觸通過提供和暴露的半導(dǎo)體襯底接觸的第一薄金屬層以及和第一薄金屬層接觸的第二薄金屬層而提供，其中第一和第二薄金屬層通過熱退火和暴露的半導(dǎo)體襯底發(fā)生反應(yīng)。
25.如權(quán)利要求24所述的方法，其特征在于，其中第二薄金屬層用鈦形成。
26.一種具有肖特基壁壘源漏極的CMOS器件，包括至少一個(gè)肖特基壁壘NMOS器件；至少一個(gè)肖特基壁壘PMOS器件，該NMOS和PMOS器件電連接。
全文摘要
本發(fā)明揭示一種CMOS器件及其制造方法。本發(fā)明為CMOS器件和CMOS集成電路的范圍內(nèi)的源和/漏接觸利用了肖特基壁壘接觸，以消除對暈/阱注入，淺源/漏延伸的要求以控制短溝道效應(yīng)，取消阱注入步驟和復(fù)雜的器件隔離步驟。另外，和現(xiàn)有技術(shù)相比，本發(fā)明消除了和CMOS器件運(yùn)行相關(guān)的寄生雙極型增益，減少了制造成本，嚴(yán)格了對器件性能參數(shù)的控制以及提供了優(yōu)越的器件性能。在一個(gè)實(shí)施例中本發(fā)明用硅化物排除掩模工藝形成用于形成CMOS器件的互補(bǔ)PMOS和NMOS器件的雙硅化物肖特基壁壘源和/漏的接觸。
文檔編號H01L21/336GK1669145SQ03816343
公開日2005年9月14日 申請日期2003年5月16日 優(yōu)先權(quán)日2002年5月16日
發(fā)明者J·P·施奈德, J·M·拉森 申請人:斯平內(nèi)克半導(dǎo)體股份有限公司