專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種多層布線構(gòu)造的半導(dǎo)體器件。
背景技術(shù)：
近年來(lái)，為了提高器件性能，將低介電常數(shù)膜用于層間絕緣膜已成為必然。這種低介電常數(shù)膜，一般地說(shuō)，膜密度較低并具有透水性。因而，相對(duì)介電常數(shù)k即便是約80的低介電常數(shù)膜中也含有少量水。所以，為了有效地利用低介電常數(shù)膜，就需要隔斷水分浸入低介電常數(shù)膜。
在這里，圖12中示出第1現(xiàn)有技術(shù)半導(dǎo)體器件的平面圖，圖13中示出沿圖12的VIII-VIII線的半導(dǎo)體器件剖面圖。
如圖12、13所示，在半導(dǎo)體襯底71上形成柵電極72。形成BPSG(Boron Phosphorous Silicate Glass硼磷硅酸鹽玻璃)膜73使之覆蓋柵電極72，并在該BPSG膜73內(nèi)形成接觸塞75。在BPSG膜73上形成第1布線74，并將該第1布線74與接觸塞75連接。而且，形成TEOS(Tetra Ethyl Ortho Silicate原硅酸四乙酯)-SiO2膜76，在該TEOS-SiO2膜76上形成第2布線74。該第2布線77，介以通路78連接到第1布線74。而且，要形成由PSG膜79和SiN膜80構(gòu)成的鈍化膜84使其覆蓋第2布線77。在這里，為阻止劃片時(shí)出現(xiàn)裂紋的目的，在芯片70的周圍形成由第1布線74、第2布線77、接觸塞75和通路78構(gòu)成的通路環(huán)81。
上述第1現(xiàn)有技術(shù)的構(gòu)造中，鈍化膜84不是只由SiN膜80構(gòu)成的單層膜，而是成為由象PSG膜79那樣的SiO2膜和在該P(yáng)SG膜79上成膜的SiN膜80構(gòu)成的疊層膜。借助于作成這種疊層膜的構(gòu)造，可以降低膜的總應(yīng)力。但是，在該構(gòu)造中，為設(shè)置焊盤窗，若在鈍化膜84上形成開口部，該開口部的側(cè)壁上PSG膜79就會(huì)露出來(lái)。因此，該露出的部分就變成了水分的浸入口，因而存在不能隔斷水分浸入的這個(gè)問(wèn)題。
另外，從接觸塞75到上層的布線74、77全部的導(dǎo)電材料都用Al材料形成的工藝中，通路環(huán)81具有附帶的防止水從芯片70側(cè)面浸入的效果?？墒?，對(duì)接觸塞75的材料變成用W，就幾乎沒有此種效果。
在這里，圖14表示第2現(xiàn)有技術(shù)的半導(dǎo)體器件的平面圖，圖15(A)表示沿圖14的XVA-XVA線的半導(dǎo)體器件的剖面圖，圖15(B)表示沿圖14的XVB-XVB線的半導(dǎo)體器件的局部剖面圖。
就是說(shuō)，如圖14、圖15(A)所示，對(duì)接觸塞82的材料使用W時(shí)，接觸塞82與半導(dǎo)體襯底71之間界面將變得非常容易剝離。因此，為了抑制該W的剝離，難以采用連續(xù)的溝狀接觸塞82。因此，如圖15(B)所示，應(yīng)該樁狀排列接觸塞82，使接觸塞82之間生成間隙83。于是，由于沒有完全覆蓋多層布線部分，很難完全防止水從芯片70側(cè)面浸入。
發(fā)明內(nèi)容
如上所述，在現(xiàn)有技術(shù)中，難以隔斷所有的從芯片上方、下方和側(cè)面向多層布線區(qū)域的水分浸入口，并且難以有效利用低介電常數(shù)膜的特性。
本發(fā)明就是為了解決上述課題而創(chuàng)造的發(fā)明，其目的在于提供一種可能抑制水分向芯片浸入的半導(dǎo)體器件。
為達(dá)到上述目的，本發(fā)明采用以下所示的措施。
本發(fā)明第1方面的半導(dǎo)體器件，其特征是具備第1絕緣膜、上述第1絕緣膜內(nèi)形成的第1布線、上述第1布線和上述第1絕緣膜上形成的第2絕緣膜、形成于上述第2絕緣膜內(nèi)，介以第1連接部與上述第1布線導(dǎo)通的第2布線、及上述第2布線和上述第2絕緣膜上作為層間絕緣膜或鈍化膜而形成的第3絕緣膜；以及上述第1、第3絕緣膜的至少一方是以SiON為主的膜、或以SiN為主的膜、或者這些膜的疊層膜，上述第2絕緣膜是低介電常數(shù)膜。
本發(fā)明第2方面的半導(dǎo)體器件，其特征是具備第1絕緣膜、上述第1絕緣膜上形成的第1布線、上述第1布線和上述第1絕緣膜上形成的第2絕緣膜、形成于上述第2絕緣膜內(nèi)，介以第1連接部與上述第1布線導(dǎo)通的第2布線、及上述第2布線和上述第2絕緣膜上作為層間絕緣膜或鈍化膜而形成的第3絕緣膜；上述第1、第3絕緣膜的至少一方是以SiON為主的膜、或以SiN為主的膜、或者這些膜的疊層膜，上述第2絕緣膜是低介電常數(shù)膜。
另外，上述半導(dǎo)體器件中，也可以進(jìn)一步具備有在上述第2、第3絕緣膜之間形成的第4絕緣膜；形成于上述第4絕緣膜內(nèi)，介以第2連接部并與上述第2布線導(dǎo)通的第3布線。這時(shí)，上述第4絕緣膜是以SiON為主的膜、以SiN為主的膜、或者這些膜的疊層膜，或SiO膜。
圖1表示本發(fā)明第1實(shí)施例的半導(dǎo)體器件平面圖。
圖2是沿圖1的II-II線的半導(dǎo)體器件剖面圖。
圖3表示本發(fā)明第2實(shí)施例，在上層的層間絕緣膜使用SiON膜時(shí)的半導(dǎo)體器件剖面圖。
圖4表示本發(fā)明第2實(shí)施例，在上層的層間絕緣膜使用TEOS膜時(shí)的半導(dǎo)體器件剖面圖。
圖5表示本發(fā)明第3實(shí)施例，在低介電常數(shù)膜下層使用SiON膜時(shí)的半導(dǎo)體器件剖面圖。
圖6表示本發(fā)明第3實(shí)施例，在低介電常數(shù)膜上層使用SiON膜時(shí)的半導(dǎo)體器件剖面圖。
圖7表示在圖5所示構(gòu)造的上層層間絕緣膜使用SiON膜時(shí)的半導(dǎo)體器件剖面圖。
圖8表示在圖6所示構(gòu)造的上層層間絕緣膜使用SiON膜時(shí)的半導(dǎo)體器件剖面圖。
圖9表示在圖5所示構(gòu)造的上層層間絕緣膜使用TEOS膜時(shí)的半導(dǎo)體器件剖面圖。
圖10表示在圖6所示構(gòu)造的上層層間絕緣膜使用TEOS膜時(shí)的半導(dǎo)體器件剖面圖。
圖11表示本發(fā)明第4實(shí)施例的半導(dǎo)體器件剖面圖。
圖12表示第1現(xiàn)有技術(shù)的半導(dǎo)體器件平面圖。
圖13是沿圖12的VIII-VIII線的半導(dǎo)體器件剖面圖。
圖14表示第2現(xiàn)有技術(shù)的半導(dǎo)體器件平面圖。
圖15(A)表示沿圖14的XVA-XVA線的半導(dǎo)體器件剖面圖，圖15(B)表示沿圖14的XVB-XVB線的半導(dǎo)體器件部分剖面圖。
具體實(shí)施例方式
本發(fā)明就是有關(guān)將相對(duì)介電常數(shù)k為3以下的低介電常數(shù)膜用于層間絕緣膜時(shí)的多層布線構(gòu)造。作為上述低介電常數(shù)膜的例子，可以舉出聚甲基硅氧烷、氫倍半硅氧烷、有機(jī)系列低介電常數(shù)膜(例如，芳香族系列碳化氫聚合物)等。
以下，參照
本發(fā)明的實(shí)施例。在本說(shuō)明之際，所有附圖內(nèi)對(duì)共同的部分都附加共同的參照標(biāo)號(hào)。
第1實(shí)施例是以吸水性和透水性小的膜用作由低介電常數(shù)膜構(gòu)成的層間絕緣膜的上層和最下層布線間的層為特征。
還有，在本發(fā)明中，所謂吸水性透水性小的膜，是將現(xiàn)有半導(dǎo)體工藝中使用的TEOS(Tetra Ethyl Ortho Silicate原硅酸四乙酯)氣體作為原料，用PECVD(Plasma Enhanced Chemical VaporDeposition等離子體增強(qiáng)型化學(xué)汽相淀積)法成膜的絕緣膜，通稱TEOS-SiO2膜，或以SiH4氣體和O2氣體為原料成膜的USG(Undoped Silicate Glass不摻雜硅酸鹽玻璃)作為基準(zhǔn)。
圖1表示本發(fā)明第1實(shí)施例的半導(dǎo)體器件平面圖。圖2表示沿圖1的II-II線的半導(dǎo)體器件剖面圖。
如圖1所示，在芯片10周圍形成通路環(huán)30，并由該通路環(huán)30包圍著器件區(qū)域。
如圖2所示，在半導(dǎo)體襯底11上形成柵電極12。形成BPSG(Boron Phosphorous Silicate Glass硼磷硅酸鹽玻璃)膜13使其覆蓋該柵電極12，并在該BPSG膜13上形成TEOS-SiO2膜14。在這些TEOS-SiO2膜14和BPSG膜13內(nèi)形成由W構(gòu)成的接觸塞15。而且，TEOS-SiO2膜14上形成例如膜厚150nm的SiON膜16，再在該SiON膜16內(nèi)形成由Cu或Al構(gòu)成的第1布線17。該第1布線17連接到接觸塞15上。
并且，在第1布線17和SiON膜16上邊形成例如SiN膜、SiOC膜、SiCN膜的任一種構(gòu)成例如膜厚70nm的擴(kuò)散防止膜18。擴(kuò)散防止膜18上邊形成第1低介電常數(shù)膜19。在該第1低介電常數(shù)膜19內(nèi)形成由Cu或Al構(gòu)成的第2布線20，該第2布線20通過(guò)第1通路21與第1布線17連接。在該第2布線20和第1低介電常數(shù)膜19上邊形成例如由SiN膜、SiC膜、SiOC膜、SiCN膜的任一種構(gòu)成的例如膜厚70nm的擴(kuò)散防止膜22，并在該擴(kuò)散防止膜22上邊形成第2低介電常數(shù)膜23。該第2低介電常數(shù)膜23內(nèi)形成由Cu或Al構(gòu)成的第3布線24，第3布線24通過(guò)第2通路25與第2布線20連接。在該第3布線24和第2低介電常數(shù)膜23上邊形成例如由SiN膜、SiC膜、SiOC膜、SiCN膜的任一種構(gòu)成的例如膜厚70nm的擴(kuò)散防止膜26，并在該擴(kuò)散防止膜26上邊形成第3低介電常數(shù)膜27。在該第3低介電常數(shù)膜27內(nèi)形成由Cu或Al構(gòu)成的第4布線28，第4布線28通過(guò)第3通路29與第3布線24連接。這樣以來(lái)，就在芯片10的周圍形成使通路21、25、29和布線17、20、24、28變成連續(xù)的溝狀通路環(huán)30。
并且，在該第4布線28和第3低介電常數(shù)膜27上邊形成例如由SiN膜、SiC膜、SiOC膜、SiCN膜的任一種構(gòu)成的例如膜厚70nm的擴(kuò)散防止膜31，在該擴(kuò)散防止膜31上邊形成例如膜厚150nm的SiON膜32，再在該SiON膜32上邊形成例如膜厚400nm的SiN膜33。這些SiON膜32和SiN膜33作為鈍化膜34使用。而且，有選擇地除去擴(kuò)散防止膜31、SiON膜32和SiN膜33，形成焊盤窗口35。通過(guò)該焊盤窗口35露出表面的第4布線28作為焊盤電極36使用。
這樣，在含有低介電常數(shù)膜19、23、27的多層布線構(gòu)造的半導(dǎo)體器件中，使用設(shè)于芯片10最上層的鈍化膜34和接近該鈍化膜34并設(shè)于芯片10周圍的通路環(huán)30，同時(shí)在第1布線17之間使用與通路環(huán)30鄰接的SiON膜16。進(jìn)而，也把SiON膜32用作鈍化膜34的一部分。
另外，也可以使用SiN膜、或SiON膜和SiN膜的疊層膜來(lái)替代SiON膜16、32。這些SiON膜或SiN膜可用下列的方法形成。
SiON膜例如使用SiH4+N2O、SiH4+N2O+N2、SiH4+O2+N2、SiH4+O2+NH3等作為原料，以PECVD法形成。并且，除上述以外，采用含有Si、O、N的氣體原料，也能形成SiON。
SiN膜例如采用SiH4+N2、SiH4+NH3等作為原料，以PECVD法形成。并且，除上述以外，使用含有Si、N的氣體原料，也能形成SiN。
另外，SiON膜和SiN膜，也可以膜中含有氫。
并且，為提高防止水分侵入的效果，理想的是SiON膜16、32都具有100nm以上的膜厚。
第1布線17多半用作局部布線(單元內(nèi)連接布線)，第1布線17間的電容即使稍高，對(duì)器件的性能也不會(huì)發(fā)生大的影響。因此，在第1布線17之間，即便不用低介電常數(shù)膜而使用水分隔斷效果好的膜(SiON膜等)也沒有問(wèn)題。
按照上述第1實(shí)施例，使用設(shè)于芯片10最上層的鈍化膜34的SiON膜32和設(shè)于芯片10側(cè)面的通路環(huán)30，同時(shí)在第1布線17之間使用SiON膜16。因此，能夠隔斷所有從芯片10的上方、下方和側(cè)面向多層布線區(qū)域的水分浸入口。所以，能夠避免低介電常數(shù)膜中含有水分，增大介電常數(shù)的這種問(wèn)題，并提供有效利用低介電常數(shù)膜特性的半導(dǎo)體器件。
并且，SiON膜或SiN膜16、32都是現(xiàn)有工藝中采用的材料，而且容易利用。
另外，圖2示出的構(gòu)造中，也可以用Al埋入焊盤窗口35來(lái)形成焊盤。這時(shí)，借助于應(yīng)用本發(fā)明的構(gòu)造，也能抑制向芯片10侵入水分。
第2實(shí)施例是以吸水性透水性小的膜用作上層的層間絕緣膜為特征。
圖3表示本發(fā)明第2實(shí)施例的半導(dǎo)體器件剖面圖。如圖3所示，第2實(shí)施例的半導(dǎo)體器件與第1實(shí)施例一樣，采用設(shè)于芯片10最上層的鈍化膜34和接近該鈍化膜34而設(shè)于芯片10周圍的通路環(huán)30，同時(shí)在第1布線17之間使用與通路環(huán)30鄰接的SiON膜16。進(jìn)而，也把SiON膜32用作鈍化膜34的一部分。
而且，跟第1實(shí)施例不同之處在于上層布線的構(gòu)造。在第2實(shí)施例中，上層二層布線45、46主要用于電源線或接地布線。因此，該上層二層的層間絕緣膜41a、42b，不用低介電常數(shù)膜而作為吸水透水性小的膜使用以SiON為主的膜、或以SiN為主的膜或者這些膜的疊層膜。這樣，借助于由連續(xù)溝狀的通路21、25、29、44和布線17、20、24、28、43構(gòu)成的通路環(huán)30及第1布線17之間的SiON膜16，就成為包圍由低介電常數(shù)膜構(gòu)成的層間絕緣膜19、23的構(gòu)造。
按照上述第2實(shí)施例，就能夠獲得與第1實(shí)施例同樣的效果。
進(jìn)而，在低介電常數(shù)膜19、23的上方設(shè)置三層吸水性透水性小的膜41a、42a和32，就能夠進(jìn)一步隔斷從芯片10的上方向多層布線區(qū)域的侵入水分。
另外，如圖4所示，在上層二層的層間絕緣膜41b、42b上，也可以采用例如用PECVD法形成的TEOS膜或USG膜那樣的SiO膜。
第3實(shí)施例是在由低介電常數(shù)膜構(gòu)成的層間絕緣膜的上下層中，把吸水性透水性小的膜用作任一方的層為特征。
圖5、圖6表示本發(fā)明第3實(shí)施例的半導(dǎo)體器件剖面圖。如圖5、圖6所示，第3實(shí)施例的半導(dǎo)體器件與第1實(shí)施例同樣，采用設(shè)于芯片10最上層的鈍化膜34和接近該鈍化膜34而設(shè)于芯片10周圍的通路環(huán)30。
而且，跟第1實(shí)施例不同之處就是，把以SiON為主的膜、或以SiN為主的膜或者這些膜的疊層膜用作第1布線17間的層間絕緣膜或鈍化膜34任一方的一部分膜。
就是，在圖5所示的構(gòu)造中，使用SiON膜16作為第1布線17的層間絕緣膜，把TEOS膜51用作鈍化膜34的一部分膜。另一方面，在圖6所示的構(gòu)造中，把TEOS膜52用作第1布線17的層間絕緣膜，把SiON膜32用作鈍化膜34的一部分膜。
按照上述第3實(shí)施例，利用設(shè)于芯片10側(cè)面的通路環(huán)30和設(shè)于芯片10最上層的SiON膜32或設(shè)于第1布線17之間的SiON膜16。因此，能夠抑制從芯片10的側(cè)面和上方或下方使水分侵入到多層布線區(qū)域。所以，能夠抑制低介電常數(shù)膜中含有水分，增大介電常數(shù)增大造成的問(wèn)題，并可提供有效利用低介電常數(shù)膜特性的半導(dǎo)體器件。
另外，第3實(shí)施例的發(fā)明，象第2實(shí)施例一樣也能應(yīng)用于主要把上層二層的布線45、46用于電源線或接地布線的場(chǎng)合。
即，如圖7、圖8所示，對(duì)第1布線17的層間絕緣膜或鈍化膜34的一部分膜之任一方，把以SiON為主的膜、或以SiN為主的膜或者其疊層膜用作吸水性透水性小的膜，進(jìn)而，也可以把SiON用作上層二層的層間絕緣膜41a、42a。
這時(shí)，要是圖7中示出的構(gòu)造，就能夠隔斷所有從芯片10的上方、下方、側(cè)面向多層布線區(qū)域的水分侵入口。并且，要是圖7中示出的構(gòu)造，就能夠特別隔斷從芯片10的上方向多層布線區(qū)域侵入的水分。
并且，如圖9、圖10所示，對(duì)第1布線17的層間絕緣膜或鈍化膜34的一部分膜之任一方，將以SiON為主的膜、或以SiN為主的膜或者其疊層膜用作吸水性透水性小的膜，進(jìn)而，也可以把象TEOS或USG膜那樣的SiO膜用作上層二層的層間絕緣膜41b、42b。
這時(shí)，要是圖9中示出的構(gòu)造，就采用設(shè)于低介電常數(shù)膜19、23上方三層構(gòu)成的膜厚較厚的TEOS膜41b、42b、51和通路環(huán)30及SiON膜16，因而能夠隔斷所有從側(cè)面向多層布線區(qū)域的水分侵入口。并且，要是圖10中示出的構(gòu)造，就在低介電常數(shù)膜19、23的上方設(shè)置TEOS膜41b、42b和SiON膜32，因而能夠特別隔斷從芯片10的上方向多層布線區(qū)域侵入的水分。
第4實(shí)施例中，是以吸水性和透水性小的膜用作由低介電常數(shù)膜構(gòu)成的層間絕緣膜的上層和最下層布線的下層為特征。
圖11表示本發(fā)明實(shí)施例的半導(dǎo)體器件剖面圖。如圖11所示，第4實(shí)施例的半導(dǎo)體器件與第1實(shí)施例同樣，采用設(shè)于芯片10最上層的鈍化膜34和接近該鈍化膜34而設(shè)于芯片10周圍的通路環(huán)30。進(jìn)而，把SiON膜32用作鈍化膜34的一部分。
而且，跟第1實(shí)施例不同點(diǎn)就是，例如將膜厚150nm的SiON膜61用作第1布線17的下層。因此，在第4實(shí)施例中，借助于鈍化膜34、通路環(huán)30、第1布線17下的SiON膜61，形成了包圍由低介電常數(shù)膜構(gòu)成的層間絕緣膜19、23、27、62的構(gòu)造。
另外，在圖11所示的構(gòu)造中，在半導(dǎo)體襯底11上邊形成BPSG膜13，并在該BPSG膜13上邊形成SiON膜61，但并不限于此。就是，也可以在半導(dǎo)體襯底11上邊直接形成SiON膜61。
并且，也可以用一層層間絕緣膜，形成低介電常數(shù)膜19、62和擴(kuò)散防止膜18。即，形成第1布線17后，再在該第1布線17和SiON膜61上邊形成層間絕緣膜。而且，在該層間絕緣膜內(nèi)形成鑲嵌構(gòu)造的第2布線20和第1通路21，并介以第1通路21把該第2布線20與第1布線17連接起來(lái)。
按照上述第4實(shí)施例，可以獲得與第1實(shí)施例同樣的效果。
而且，第4實(shí)施例的發(fā)明也可以適用于上述第1至第3實(shí)施例。
此外，本發(fā)明并不限于上述各實(shí)施例，在實(shí)施階段不脫離其要旨的范圍內(nèi)，可以有各種各樣的變更。進(jìn)而，上述實(shí)施例中包含著各個(gè)階段的發(fā)明，通過(guò)公開的多個(gè)構(gòu)成要素的適當(dāng)組合，可以抽出各種各樣的發(fā)明。例如，即使從實(shí)施例所示的全部構(gòu)成要素中削減幾個(gè)構(gòu)成要素，也可以解決發(fā)明內(nèi)容一段所述的課題，在獲得發(fā)明效果一段所述的效果時(shí)，可以抽出削減該構(gòu)成要素后的構(gòu)成作為一種發(fā)明。
如以上說(shuō)明，按照本發(fā)明，就可以提供一種能夠抑制向芯片侵入水分的半導(dǎo)體器件。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征是具備第1絕緣膜、上述第1絕緣膜內(nèi)形成的第1布線、上述第1布線和上述第1絕緣膜上形成的第2絕緣膜、形成于上述第2絕緣膜內(nèi)，介以第1連接部與上述第1布線導(dǎo)通的第2布線、和上述第2布線和上述第2絕緣膜上作為層間絕緣膜或鈍化膜而形成的第3絕緣膜；以及上述第1、第3絕緣膜的至少一方是以SiON為主的膜、或以SiN為主的膜、或者這些膜的疊層膜，上述第2絕緣膜是低介電常數(shù)膜。
2.一種半導(dǎo)體器件，其特征是具備第1絕緣膜、上述第1絕緣膜上形成的第1布線、上述第1布線和上述第1絕緣膜上形成的第2絕緣膜、形成于上述第2絕緣膜內(nèi)，介以第1連接部與上述第1布線導(dǎo)通的第2布線、和上述第2布線和上述第2絕緣膜上作為層間絕緣膜或鈍化膜而形成的第3絕緣膜；以及上述第1、第3絕緣膜的至少一方是以SiON為主的膜、或以SiN為主的膜、或者這些膜的疊層膜，上述第2絕緣膜是低介電常數(shù)膜。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征是進(jìn)一步具備在上述第2、第3絕緣膜之間形成的第4絕緣膜、形成于上述第4絕緣膜內(nèi)，介以第2連接部與上述第2布線導(dǎo)通的第3布線；以及上述第4絕緣膜是以SiON為主的膜、以SiN為主的膜、或者這些膜的疊層膜，或SiO膜。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征是進(jìn)一步具備在上述第2、第3絕緣膜之間形成的第4絕緣膜、形成于上述第4絕緣膜內(nèi)，介以第2連接部與上述第2布線導(dǎo)通的第3布線；以及上述第4絕緣膜是以SiON為主的膜、以SiN為主的膜、或者這些膜的疊層膜，或SiO膜。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征是以上述SiON為主的膜、或以SiN為主的膜、或者這些膜的疊層膜的膜厚為100nm以上。
6.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征是以上述SiON為主的膜、或以SiN為主的膜、或者這些膜的疊層膜的膜厚為100nm以上。
7.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征是以上述SiON為主的膜、或以SiN為主的膜、或者這些膜的疊層膜的膜厚為100nm以上。
8.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其特征是以上述SiON為主的膜、或以SiN為主的膜、或者這些膜的疊層膜的膜厚為100nm以上。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征是上述第1布線是局部布線。
10.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征是上述第1布線是局部布線。
11.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征是上述第1布線是局部布線。
12.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其特征是上述第1布線是局部布線。
13.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征是上述第3布線是電源線或接地布線。
14.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其特征是上述第3布線是電源線或接地布線。
15.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征是具有由上述第1、第2布線和上述第1連接部構(gòu)成的通路環(huán)構(gòu)造。
16.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征是具有由上述第1、第2布線和上述第1連接部構(gòu)成的通路環(huán)構(gòu)造。
17.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征是具有由上述第1、第2布線和上述第1連接部構(gòu)成的通路環(huán)構(gòu)造，上述通路環(huán)構(gòu)造的上述第1、第2布線分別與上述第1、第3絕緣膜鄰接或接近。
18.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征是具有由上述第1、第2布線和上述第1連接部構(gòu)成的通路環(huán)構(gòu)造，上述通路環(huán)構(gòu)造的上述第1、第2布線分別與上述第1、第3絕緣膜鄰接或接近。
全文摘要
抑制水分浸入芯片的半導(dǎo)體器件,具備:第1絕緣膜;在上述第1絕緣膜內(nèi)形成的第1布線;在上述第1布線和上述第1絕緣膜上形成的層間絕緣膜;在上述層間絕緣膜內(nèi)形成并介以第1連接部與上述第1布線導(dǎo)通的第2布線;在上述第2布線和上述層間絕緣膜上形成的鈍化膜。上述第1絕緣膜、鈍化膜的至少一方是以SION為主的膜、或以SIN為主的膜、或者這些膜的疊層膜,上述層間絕緣膜為低介電常數(shù)膜。
文檔編號(hào)H01L21/318GK1388582SQ0112572
公開日2003年1月1日 申請(qǐng)日期2001年8月23日 優(yōu)先權(quán)日2001年5月25日
發(fā)明者松永範(fàn)昭 申請(qǐng)人:株式會(huì)社東芝