專利名稱：備有具有磁隧道接合部的存儲(chǔ)單元的薄膜磁性體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及薄膜磁性體存儲(chǔ)裝置，特別是涉及備有具有磁隧道接合效應(yīng)(MTJMagnetic Tunneling Junction)存儲(chǔ)單元的隨機(jī)存取存儲(chǔ)器。
背景技術(shù)：
作為消耗功率低、存儲(chǔ)的數(shù)據(jù)能不易失的存儲(chǔ)裝置，MRAM(Magnetic Random Access Memory)裝置引人注目。MRAM裝置是用半導(dǎo)體集成電路中形成的多個(gè)薄膜磁性體進(jìn)行不易失的數(shù)據(jù)存儲(chǔ)、而且能對(duì)各個(gè)薄膜磁性體隨機(jī)存取的存儲(chǔ)裝置。
特別是近年來，發(fā)表了這樣的信息，即由于將利用磁隧道接合(MTJMagnetic Tunneling Junction)的薄膜磁性體作為存儲(chǔ)單元用，所以MRAM裝置的性能飛躍地發(fā)展。關(guān)于備有具有磁隧道接合效應(yīng)的存儲(chǔ)單元的MRAM裝置公開發(fā)表在下述的一些技術(shù)文獻(xiàn)中“A 10ns Read and Write Non-Volatile Memory ArrayUsing a Magnetic Tunnel Junction and FET Switchin each Cell”，ISSCC Digest of Technical Papers，TA7.2，F(xiàn)eb.2000.以及“Nonvolatile RAM based onMagnetic Tunnel Junction Elements”，ISSCC Digest ofTechnical Papers，TA7.3，F(xiàn)eb.2000.等。
圖83是表示具有磁隧道接合部的存儲(chǔ)單元(以下簡稱“MTJ存儲(chǔ)單元”)的簡略結(jié)構(gòu)圖。
參照?qǐng)D83，MTJ存儲(chǔ)單元備有電阻值隨著存儲(chǔ)數(shù)據(jù)的數(shù)據(jù)電平的變化而變化的磁隧道接合部MTJ、以及存取晶體管ATR。存取晶體管ATR由場效應(yīng)晶體管形成，被耦合在磁隧道接合部MTJ和接地電壓Vss之間。
對(duì)應(yīng)于MTJ存儲(chǔ)單元，配置著指示數(shù)據(jù)寫入用的寫入字線WWL；指示數(shù)據(jù)讀出用的讀出字線RWL；以及數(shù)據(jù)讀出時(shí)及數(shù)據(jù)寫入時(shí)傳遞對(duì)應(yīng)于數(shù)據(jù)電平的電信號(hào)用的數(shù)據(jù)線即位線BL。
圖84是說明從MTJ存儲(chǔ)單元進(jìn)行數(shù)據(jù)讀出工作的示意圖。
參照?qǐng)D84，磁隧道接合部MTJ具有有一定方向的固定磁場的磁性體層(以下簡稱“固定磁性層”)FL；以及有自由磁場的磁性體層(以下簡稱“自由磁性層”)VL。由絕緣體膜形成的隧道阻擋層配置在固定磁性層FL及自由磁性層VL之間。在自由磁性層VL中，對(duì)應(yīng)于存儲(chǔ)數(shù)據(jù)的電平，不易失地寫入與固定磁性層同一方向的磁場及與固定磁性層不同方向的磁場兩者中的任意一者。
在數(shù)據(jù)讀出時(shí)，存取晶體管ATR隨著讀出字線RWL的激活而被導(dǎo)通。因此，從圖中未示出的控制電路作為恒定電流供給的讀出電流Is流過位線BL～磁隧道接合部MTJ～存取晶體管ATR～接地電壓Vss這樣的電流路徑。
磁隧道接合部MTJ的電阻值隨著固定磁性層FL和自由磁性層VL之間的磁場方向的相對(duì)關(guān)系的變化而變化。具體地說，在固定磁性層FL的磁場方向和被寫入自由磁性層VL中的磁場方向相同的情況下，與兩者的磁場方向不同時(shí)相比，磁隧道接合部MTJ的電阻值小。
因此，在數(shù)據(jù)讀出時(shí)，由讀出電流Is在磁隧道接合部MTJ中發(fā)生的電壓變化隨著自由磁性層VL中存儲(chǔ)的磁場方向的不同而不同。因此，一旦將位線BL預(yù)充電成高電壓狀態(tài)后，如果開始供給讀出電流Is，則通過監(jiān)視位線BL的電壓電平的變化，能讀出MTJ存儲(chǔ)單元中的存儲(chǔ)數(shù)據(jù)的電平。
圖85是說明對(duì)MTJ存儲(chǔ)單元的數(shù)據(jù)寫入工作的示意圖。
參照?qǐng)D85，在數(shù)據(jù)寫入時(shí)，讀出字線RWL不被激活，存取晶體管ATR被導(dǎo)通。在此狀態(tài)下，將磁場寫入自由磁性層VL中用的數(shù)據(jù)寫入電流分別流入寫入字線WWL及位線BL中。由分別流入寫入字線WWL及位線BL的數(shù)據(jù)寫入電流的方向組合決定自由磁性層VL的磁場方向。
圖86是說明數(shù)據(jù)寫入時(shí)的數(shù)據(jù)寫入電流的方向和磁場方向的關(guān)系的示意圖。
參照?qǐng)D86，橫軸所示的磁場Hx表示由流過寫入字線WWL的數(shù)據(jù)寫入電流產(chǎn)生的磁場H(WWL)的方向。另一方面，縱軸所示的磁場Hy表示由流過位線BL的數(shù)據(jù)寫入電流產(chǎn)生的磁場H(BL)的方向。
自由磁性層VL中存儲(chǔ)的磁場方向只有在磁場H(WWL)和H(BL)之和到達(dá)圖中所示的星狀特性曲線的外側(cè)區(qū)域時(shí)才被重新寫入。即，在施加了相當(dāng)于星狀特性曲線的內(nèi)側(cè)區(qū)域的磁場的情況下，不更新自由磁性層VL中存儲(chǔ)的磁場方向。
因此，為了通過寫入工作更新磁隧道接合部MTJ中的存儲(chǔ)數(shù)據(jù)，有必要使電流流過寫入字線WWL及位線BL兩者。一旦被存儲(chǔ)在磁隧道接合部MTJ中的磁場方向即存儲(chǔ)數(shù)據(jù)在進(jìn)行新的數(shù)據(jù)寫入之前的期間不易失地被保存著。
在數(shù)據(jù)讀出工作時(shí)，讀出電流Is流過位線BL?？墒?，一般說來讀出電流Is設(shè)定得比上述的數(shù)據(jù)寫入電流小1～2位左右，所以由于讀出電流Is的影響，數(shù)據(jù)讀出時(shí)錯(cuò)誤地改寫MTJ存儲(chǔ)單元中的存儲(chǔ)數(shù)據(jù)的可能性小。
在上述的技術(shù)文獻(xiàn)中，公開了將這樣的MTJ存儲(chǔ)單元集成在半導(dǎo)體基板上，構(gòu)成隨機(jī)存取存儲(chǔ)器即MRAM裝置的技術(shù)。
圖87是表示集成配置成行列狀的MTJ存儲(chǔ)單元的示意圖。
參照?qǐng)D87，通過將MTJ存儲(chǔ)單元呈行列狀地配置在半導(dǎo)體基板上，能實(shí)現(xiàn)高集成化的MRAM裝置。在圖87中示出了將MTJ存儲(chǔ)單元配置成n行×m列(n、m自然數(shù))的情況。
已經(jīng)說明過，有必要對(duì)各MTJ存儲(chǔ)單元配置位線BL、寫入字線WWL及讀出字線RWL。因此，對(duì)應(yīng)于配置成行列狀的n×m個(gè)MTJ存儲(chǔ)單元，有必要配置n條寫入字線WWL1～WWLn及讀出字線RWL1～RWLn、以及m條位線BL1～Blm。
這樣，對(duì)MTJ存儲(chǔ)單元一般是分別對(duì)應(yīng)于讀出工作和寫入工作設(shè)置獨(dú)立的字線。
圖88是配置在半導(dǎo)體基板上的MTJ存儲(chǔ)單元的結(jié)構(gòu)圖。
參照?qǐng)D88，在半導(dǎo)體主基板SUB上的p型區(qū)域PAR中形成存取晶體管ATR。存取晶體管ATR有呈n型區(qū)域的源/漏區(qū)110、120和柵極130。源/漏區(qū)110通過在第一金屬布線層M1上形成的金屬布線與接地電壓Vss耦合。在第二金屬布線層M2上形成的金屬布線被用于寫入字線WWL。另外，位線BL被設(shè)置在第三金屬布線層M3上。
磁隧道接合部MTJ被配置在設(shè)置寫入字線WWL的第二金屬布線層M2和設(shè)置位線BL的第三金屬布線層M3之間。存取晶體管ATR的源/漏區(qū)120通過在接觸孔中形成的金屬膜150、第一及第二金屬布線層M1及M2、以及勢(shì)壘金屬140，導(dǎo)電性地與磁隧道接合部MTJ耦合。勢(shì)壘金屬140是為了使磁隧道接合部MTJ和金屬布線之間導(dǎo)電性地耦合而設(shè)置的緩沖材料。
已經(jīng)說明過，在MTJ存儲(chǔ)單元中，讀出字線RWL是與寫入字線WWL作為獨(dú)立的布線設(shè)置的。另外，數(shù)據(jù)寫入時(shí)讀出字線RWL及位線BL需要流過發(fā)生規(guī)定值以上大小的磁場用的數(shù)據(jù)寫入電流。因此，位線BL及寫入字線WWL用金屬布線形成。
另一方面，讀出字線RWL是為了控制存取晶體管ATR的柵極電壓而設(shè)置的，不需要大量地流過電流。因此，從提高集成度的觀點(diǎn)看，讀出字線RWL不用重新設(shè)置獨(dú)立的金屬布線層，可以在與柵極130同一布線層中，用多晶硅層或多面結(jié)構(gòu)等形成。
可是，用圖84說明過，根據(jù)使讀出電流(圖84中的Is)流過起電阻體作用的磁隧道接合部MTJ而產(chǎn)生的電壓變化，進(jìn)行對(duì)MTJ存儲(chǔ)單元的數(shù)據(jù)讀出。因此，在讀出電流路徑的RC時(shí)間常數(shù)大的情況下，不能迅速地發(fā)生該電壓變化，數(shù)據(jù)讀出工作難以高速化。
另外，如圖86所示，由于根據(jù)作為閾值供給的對(duì)應(yīng)于星狀特性曲線的磁場的大小，進(jìn)行數(shù)據(jù)寫入，所以存在制造存儲(chǔ)單元時(shí)的星狀特性曲線的離散直接與存儲(chǔ)單元的寫入容限的離散相聯(lián)系的問題。
圖89是說明制造離散對(duì)數(shù)據(jù)寫入容限的影響用的示意圖。
參照?qǐng)D89，圖中用符號(hào)ASd表示星狀特性曲線的設(shè)計(jì)值。這里，制造MRAM裝置時(shí)由于離散的原因，考慮設(shè)計(jì)值偏離的情況，而用符號(hào)ASa或ASb表示存儲(chǔ)單元的星狀特性曲線。
例如，在具有星狀特性曲線ASb的MTJ存儲(chǔ)單元中，流過對(duì)應(yīng)于設(shè)計(jì)值的數(shù)據(jù)寫入電流，即使允許數(shù)據(jù)寫入磁場，也不能進(jìn)行數(shù)據(jù)寫入。
另一方面，在具有星狀特性曲線ASa的MTJ存儲(chǔ)單元中，即使在施加了比設(shè)計(jì)值小的數(shù)據(jù)寫入磁場的情況下，也能進(jìn)行數(shù)據(jù)寫入。其結(jié)果，具有該特性的NTJ存儲(chǔ)單元相對(duì)于磁噪聲變得非常弱。
隨著與高集成化相伴隨的存儲(chǔ)單元的小型化，這樣的星狀特性曲線的制造離散有可能更大。因此，不僅需要開發(fā)降低星狀特性曲線的制造離散的制造技術(shù)，而且需要開發(fā)對(duì)應(yīng)于星狀特性曲線的變化，進(jìn)行確保適當(dāng)?shù)臄?shù)據(jù)寫入容限用的調(diào)整的技術(shù)，以確保產(chǎn)品的合格率。
另外，用圖85及圖86已說明過，數(shù)據(jù)寫入時(shí)需要較大的數(shù)據(jù)寫入電流流過位線BL及寫入字線WWL。如果數(shù)據(jù)寫入電流變大，則位線BL及寫入字線WWL中的電流密度上升，一般說來有可能發(fā)生稱為電遷移的現(xiàn)象。
其結(jié)果，在這些布線中如果由于電遷移現(xiàn)象而發(fā)生斷線或布線間短路，則有損于MRAM裝置工作的可靠性。另外，在數(shù)據(jù)寫入電流變大的情況下，有可能不能忽視由此而產(chǎn)生的磁噪聲的影響。因此，希望能用更小的數(shù)據(jù)寫入電流進(jìn)行數(shù)據(jù)寫入。
另外，用圖87及圖88已說明過，由于對(duì)MTJ存儲(chǔ)單元進(jìn)行數(shù)據(jù)寫入及數(shù)據(jù)讀出所需要的布線數(shù)多，所以集成配置MTJ存儲(chǔ)單元的存儲(chǔ)陣列的面積變小，難以減少M(fèi)RAM裝置的芯片面積。
與圖83所示的MTJ存儲(chǔ)單元相比較，作為能進(jìn)一步高集成化的MTJ存儲(chǔ)單元的結(jié)構(gòu)，已知一種采用PN結(jié)二極管作為存取元件來代替存取晶體管的結(jié)構(gòu)。
圖90是表示使用二極管的MTJ存儲(chǔ)單元的簡略結(jié)構(gòu)圖。
參照?qǐng)D90，使用二極管的MTJ存儲(chǔ)單元備有磁隧道接合部MTJ、以及存取二極管DM。存取二極管DM將從磁隧道接合部MTJ朝向字線WL的方向作為正方向，使兩者之間進(jìn)行耦合。位線BL沿著與字線WL交叉的方向設(shè)置，與磁隧道接合部MTJ耦合。
通過使數(shù)據(jù)寫入電流流過字線WL及位線BL，對(duì)使用二極管的MTJ存儲(chǔ)單元進(jìn)行數(shù)據(jù)寫入。與使用存取晶體管的存儲(chǔ)單元的情況一樣，根據(jù)寫入數(shù)據(jù)的數(shù)據(jù)電平，設(shè)定數(shù)據(jù)寫入電流的方向。
另一方面，在數(shù)據(jù)讀出時(shí)，對(duì)應(yīng)于所選擇的存儲(chǔ)單元的字線WL，被設(shè)定為低電壓(例如接地電壓Vss)狀態(tài)。這時(shí)，由于將位線BL預(yù)充電成高電壓(例如電源電壓Vcc)狀態(tài)，所以存取二極管DM導(dǎo)通，能使讀出電流Is流過磁隧道接合部MTJ。另一方面，由于對(duì)應(yīng)于非選擇的存儲(chǔ)單元的字線WL被設(shè)定為高電壓狀態(tài)，所以對(duì)應(yīng)的存取二極管DM維持阻斷狀態(tài)，不流過讀出電流Is。
這樣做，在使用存取二極管的MTJ存儲(chǔ)單元中，也能進(jìn)行數(shù)據(jù)讀出及數(shù)據(jù)寫入。
圖91是將圖90所示的MTJ存儲(chǔ)單元配置在半導(dǎo)體基板上的情況下的結(jié)構(gòu)圖。
參照?qǐng)D91，利用半導(dǎo)體主基板SUB上的例如由N型阱形成的N型區(qū)域NWL、以及設(shè)置在N型阱NWL上的P型區(qū)域PRA，能形成存取二極管DM。
相當(dāng)于存取二極管DM的陰極的N型阱NWL與配置在金屬布線層M1上的字線WL耦合。相當(dāng)于存取二極管DM的陽極的P型區(qū)域PRA通過勢(shì)壘金屬140及金屬膜150，導(dǎo)電性地與磁隧道接合部MTJ耦合。位線BL被配置在金屬布線層M2上，與磁隧道接合部MTJ耦合。這樣，通過用存取二極管代替存取晶體管，能構(gòu)成有利于高集成化的MTJ存儲(chǔ)單元。
可是，數(shù)據(jù)寫入時(shí)，由于數(shù)據(jù)寫入電流流過字線WL及位線BL，所以在這些布線上分別發(fā)生與數(shù)據(jù)寫入電流對(duì)應(yīng)的電壓降。發(fā)生這樣的電壓降的結(jié)果，根據(jù)字線WL及位線BL中的電壓分布情況，在不是數(shù)據(jù)寫入對(duì)象的MTJ存儲(chǔ)單元的一部分中，有可能存取二極管DM的PN結(jié)導(dǎo)通。其結(jié)果，由于未預(yù)料的電流流過MTJ存儲(chǔ)單元，所以有可能進(jìn)行錯(cuò)誤的數(shù)據(jù)寫入。
這樣，使用存取二極管的現(xiàn)有的MTJ存儲(chǔ)單元有利于高集成化的反面，存在數(shù)據(jù)寫入工作不穩(wěn)定的問題。

發(fā)明內(nèi)容
本發(fā)明的第一個(gè)目的在于在備有MTJ存儲(chǔ)單元的MRAM裝置中，謀求數(shù)據(jù)讀出的高速化。
本發(fā)明的第二個(gè)目的在于在備有MTJ存儲(chǔ)單元的MRAM裝置中，提供一種能容易地進(jìn)行補(bǔ)償由制造離散引起的磁特性的變化、確保規(guī)定的數(shù)據(jù)寫入容限用的數(shù)據(jù)寫入電流量的調(diào)整的結(jié)構(gòu)。
本發(fā)明的第三個(gè)目的在于在備有MTJ存儲(chǔ)單元的MRAM裝置中，通過降低數(shù)據(jù)寫入電流，謀求提高工作的可靠性和抑制磁噪聲。
本發(fā)明的第四個(gè)目的在于提供一種能高集成化、工作的可靠性高的MTJ存儲(chǔ)單元的結(jié)構(gòu)。
本發(fā)明的第五個(gè)目的在于在備有被配置成陣列狀的MTJ存儲(chǔ)單元的MRAM裝置中，通過謀求提高設(shè)計(jì)的自由度及減少全部存儲(chǔ)陣列所必要的布線數(shù)，謀求抑制芯片面積。
簡要地說，本發(fā)明是一種薄膜磁性體存儲(chǔ)裝置，備有存儲(chǔ)陣列、多條第一位線、多條讀出字線、第一讀出數(shù)據(jù)線、讀出門電路、以及數(shù)據(jù)讀出電路。存儲(chǔ)陣列包括呈行列狀配置的分別對(duì)應(yīng)于存儲(chǔ)數(shù)據(jù)的電平、具有第一及第二電阻值兩者中的某一者的多個(gè)磁性體存儲(chǔ)單元。多條第一位線分別對(duì)應(yīng)于磁性體存儲(chǔ)單元的列設(shè)置。多條讀出字線分別對(duì)應(yīng)于磁性體存儲(chǔ)單元的行設(shè)置，將對(duì)應(yīng)于進(jìn)行地址選擇的行的磁性體存儲(chǔ)單元分別導(dǎo)電性地耦合在設(shè)定為第一電壓的多條第一位線和第二電壓之間，使數(shù)據(jù)讀出電流通過磁性體存儲(chǔ)單元。第一讀出數(shù)據(jù)線傳遞讀出數(shù)據(jù)。讀出門極電路對(duì)應(yīng)于多條第一位線中的進(jìn)行地址選擇的列中的一條的電壓，設(shè)定第一讀出數(shù)據(jù)線的電壓。數(shù)據(jù)讀出電路根據(jù)第一讀出數(shù)據(jù)線的電壓，設(shè)定讀出數(shù)據(jù)的數(shù)據(jù)電平。
因此，本發(fā)明的主要優(yōu)點(diǎn)在于由于不使數(shù)據(jù)讀出電流流過第一讀出數(shù)據(jù)線，降低數(shù)據(jù)讀出電流路徑的RC常數(shù)，進(jìn)行數(shù)據(jù)讀出，所以能使第一位線的電壓迅速地發(fā)生變化，能使數(shù)據(jù)讀出高速化。
本發(fā)明的另一方面，是一種具有通常工作方式和測試方式的薄膜磁性體存儲(chǔ)裝置，備有存儲(chǔ)陣列、多條寫入字線、寫入字線驅(qū)動(dòng)器、數(shù)據(jù)寫入電路、多條位線、以及輸入端子。存儲(chǔ)陣列有呈行列狀配置的多個(gè)磁性體存儲(chǔ)單元。多個(gè)磁性體存儲(chǔ)單元中的每一個(gè)有在由第一及第二數(shù)據(jù)寫入電流施加的數(shù)據(jù)寫入磁場比規(guī)定磁場大的情況下，隨寫入的存儲(chǔ)數(shù)據(jù)電平的不同而不同的電阻值。多條寫入字線對(duì)應(yīng)于磁性體存儲(chǔ)單元的行分別設(shè)置，在數(shù)據(jù)寫入時(shí)根據(jù)行選擇結(jié)果，有選擇地被激活。寫入字線驅(qū)動(dòng)器對(duì)被激活的多條字線供給對(duì)應(yīng)于第一控制結(jié)點(diǎn)的電壓電平的電流量的第一數(shù)據(jù)寫入電流。數(shù)據(jù)寫入電路在數(shù)據(jù)寫入時(shí)，供給對(duì)應(yīng)于第二控制結(jié)點(diǎn)的電壓電平的電流量的第二數(shù)據(jù)寫入電流。多條位線分別對(duì)應(yīng)于磁性體存儲(chǔ)單元的列設(shè)置，數(shù)據(jù)寫入時(shí)，根據(jù)列選擇結(jié)果有選擇地連接數(shù)據(jù)寫入電路。輸入端子用來在寫入字線及數(shù)據(jù)寫入電路兩者中的至少一者為測試方式時(shí)，從外部設(shè)定對(duì)應(yīng)于第一及第二控制結(jié)點(diǎn)的一者的電壓電平。
因此，在測試方式時(shí)，由于能從外部設(shè)定第一及第二數(shù)據(jù)寫入電流中的至少一者，所以能補(bǔ)償MTJ存儲(chǔ)單元的磁特性的制造離散，能容易地進(jìn)行切實(shí)確保數(shù)據(jù)寫入容限用的數(shù)據(jù)寫入電流量的調(diào)整測試。
本發(fā)明的另一方面是一種薄膜磁性體存儲(chǔ)裝置，備有存儲(chǔ)陣列、多條位線、多條寫入字線、以及耦合電路。存儲(chǔ)陣列有配置成行列狀的多個(gè)磁性體存儲(chǔ)單元。多個(gè)磁性體存儲(chǔ)單元中的每一個(gè)包括磁存儲(chǔ)部，該磁存儲(chǔ)部有在由第一及第二數(shù)據(jù)寫入電流施加的數(shù)據(jù)寫入磁場比規(guī)定磁場大的情況下，隨寫入的存儲(chǔ)數(shù)據(jù)電平的不同而不同的電阻值。多條位線對(duì)應(yīng)于磁性體存儲(chǔ)單元的列分別設(shè)置，每一條都是為了流過第一數(shù)據(jù)寫入電流而設(shè)置的。多條寫入字線對(duì)應(yīng)于磁性體存儲(chǔ)單元的行分別設(shè)置，在數(shù)據(jù)寫入時(shí)為了流過第一數(shù)據(jù)寫入電流，根據(jù)地址選擇結(jié)果，有選擇地被激活。各寫入字線包括第一及第二子寫入字線，該第一及第二子寫入字線是在半導(dǎo)體基板上，且在沿著上下方向?qū)⒋糯鎯?chǔ)部夾在中間配置的第一及第二金屬布線層上分別形成的。耦合電路導(dǎo)電性地將各第一及第二子寫入字線之間耦合起來。作為往復(fù)流過由耦合電路導(dǎo)電性地耦合起來的第一及第二子寫入字線的電流，流過第二數(shù)據(jù)寫入電流。
因此，利用往復(fù)流過導(dǎo)電性地耦合的第一及第二位線的數(shù)據(jù)寫入電流，能在磁存儲(chǔ)部中生成沿同一方向作用的數(shù)據(jù)寫入磁場，所以能降低發(fā)生同一強(qiáng)度的數(shù)據(jù)寫入磁場所需要的數(shù)據(jù)寫入電流。其結(jié)果，能實(shí)現(xiàn)MRAM裝置的消耗功率的降低、位線的電流密度降低導(dǎo)致的工作可靠性的提高、以及數(shù)據(jù)寫入時(shí)的磁場噪聲的減少。
本發(fā)明的另一方面是一種薄膜磁性體存儲(chǔ)裝置，備有存儲(chǔ)陣列、多條讀出字線、多條寫入字線、以及多條位線。存儲(chǔ)陣列包括配置成行列狀的多個(gè)磁性體存儲(chǔ)單元。多個(gè)磁性體存儲(chǔ)單元中的每一個(gè)包括磁存儲(chǔ)部，該磁存儲(chǔ)部有在由第一及第二數(shù)據(jù)寫入電流施加的數(shù)據(jù)寫入磁場比規(guī)定磁場大的情況下，隨寫入的存儲(chǔ)數(shù)據(jù)電平的不同而不同的電阻值。多條讀出字線對(duì)應(yīng)于磁性體存儲(chǔ)單元的行設(shè)置，在數(shù)據(jù)讀出時(shí)，根據(jù)行選擇結(jié)果，驅(qū)動(dòng)第一電壓。多條寫入字線對(duì)應(yīng)于行設(shè)置，在數(shù)據(jù)寫入時(shí)為了流過第一數(shù)據(jù)寫入電流，根據(jù)地址選擇結(jié)果，有選擇地被激活。多條位線對(duì)應(yīng)于磁性體存儲(chǔ)單元的列，沿著與多條寫入字線交叉的方向設(shè)置，每一條都與磁存儲(chǔ)部耦合。多條位線中根據(jù)地址選擇結(jié)果被選擇的一條在數(shù)據(jù)讀出時(shí)及數(shù)據(jù)寫入時(shí)，分別流過數(shù)據(jù)讀出電流及第二數(shù)據(jù)寫入電流。各磁性體存儲(chǔ)單元還包括連接在磁存儲(chǔ)部和讀出字線之間的整流元件。
因此，在使用整流元件的有利于高集成化的磁性體存儲(chǔ)單元中，能在非選擇的磁性體存儲(chǔ)單元中可靠地維持整流元件的阻斷狀態(tài)。其結(jié)果，能實(shí)現(xiàn)高集成化和確保工作的可靠性兩方面。
本發(fā)明的另一方面是一種薄膜磁性體存儲(chǔ)裝置，備有存儲(chǔ)陣列、多條讀出字線、多條寫入字線、多條寫入數(shù)據(jù)線、以及多條讀出數(shù)據(jù)線。存儲(chǔ)陣列包括配置成行列狀的多個(gè)磁性體存儲(chǔ)單元。多個(gè)磁性體存儲(chǔ)單元中的每一個(gè)包括磁存儲(chǔ)部及存儲(chǔ)單元選擇門，上述磁存儲(chǔ)部有在由第一及第二數(shù)據(jù)寫入電流施加的數(shù)據(jù)寫入磁場比規(guī)定磁場大的情況下，隨寫入的存儲(chǔ)數(shù)據(jù)電平的不同而不同的電阻值，上述存儲(chǔ)單元選擇門用來在數(shù)據(jù)讀出時(shí)使數(shù)據(jù)讀出電流通過磁存儲(chǔ)部。多條讀出字線分別對(duì)應(yīng)于磁性體存儲(chǔ)單元的行設(shè)置，在數(shù)據(jù)讀出時(shí)，根據(jù)行選擇結(jié)果，使對(duì)應(yīng)的存儲(chǔ)單元選擇門工作。多條寫入字線分別對(duì)應(yīng)于磁性體存儲(chǔ)單元的列設(shè)置，在數(shù)據(jù)寫入時(shí)為了流過第一數(shù)據(jù)寫入電流，根據(jù)地址選擇結(jié)果，有選擇地被驅(qū)動(dòng)成激活狀態(tài)。多條寫入數(shù)據(jù)線分別對(duì)應(yīng)于行設(shè)置，在數(shù)據(jù)寫入時(shí)使第二數(shù)據(jù)寫入電流流過。多條讀出數(shù)據(jù)線分別對(duì)應(yīng)于列設(shè)置，在數(shù)據(jù)讀出時(shí)使數(shù)據(jù)讀出電流流過。相鄰的磁性體存儲(chǔ)單元共有多條寫入字線、多條讀出字線及多條數(shù)據(jù)線中的至少一個(gè)中的對(duì)應(yīng)的一條。
因此，分別對(duì)應(yīng)于磁性體存儲(chǔ)單元的行及列配置讀出字線及寫入字線，并通過獨(dú)立地配置有選擇地驅(qū)動(dòng)各讀出字線及寫入字線用的電路，能提高設(shè)計(jì)的自由度。另外，在相鄰的存儲(chǔ)單元之間，共有寫入字線、讀出字線、寫入數(shù)據(jù)線及讀出數(shù)據(jù)線中的至少一條，能緩和存儲(chǔ)陣列的布線間距。其結(jié)果，能提高M(jìn)RAM裝置的集成度。
本發(fā)明的另一方面是一種薄膜磁性體存儲(chǔ)裝置，備有存儲(chǔ)陣列、多條讀出字線、多條寫入數(shù)據(jù)字線、多條公用布線、以及電流控制電路。存儲(chǔ)陣列有配置成行列狀的多個(gè)磁性體存儲(chǔ)單元。多個(gè)磁性體存儲(chǔ)單元中的每一個(gè)包括磁存儲(chǔ)部及存儲(chǔ)單元選擇門，上述磁存儲(chǔ)部有在由第一及第二數(shù)據(jù)寫入電流施加的數(shù)據(jù)寫入磁場比規(guī)定磁場大的情況下，隨寫入的存儲(chǔ)數(shù)據(jù)電平的不同而不同的電阻值，上述存儲(chǔ)單元選擇門用來在數(shù)據(jù)讀出時(shí)使數(shù)據(jù)讀出電流(Is)通過磁存儲(chǔ)部。多條讀出字線分別對(duì)應(yīng)于磁性體存儲(chǔ)單元的行設(shè)置，在數(shù)據(jù)讀出時(shí)，根據(jù)地址選擇結(jié)果，使對(duì)應(yīng)的存儲(chǔ)單元選擇門工作。多條寫入字線分別對(duì)應(yīng)于行設(shè)置，在數(shù)據(jù)寫入時(shí)使第一數(shù)據(jù)寫入電流流過。多條公用布線分別對(duì)應(yīng)于列設(shè)置。多條公用布線中的每一條在數(shù)據(jù)讀出時(shí)，根據(jù)地址選擇結(jié)果，有選擇地接受數(shù)據(jù)讀出電流的供給。多條公用布線中的每一條在數(shù)據(jù)寫入時(shí)，根據(jù)地址選擇結(jié)果，為了流過第二數(shù)據(jù)寫入電流，有選擇地驅(qū)動(dòng)第一電壓(Vcc)。在數(shù)據(jù)寫入時(shí)及數(shù)據(jù)讀出時(shí)，電流控制電路使與第一電壓不同的第二電壓(Vss)和各公用布線之間導(dǎo)電性地耦合及斷開。相鄰的磁性體存儲(chǔ)單元共有多條寫入數(shù)據(jù)線、多條讀出數(shù)據(jù)線及多條公用布線中的至少一個(gè)中的對(duì)應(yīng)的一條。
因此，公用布線中共有數(shù)據(jù)讀出時(shí)的讀出數(shù)據(jù)線的功能和數(shù)據(jù)寫入時(shí)的寫入字線的功能，能減少布線數(shù)。另外，獨(dú)立地配置有選擇地驅(qū)動(dòng)具有讀出字線及寫入字線功能的公用布線中的每一條用的電路，能提高設(shè)計(jì)的自由度。另外，在相鄰的存儲(chǔ)單元之間，共有讀出字線、寫入數(shù)據(jù)線及公用布線中的至少一條，能緩和存儲(chǔ)陣列的布線間距。其結(jié)果，能提高M(jìn)RAM裝置的集成度。


圖1是表示本發(fā)明的實(shí)施例1的MRAM裝置1的總體結(jié)構(gòu)的簡略框圖。
圖2是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例1的結(jié)構(gòu)用的圖。
圖3是表示圖2所示的數(shù)據(jù)寫入電路51a的結(jié)構(gòu)的電路圖。
圖4是表示圖2所示的數(shù)據(jù)讀出電路55a的結(jié)構(gòu)的電路圖。
圖5是說明實(shí)施例1的MRAM裝置的數(shù)據(jù)讀出及數(shù)據(jù)寫入工作用的時(shí)序圖。
圖6是說明存儲(chǔ)陣列10及及其外圍電路的實(shí)施例1的變形例1的結(jié)構(gòu)用的圖。
圖7是表示圖6所示的數(shù)據(jù)寫入電路51b的結(jié)構(gòu)的電路圖。
圖8是表示圖6所示的數(shù)據(jù)讀出電路55b的結(jié)構(gòu)的電路圖。
圖9是說明實(shí)施例1的變形例1的MRAM裝置的數(shù)據(jù)讀出及數(shù)據(jù)寫入工作用的時(shí)序圖。
圖10是說明存儲(chǔ)陣列10及及其外圍電路的實(shí)施例1的變形例2的結(jié)構(gòu)用的圖。
圖11是說明存儲(chǔ)陣列10及及其外圍電路的實(shí)施例1的變形例3的結(jié)構(gòu)用的圖。
圖12是表示實(shí)施例2的數(shù)據(jù)寫入電路的結(jié)構(gòu)的電路圖。
圖13是表示實(shí)施例2的字線驅(qū)動(dòng)器的結(jié)構(gòu)例的電路圖。
圖14是表示實(shí)施例2的變形例的數(shù)據(jù)寫入電流調(diào)整電路230的結(jié)構(gòu)的電路圖。
圖15是說明不使用讀出門進(jìn)行數(shù)據(jù)讀出的MRAM裝置的存儲(chǔ)陣列10及其外圍電路的結(jié)構(gòu)用的圖。
圖16是說明本發(fā)明的實(shí)施例3的位線的配置情況的框圖。
圖17是表示實(shí)施例3的位線的第一配置例的結(jié)構(gòu)圖。
圖18是表示實(shí)施例3的位線的第二配置例的結(jié)構(gòu)圖。
圖19是說明實(shí)施例3的變形例1的位線的配置情況的示意圖。
圖20是說明實(shí)施例3的變形例2的寫入字線WWL的配置情況的結(jié)構(gòu)圖。
圖21A、21B是說明形成同一讀出字線的子字線之間的耦合的示意圖。
圖22是說明實(shí)施例3的變形例3的讀出字線的配置情況的圖。
圖23是說明實(shí)施例3的變形例4的讀出字線的配置情況的圖。
圖24是說明實(shí)施例3的變形例5的讀出字線的配置情況的圖。
圖25是表示實(shí)施例4的NTJ存儲(chǔ)單元的結(jié)構(gòu)的圖。
圖26是將圖25所示的MTJ存儲(chǔ)單元配置在半導(dǎo)體基板上的情況下的結(jié)構(gòu)圖。
圖27是說明對(duì)圖25所示的MTJ存儲(chǔ)單元進(jìn)行的讀出工作及寫入工作的時(shí)序圖。
圖28是表示將圖25所示的MTJ存儲(chǔ)單元配置成行列狀的存儲(chǔ)陣列的結(jié)構(gòu)的示意圖。
圖29是表示由共有寫入字線WWL、呈行列狀配置的MTJ存儲(chǔ)單元形成的存儲(chǔ)陣列的結(jié)構(gòu)示意圖。
圖30是表示MTJ存儲(chǔ)單元的實(shí)施例4的變形例的配置情況的示意圖。
圖31是表示實(shí)施例5的MRAM裝置2的總體結(jié)構(gòu)的簡略框圖。
圖32是表示實(shí)施例5的MTJ存儲(chǔ)單元連接形態(tài)的電路圖。
圖33是說明實(shí)施例5的對(duì)MTJ存儲(chǔ)單元進(jìn)行數(shù)據(jù)寫入及數(shù)據(jù)讀出用的時(shí)序圖。
圖34是說明實(shí)施例5的MTJ存儲(chǔ)單元的配置情況的結(jié)構(gòu)圖。
圖35是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例5的結(jié)構(gòu)用的圖。
圖36是表示數(shù)據(jù)讀出電路55e的結(jié)構(gòu)的電路圖。
圖37是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例5的變形例1的結(jié)構(gòu)用的圖。
圖38是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例5的變形例2的結(jié)構(gòu)用的圖。
圖39是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例5的變形例3的結(jié)構(gòu)用的圖。
圖40是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例5的變形例4的結(jié)構(gòu)用的圖。
圖41是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例5的變形例5的結(jié)構(gòu)用的圖。
圖42是表示實(shí)施例6的MTJ存儲(chǔ)單元連接形態(tài)的電路圖。
圖43是說明實(shí)施例6的MTJ存儲(chǔ)單元的配置情況的結(jié)構(gòu)圖。
圖44是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例6的結(jié)構(gòu)用的圖。
圖45是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例6的變形例1的結(jié)構(gòu)用的圖。
圖46是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例6的變形例2的結(jié)構(gòu)用的圖。
圖47是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例6的變形例3的結(jié)構(gòu)用的圖。
圖48是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例6的變形例4的結(jié)構(gòu)用的圖。
圖49是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例6的變形例5的結(jié)構(gòu)用的圖。
圖50是表示實(shí)施例7的MTJ存儲(chǔ)單元連接形態(tài)的電路圖。
圖51是說明實(shí)施例7的MTJ存儲(chǔ)單元的配置情況的結(jié)構(gòu)圖。
圖52是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例7的結(jié)構(gòu)用的圖。
圖53是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例7的變形例1的結(jié)構(gòu)用的圖。
圖54是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例7的變形例2的結(jié)構(gòu)用的圖。
圖55是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例7的變形例3的結(jié)構(gòu)用的圖。
圖56是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例7的變形例4的結(jié)構(gòu)用的圖。
圖57是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例7的變形例5的結(jié)構(gòu)用的圖。
圖58是表示實(shí)施例8的MTJ存儲(chǔ)單元連接形態(tài)的電路圖。
圖59是說明實(shí)施例8的MTJ存儲(chǔ)單元的配置情況的結(jié)構(gòu)圖。
圖60是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例8的結(jié)構(gòu)用的圖。
圖61是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例8的變形例1的結(jié)構(gòu)用的圖。
圖62是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例8的變形例2的結(jié)構(gòu)用的圖。
圖63是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例8的變形例3的結(jié)構(gòu)用的圖。
圖64是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例8的變形例4的結(jié)構(gòu)用的圖。
圖65是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例8的變形例5的結(jié)構(gòu)用的圖。
圖66是表示實(shí)施例9的MTJ存儲(chǔ)單元連接形態(tài)的電路圖。
圖67是說明實(shí)施例9的對(duì)MTJ存儲(chǔ)單元進(jìn)行的數(shù)據(jù)寫入及數(shù)據(jù)讀出用的時(shí)序圖。
圖68是說明實(shí)施例9的MTJ存儲(chǔ)單元的配置情況的結(jié)構(gòu)圖。
圖69是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例9的結(jié)構(gòu)用的圖。
圖70是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例9的變形例1的結(jié)構(gòu)用的圖。
圖71是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例9的變形例2的結(jié)構(gòu)用的圖。
圖72是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例9的變形例3的結(jié)構(gòu)用的圖。
圖73是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例9的變形例4的結(jié)構(gòu)用的圖。
圖74是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例9的變形例5的結(jié)構(gòu)用的圖。
圖75是表示實(shí)施例10的MTJ存儲(chǔ)單元連接形態(tài)的電路圖。
圖76是說明實(shí)施例10的MTJ存儲(chǔ)單元的配置情況的結(jié)構(gòu)圖。
圖77是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例10的結(jié)構(gòu)用的圖。
圖78是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例10的變形例1的結(jié)構(gòu)用的圖。
圖79是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例10的變形例2的結(jié)構(gòu)用的圖。
圖80是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例10的變形例3的結(jié)構(gòu)用的圖。
圖81是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例10的變形例4的結(jié)構(gòu)用的圖。
圖82是說明存儲(chǔ)陣列10及其外圍電路的實(shí)施例10的變形例5的結(jié)構(gòu)用的圖。
圖83是表示有磁隧道接合部的存儲(chǔ)單元的結(jié)構(gòu)的略圖。
圖84是說明從MTJ存儲(chǔ)單元進(jìn)行數(shù)據(jù)讀出工作的示意圖。
圖85是說明對(duì)MTJ存儲(chǔ)單元進(jìn)行的數(shù)據(jù)寫入工作的示意圖。
圖86是說明數(shù)據(jù)寫入時(shí)的數(shù)據(jù)寫入電流的方向和磁場方向的關(guān)系的示意圖。
圖87是表示集成配置成行列狀的MTJ存儲(chǔ)單元的示意圖。
圖88是配置在半導(dǎo)體基板上的MTJ存儲(chǔ)單元的結(jié)構(gòu)圖。
圖89是說明制造離散對(duì)數(shù)據(jù)寫入容限的影響用的示意圖。
圖90是表示使用二極管的MTJ存儲(chǔ)單元的結(jié)構(gòu)的示意圖。
圖91是將圖90所示的MTJ存儲(chǔ)單元配置在半導(dǎo)體基板上的情況下的結(jié)構(gòu)圖。
發(fā)明的
具體實(shí)施例方式
以下，參照附圖詳細(xì)說明本發(fā)明的實(shí)施例。
參照?qǐng)D1，本發(fā)明的實(shí)施例1的MRAM裝置1響應(yīng)來自外部的控制信號(hào)CMD及地址信號(hào)ADD，進(jìn)行隨機(jī)存取，并進(jìn)行寫入數(shù)據(jù)DIN的輸入及讀出數(shù)據(jù)DOUT的輸出。
MRAM裝置1備有響應(yīng)控制信號(hào)CMD，控制MRAM裝置1的全體工作的控制電路5、以及具有配置成n行×m列的呈行列狀的多個(gè)MTJ存儲(chǔ)單元的存儲(chǔ)陣列10。存儲(chǔ)陣列10的結(jié)構(gòu)將在后面詳細(xì)說明，分別對(duì)應(yīng)于MTJ存儲(chǔ)單元的行配置多個(gè)寫入字線WWL及讀出字線RWL。另外，還配置分別對(duì)應(yīng)于MTJ存儲(chǔ)單元的列設(shè)置的呈返回型結(jié)構(gòu)的位線對(duì)。位線對(duì)由位線BL及/BL構(gòu)成。以下，將位線BL及/BL的組稱為位線對(duì)BLP。
MRAM裝置1還備有根據(jù)由地址信號(hào)ADD表示的低位地址RA，進(jìn)行存儲(chǔ)陣列10的行選擇的行譯碼器20；根據(jù)由地址信號(hào)ADD表示的列地址CA，進(jìn)行存儲(chǔ)陣列10的列選擇的列譯碼器25；根據(jù)行譯碼器20的行選擇結(jié)果，有選擇地將讀出字線RWL及寫入字線WWL激活用的字線驅(qū)動(dòng)器30；數(shù)據(jù)寫入時(shí)使數(shù)據(jù)寫入電流流過寫入字線WWL用的字線電流控制電路40；以及數(shù)據(jù)讀出及數(shù)據(jù)寫入時(shí)，使數(shù)據(jù)寫入電流±Iw及讀出電流Is流過用的讀出/寫入控制電路50、60。
參照?qǐng)D2，存儲(chǔ)陣列10有配置成n行×m列(n、m自然數(shù))的具有圖83所示的結(jié)構(gòu)的MTJ存儲(chǔ)單元MC。對(duì)應(yīng)于MTJ存儲(chǔ)單元的行(以下簡稱“存儲(chǔ)單元行”)，分別設(shè)有讀出字線AWL1～RWLn及寫入字線WWL1～WWLn。對(duì)應(yīng)于MTJ存儲(chǔ)單元的列(以下簡稱“存儲(chǔ)單元列”)，分別設(shè)有分別構(gòu)成位線對(duì)BLP1～BLPm的位線BL1、/BL1～BLm、/BLm。
MTJ存儲(chǔ)單元MC在每一行中都與位線BL及/BL中的某一條連接。例如，拿屬于第一存儲(chǔ)單元列的MTJ存儲(chǔ)單元來說，第一行的MTJ存儲(chǔ)單元與位線/BL1耦合，第二行的MTJ存儲(chǔ)單元與位線BL1耦合。以下同樣，各個(gè)MTJ存儲(chǔ)單元在奇數(shù)行中與位線對(duì)中的一條/BL1～/BLm分別連接，在偶數(shù)行中與位線對(duì)中的另一條BL1～BLm分別連接。
存儲(chǔ)陣列10還有與位線BL1、/BL1～BLm、/BLm分別耦合的多個(gè)空存儲(chǔ)單元DMC?？沾鎯?chǔ)單元DMC與空讀出字線DRWL1及DRWL2中的某一者耦合，配置成2行×m列。與空讀出字線DRWL1耦合的空存儲(chǔ)單元分別與位線BL1、BL2～BLm耦合。另一方面，與空讀出字線DRWL2耦合的剩余的空存儲(chǔ)單元分別與位線/BL1、/BL2～/BLm耦合。
已經(jīng)說明過，MTJ存儲(chǔ)單元MC的電阻值隨著存儲(chǔ)數(shù)據(jù)的電平的變化而變化。這里，假設(shè)存儲(chǔ)了高電平數(shù)據(jù)時(shí)的MTJ存儲(chǔ)單元MC的電阻值為Rh，存儲(chǔ)了低電平數(shù)據(jù)時(shí)的電阻值為Rl，則空存儲(chǔ)單元DMC的電阻值Rd被設(shè)定為Rl和Rh的中間值。另外，在本發(fā)明的實(shí)施例中，假定Rl＜Rh。
另外，以下在總括表示寫入字線、讀出字線、空讀出字線、位線及位線對(duì)的情況下，分別用符號(hào)WWL、RWL、DRWL、BL(/BL)及BLP表示，在表示特定的寫入字線、讀出字線、位線及位線對(duì)的情況下，在這些符號(hào)中加字表示為RWL1、WWL1、BL1(/BL1)及BLP1。
寫入字線WWL1～WWLn利用字線電流控制電路40與接地電壓Vss耦合。因此，數(shù)據(jù)寫入電流Ip流過由字線驅(qū)動(dòng)器30激活成選擇狀態(tài)(高壓狀態(tài)電源電壓Vcc)的寫入字線WWL。
以下，將信號(hào)線的高壓狀態(tài)(電源電壓Vcc)及低壓狀態(tài)(接地電壓Vss)分別簡稱為高電平及低電平。
對(duì)應(yīng)于存儲(chǔ)單元列分別配置進(jìn)行數(shù)據(jù)寫入時(shí)的列選擇用的寫入列選擇線WCSL1～WCSLm。同樣，對(duì)應(yīng)于存儲(chǔ)單元列分別配置進(jìn)行數(shù)據(jù)讀出時(shí)的列選擇用的讀出列選擇線RCSL1～RCSLm。
列譯碼器25根據(jù)列地址CA的譯碼結(jié)果、即列選擇結(jié)果，在數(shù)據(jù)寫入時(shí)，將寫入列選擇線WCSL1～WCSLm中的一條激活成選擇狀態(tài)(高壓狀態(tài))。在數(shù)據(jù)讀出時(shí)，列譯碼器25根據(jù)列選擇結(jié)果，將讀出列選擇線RCSL1～RCSLm中的一條激活成選擇狀態(tài)(高壓狀態(tài))。
另外，獨(dú)立地配置傳遞寫入數(shù)據(jù)用的寫入數(shù)據(jù)總線對(duì)WDBP和傳遞讀出數(shù)據(jù)用的讀出數(shù)據(jù)總線對(duì)RDBP。寫入數(shù)據(jù)總線對(duì)WDBP包括寫入數(shù)據(jù)總線WDB及/WDB。同樣，讀出數(shù)據(jù)總線對(duì)RDBP包括讀出數(shù)據(jù)總線RDB及/RDB。
讀出/寫入控制電路50包括數(shù)據(jù)寫入電路51a；以及對(duì)應(yīng)于存儲(chǔ)單元列分別設(shè)置的(寫入列選擇門WCSG1～WCSGm、讀出列選擇門RCSG1～RCSGm及讀出門RG1～Rgm)。
寫入列選擇門WCSG1～WCSGm中的一個(gè)根據(jù)列譯碼器25的列選擇結(jié)果，呈導(dǎo)通狀態(tài)，使構(gòu)成寫入數(shù)據(jù)總線對(duì)WDBP的寫入數(shù)據(jù)總線WDB及/WDB分別與對(duì)應(yīng)的位線BL及/BL耦合。
例如，寫入列選擇門WCSG1有被耦合在寫入數(shù)據(jù)總線WDB和位線BL1之間的N型MOS晶體管、以及被導(dǎo)電性地耦合在寫入數(shù)據(jù)總線/WDB和位線/BL1之間的N型MOS晶體管。這些MOS晶體管根據(jù)寫入列選擇線WCSL1的電壓電平而導(dǎo)通/阻斷。即，在寫入列選擇線WCSL1被激活成選擇狀態(tài)(高電平)的情況下，寫入列選擇門WCSG1使寫入數(shù)據(jù)總線WDB及/WDB分別與位線BL1及/BL1導(dǎo)電性地耦合。對(duì)應(yīng)于其他的存儲(chǔ)單元列分別設(shè)置的寫入列選擇門WCSG2～WCSGm也具有同樣的結(jié)構(gòu)。
數(shù)據(jù)寫入電路51a響應(yīng)數(shù)據(jù)寫入時(shí)被激活(高電平)的控制信號(hào)WE及數(shù)據(jù)讀出時(shí)被激活(高電平)的控制信號(hào)RE而工作。
另外，以下在總括表示讀出列選擇線RCSL1～RCSLm、寫入列選擇線WCSL1～WCSLm、讀出列選擇門RCSG1～RCSGm、寫入列選擇門WCSG1～WCSGm及讀出門RG1～RGm的情況下，分別使用符號(hào)RCSL、WCSL、RCSG、WCSG及RG。
參照?qǐng)D3，數(shù)據(jù)寫入電路51a包括供給數(shù)據(jù)寫入電流±Iw用的數(shù)據(jù)寫入電流供給電路52；以及數(shù)據(jù)讀出時(shí)對(duì)位線BL、/BL進(jìn)行上拉用的上拉電路53。
數(shù)據(jù)寫入電流供給電路52包括將一定電流供給內(nèi)部結(jié)點(diǎn)Nw0用的P型MOS晶體管151；以及構(gòu)成控制晶體管151的通過電流用的電流鏡電路的P型MOS晶體管152及電流源153。
數(shù)據(jù)寫入電流供給電路52還有從內(nèi)部結(jié)點(diǎn)Nw0接受工作電流的供給后進(jìn)行工作的反相器154、155及156。反相器154將寫入數(shù)據(jù)DIN的電壓電平反相后傳遞給內(nèi)部結(jié)點(diǎn)Nw1。反相器155將寫入數(shù)據(jù)DIN的電壓電平反相后傳遞給反相器256的輸入結(jié)點(diǎn)。反相器將反相器155的輸出反相后傳遞給內(nèi)部結(jié)點(diǎn)Nw2。因此，數(shù)據(jù)寫入電路51a根據(jù)寫入數(shù)據(jù)DIN的電壓電平，將內(nèi)部結(jié)點(diǎn)Nw1及Nw2的電壓各設(shè)定為電源電壓Vcc及接地電壓Vss中的一者。
上拉電路53有將電源電壓Vcc和結(jié)點(diǎn)Np1及Np2之間分別導(dǎo)電性地耦合起來的P型MOS晶體管157及158。作為控制信號(hào)RE的反相信號(hào)的/RE被輸入晶體管157及158的柵極。
數(shù)據(jù)寫入電路51a還有有選擇地使結(jié)點(diǎn)Nw1及Np1中的某一個(gè)與寫入數(shù)據(jù)總線WDB耦合用的開關(guān)SW1a；以及有選擇地使結(jié)點(diǎn)Nw2及Np2中的某一個(gè)與寫入數(shù)據(jù)總線/WDB耦合用的開關(guān)SW1b。開關(guān)SW1a及SW1b根據(jù)控制信號(hào)RWS進(jìn)行工作。
開關(guān)SW1a及SW1b在數(shù)據(jù)寫入時(shí)，使結(jié)點(diǎn)Nw1及Nw2分別與寫入數(shù)據(jù)總線WDB及/WDB連接。其結(jié)果，在數(shù)據(jù)寫入時(shí)為了流過數(shù)據(jù)寫入電流±Iw，根據(jù)寫入數(shù)據(jù)的電平，將寫入數(shù)據(jù)總線WDB及/WDB的電壓各設(shè)定為電源電壓Vcc及接地電壓Vss中的一者。
另一方面，數(shù)據(jù)讀出時(shí)，開關(guān)SW1a及SW1b使結(jié)點(diǎn)Np1及Np2分別與寫入數(shù)據(jù)總線WDB及/WDB耦合。因此，在數(shù)據(jù)讀出時(shí)，各個(gè)寫入數(shù)據(jù)總線WDB及/WDB利用上拉電路53上拉成電源電壓Vcc。
再參照?qǐng)D2，對(duì)應(yīng)于存儲(chǔ)單元列分別配置的各個(gè)讀出列選擇門RCSG1～RCSGm及各個(gè)讀出門RG1～RGm分別具有同樣的結(jié)構(gòu)，所以代表性地說明對(duì)應(yīng)于位線BL1、/BL1設(shè)置的讀出列選擇門RCSG1及讀出門RG1的結(jié)構(gòu)。
讀出列選擇門RCSG1及讀出門RG1被串聯(lián)耦合在讀出數(shù)據(jù)總線RDB、/RDB和接地電壓Vss之間。
讀出列選擇門RCSG1有被耦合在讀出數(shù)據(jù)總線RDB和結(jié)點(diǎn)N1a之間的N型MOS晶體管；以及被導(dǎo)電性地耦合在讀出數(shù)據(jù)總線/RDB和結(jié)點(diǎn)N1b之間的N型MOS晶體管。這些MOS晶體管隨著讀出列選擇線RCSL1的電壓的高低而通/斷。即，在讀出列選擇線RCSL1被激活選擇狀態(tài)(高電平)的情況下，讀出列選擇門RCSG1使讀出數(shù)據(jù)總線RDB及/RDB分別與結(jié)點(diǎn)N1a及N1b導(dǎo)電性地耦合。
讀出門RG1有導(dǎo)電性地分別被耦合在結(jié)點(diǎn)N1a和接地電壓Vss之間、以及結(jié)點(diǎn)N1b和接地電壓Vss之間的N型MOS晶體管Q11及Q12。晶體管Q11及Q12的柵極分別與位線/BL1及BL1耦合。因此，結(jié)點(diǎn)N1a及N1b的電壓分別隨著位線/BL1及BL1的電壓的變化而變化。
具體地說，在位線BL1的電壓比位線/BL1的電壓高的情況下，利用晶體管Q12引起比結(jié)點(diǎn)N1b強(qiáng)的接地電壓Vss，所以結(jié)點(diǎn)N1a的電壓比結(jié)點(diǎn)N1b的電壓高。反之，在位線BL1的電壓比位線/BL1的電壓低的情況下，結(jié)點(diǎn)N1b的電壓比結(jié)點(diǎn)N1a的電壓高。
這樣產(chǎn)生的結(jié)點(diǎn)N1a及結(jié)點(diǎn)N1b之間的電位差通過讀出列選擇門RCSG1，被傳遞成讀出數(shù)據(jù)總線RDB及/RDB之間的電位差。數(shù)據(jù)讀出電路55a將構(gòu)成讀出數(shù)據(jù)總線對(duì)RDBP的讀出數(shù)據(jù)總線RDB及/RDB之間的電位差放大，生成讀出數(shù)據(jù)DOUT。
參照?qǐng)D4，數(shù)據(jù)讀出電路55a有差動(dòng)放大器56。差動(dòng)放大器56接受讀出數(shù)據(jù)總線RDB及/RDB的電壓，放大兩者的電位差，生成讀出數(shù)據(jù)Dout。
再參照?qǐng)D2，讀出/寫入控制電路60有隨著位線補(bǔ)償信號(hào)BLEQ而通/斷的補(bǔ)償晶體管62-1～62-m。補(bǔ)償晶體管62-1～62-m分別對(duì)應(yīng)于存儲(chǔ)單元列設(shè)置。例如，補(bǔ)償晶體管62-1對(duì)應(yīng)于第一存儲(chǔ)單元列設(shè)置，響應(yīng)位線補(bǔ)償信號(hào)BLEQ的激活(高電平)，導(dǎo)電性地將位線BL1和/BL1耦合起來。
對(duì)應(yīng)于其他存儲(chǔ)單元列分別設(shè)置的補(bǔ)償晶體管62-2～62-m也一樣，響應(yīng)位線補(bǔ)償信號(hào)BLEQ的激活，在對(duì)應(yīng)的存儲(chǔ)單元列中，導(dǎo)電性地將構(gòu)成位線對(duì)BLP的位線BL及/BL之間耦合起來。
讀出/寫入控制電路60還有分別設(shè)置在位線BL1、/BL1～位線BLm、/BLm和接地電壓Vss之間的預(yù)充電晶體管64-1a、64-1b～64-ma、64-mb。預(yù)充電晶體管64-1a、64-1b～64-ma、64-mb響應(yīng)位線預(yù)充電信號(hào)BLPR的激活而導(dǎo)通，將位線BL1、/BL1～位線BLm、/BLm預(yù)充電成接地電壓Vss。
另外，以下將補(bǔ)償晶體管62-1～62-m及預(yù)充電晶體管64-1a、64-1b～64-ma、64-mb分別統(tǒng)稱為補(bǔ)償晶體管62及預(yù)充電晶體管64。
由控制信號(hào)5生成的位線補(bǔ)償信號(hào)BLEQ在MRAM裝置1的等待期間、MRAM裝置1的激活期間除了數(shù)據(jù)讀出工作時(shí)以外，為了使構(gòu)成按照返回型設(shè)置的各位線對(duì)BLP的位線BL及/BL短路，被激活成高電平。
另一方面，在MRAM裝置的激活期間的數(shù)據(jù)讀出工作時(shí)，位線補(bǔ)償信號(hào)BLEQ不被激活而呈低電平。對(duì)此進(jìn)行響應(yīng)，在各存儲(chǔ)單元列中，構(gòu)成各位線對(duì)BLP的位線BL及/BL之間被阻斷。
位線預(yù)充電信號(hào)BLPR也同樣由控制電路5生成。位線預(yù)充電信號(hào)BLPR在MRAM裝置1的激活期間、至少在進(jìn)行數(shù)據(jù)讀出前的規(guī)定期間被激活成高電平。另一方面，在MRAM裝置1的激活期間的數(shù)據(jù)讀出工作時(shí)，位線預(yù)充電信號(hào)BLPR不被激活而呈低電平，預(yù)充電晶體管64被阻斷。
其次，用圖5說明實(shí)施例1的MRAM裝置的數(shù)據(jù)讀出及數(shù)據(jù)寫入工作。
首先說明數(shù)據(jù)寫入時(shí)的工作。
參照?qǐng)D5，對(duì)應(yīng)于列選擇結(jié)果的寫入列選擇線WCSL被激活成選擇狀態(tài)(高電平)，對(duì)應(yīng)的寫入列選擇門WCSG導(dǎo)通。與此相對(duì)應(yīng)，對(duì)應(yīng)于列選擇結(jié)果的位線BL及/BL分別與寫入數(shù)據(jù)總線WDB及/WDB耦合。
另外，在數(shù)據(jù)寫入時(shí)，補(bǔ)償晶體管62呈導(dǎo)通狀態(tài)，使位線BL及/BL之間短路。
已經(jīng)說明過數(shù)據(jù)寫入電流51a將寫入數(shù)據(jù)總線WDB及/WDB的電壓設(shè)定為電源電壓Vcc及接地電壓Vss中的各一者。例如，在寫入數(shù)據(jù)DIN的電平為低電平的情況下，圖3所示的結(jié)點(diǎn)Nw2及Nw1的電壓被分別設(shè)定為電源電壓Vcc及接地電壓Vss，所以寫入低電平數(shù)據(jù)用的數(shù)據(jù)寫入電流-Iw流過寫入數(shù)據(jù)總線WDB。數(shù)據(jù)寫入電流-Iw通過寫入列選擇門WCSG被供給位線BL。
流過位線BL的數(shù)據(jù)寫入電流-Iw被補(bǔ)償晶體管62返回。因此，在另一位線/BL中流過相反方向的數(shù)據(jù)寫入電流+Iw。流過位線/BL的數(shù)據(jù)寫入電流+Iw通過寫入列選擇門WCSG被傳遞給寫入數(shù)據(jù)總線/WDB。
另外，寫入字線WWL中的某一條根據(jù)行選擇結(jié)果被激活成選擇狀態(tài)(高電平)，流過數(shù)據(jù)寫入電流Ip。因此，在對(duì)應(yīng)于列選擇結(jié)果的存儲(chǔ)單元列中，對(duì)與被選擇的寫入字線WWL對(duì)應(yīng)的MTJ存儲(chǔ)單元進(jìn)行數(shù)據(jù)寫入。這時(shí)，對(duì)與位線BL耦合的存儲(chǔ)單元MC寫入低電平數(shù)據(jù)，對(duì)與位線/BL耦合的存儲(chǔ)單元MC寫入高電平數(shù)據(jù)。
在寫入數(shù)據(jù)DIN的電平為高電平的情況下，結(jié)點(diǎn)Nw1及Nw2的電壓的設(shè)定與上述的情況相反，與上述方向相反的數(shù)據(jù)寫入電流流過位線BL及/BL，進(jìn)行數(shù)據(jù)寫入。這樣，具有對(duì)應(yīng)于寫入數(shù)據(jù)DIN的電平的方向的數(shù)據(jù)寫入電流±Iw被供給位線BL及/BL。
在數(shù)據(jù)寫入時(shí)，讀出字線RWL維持非選擇狀態(tài)(低電平)。
另外，例如在數(shù)據(jù)寫入時(shí)，由于將位線預(yù)充電信號(hào)BLPR激活(高電平)，所以數(shù)據(jù)寫入時(shí)的位線BL及/BL的電壓被設(shè)定為相當(dāng)于數(shù)據(jù)讀出時(shí)的預(yù)充電電壓電平的接地電壓Vss。
同樣，讀出數(shù)據(jù)總線RDB及/RDB被設(shè)定為相當(dāng)于數(shù)據(jù)讀出時(shí)的預(yù)充電電壓的電源電壓Vcc。因此，通過使對(duì)應(yīng)于非選擇列的位線BL、/BL和讀出數(shù)據(jù)總線RDB、/RDB的數(shù)據(jù)寫入時(shí)的電壓與數(shù)據(jù)讀出時(shí)的預(yù)充電電壓一致，在數(shù)據(jù)讀出前不需要進(jìn)行新的預(yù)充電工作，能使數(shù)據(jù)讀出工作高速化。
其次說明數(shù)據(jù)讀出時(shí)的工作。
在數(shù)據(jù)讀出前，讀出數(shù)據(jù)總線RDB、/RDB及位線BL、/BL分別被預(yù)充電成電源電壓Vcc及接地電壓Vss。
在數(shù)據(jù)讀出時(shí)，各個(gè)寫入數(shù)據(jù)總線WDB及/WDB利用上拉電路53被預(yù)充電成電源電壓Vcc。另外，根據(jù)選擇結(jié)果，對(duì)應(yīng)的讀出列選擇線RCSL及寫入列選擇線WCSL兩者被激活成選擇狀態(tài)(高電平)。
因此，寫入數(shù)據(jù)總線WDB及/WDB通過寫入列選擇門WCSG，與對(duì)應(yīng)于選擇列的位線BL及/BL導(dǎo)電性地耦合。因此，在數(shù)據(jù)讀出時(shí)，對(duì)應(yīng)于被選擇的存儲(chǔ)單元列的各條位線BL及/BL被上拉到電源電壓Vcc。
讀出字線中的某一條對(duì)應(yīng)于行選擇結(jié)果，被激活成選擇狀態(tài)(高電平)，對(duì)應(yīng)的存儲(chǔ)單元MC與位線BL及/BL中的一者耦合。
另外，空讀出字線DRWL1及DEWL2中的某一條被激活，(不與MTJ存儲(chǔ)單元MC耦合的)位線BL及/BL中的另一者與空存儲(chǔ)單元DMC耦合。
在對(duì)應(yīng)于行選擇結(jié)果而選擇了奇數(shù)行、位線/BL和MTJ存儲(chǔ)單元MC耦合的情況下，空讀出字線DRWL1被激活，位線BL和空存儲(chǔ)單元DMC耦合。反之，在對(duì)應(yīng)于行選擇結(jié)果而選擇了偶數(shù)行、位線BL和MTJ存儲(chǔ)單元MC耦合的情況下，空讀出字線DRWL2被激活，位線/BL和空存儲(chǔ)單元DMC耦合。
在被選擇的MTJ存儲(chǔ)單元MC中，由于存取晶體管ATR導(dǎo)通，所以讀出電流Is在(被上拉的位線BL或/BL)～存儲(chǔ)單元MC～接地電壓Vss之間流過。因此，在與MTJ存儲(chǔ)單元耦合的位線BL及/BL中的一者中發(fā)生對(duì)應(yīng)于存儲(chǔ)的數(shù)據(jù)電平的電壓變化ΔV1。在圖5中作為一例，示出了成為數(shù)據(jù)讀出對(duì)象的MTJ存儲(chǔ)單元MC在保持高電平數(shù)據(jù)時(shí)的、即MTJ存儲(chǔ)單元MC具有電阻值Rh時(shí)的電壓變化。
已經(jīng)說明過，空存儲(chǔ)單元DMC的電阻值Rd被設(shè)定為MTJ存儲(chǔ)單元MC的電阻值Rh及R1的中間值。因此，在與空存儲(chǔ)單元DMC耦合的位線BL及/BL中的另一者中發(fā)生對(duì)應(yīng)于中間的電阻值Rd的電壓變化ΔVm。
因此，構(gòu)成對(duì)應(yīng)于被選擇的存儲(chǔ)單元列的位線對(duì)BLP的位線BL及/BL的電壓之間的相對(duì)關(guān)系隨著讀出的存儲(chǔ)數(shù)據(jù)的電平而變化。由這樣的位線BL及/BL之間的電位差通過讀出門，驅(qū)動(dòng)讀出數(shù)據(jù)總線RDB及/RDB。
即，在位線BL的電壓比位線/BL的電壓高的情況下，由讀出門RG將讀出數(shù)據(jù)總線/RDB驅(qū)動(dòng)到比讀出數(shù)據(jù)總線RDB強(qiáng)的接地電壓Vss一側(cè)(圖5中的電壓變化ΔVb1＞ΔVbm)。由數(shù)據(jù)讀出電路55a放大這樣產(chǎn)生的讀出數(shù)據(jù)總線RDB及/RDB之間的電位差，能輸出高電平的讀出數(shù)據(jù)Dout。
反之，在成為數(shù)據(jù)讀出對(duì)象的MTJ存儲(chǔ)單元NC保持低電平數(shù)據(jù)的情況下、即在位線/BL的電壓比位線BL的電壓高的情況下，由讀出門RG將讀出數(shù)據(jù)總線RDB驅(qū)動(dòng)到比讀出數(shù)據(jù)總線/RDB強(qiáng)的接地電壓Vss一側(cè)。由數(shù)據(jù)讀出電路52放大這樣產(chǎn)生的讀出數(shù)據(jù)總線RDB及/RDB之間的電位差，能輸出低電平的讀出數(shù)據(jù)Dout。
這樣，由于通過讀出門RG驅(qū)動(dòng)讀出數(shù)據(jù)總線RDB及/RDB，所以能進(jìn)行不使讀出電流流過讀出數(shù)據(jù)總線RDB及/RDB的數(shù)據(jù)讀出。因此，能減輕讀出電流路徑的RC負(fù)載，在位線BL及/BL中能迅速地產(chǎn)生數(shù)據(jù)讀出所需要的電壓變化。因此，能高速地進(jìn)行數(shù)據(jù)讀出，能使對(duì)MRAM裝置的存取高速化。
另外，由于通過寫入列選擇門WCSG，使被上拉的寫入數(shù)據(jù)總線WDB及/WDB與位線BL及/BL耦合，供給讀出電流Is，所以能使讀出電流Is只流過對(duì)應(yīng)于成為數(shù)據(jù)讀出對(duì)象的存儲(chǔ)單元列的位線BL及/BL。因此，能避免數(shù)據(jù)讀出時(shí)的不必要的功率消耗。
另外，由于利用補(bǔ)償晶體管使數(shù)據(jù)寫入電流返回流動(dòng)，所以能將各位線BL及/BL的一端的電壓控制為電源電壓Vcc及接地電壓Vss中的各一者，所以能通過返回型的位線對(duì)供給不同方向的數(shù)據(jù)寫入電流。這樣，就不需要極性不同的電壓(負(fù)電壓)了，另外只要將寫入數(shù)據(jù)總線WDB及/WDB的電壓設(shè)定為電源電壓及接地電壓中的各一者，就能切換電流的方向，所以能簡化數(shù)據(jù)寫入電路51a的結(jié)構(gòu)。另外，在讀出/寫入控制電路60中，不需要特別設(shè)計(jì)使數(shù)據(jù)寫入電流±Iw同步的結(jié)構(gòu)(至接地電壓Vss的電流通路，只利用補(bǔ)償晶體管62就能控制數(shù)據(jù)寫入電流±Iw。這些結(jié)果，能使讀出/寫入控制電路50及60中的與數(shù)據(jù)寫入電流±Iw有關(guān)的電路結(jié)構(gòu)小型化。
另外，由于在設(shè)有返回型的位線對(duì)的結(jié)構(gòu)中使用空存儲(chǔ)單元進(jìn)行數(shù)據(jù)讀出，所以能充分地確保數(shù)據(jù)讀出容限。
實(shí)施例1的變形例1參照?qǐng)D6，在實(shí)施例1的變形例1的結(jié)構(gòu)中，與實(shí)施例1不同的地方在于為了將位線BL1、/BL1～BLm、/BLm預(yù)充電為電源電壓Vcc而設(shè)置預(yù)充電晶體管64-1a、64-1b～64-ma、64-mb。另外，設(shè)置數(shù)據(jù)寫入電路51b代替數(shù)據(jù)寫入電路51a，設(shè)置數(shù)據(jù)讀出電路55b代替數(shù)據(jù)讀出電路55a。其他結(jié)構(gòu)與圖2所示的實(shí)施例1的結(jié)構(gòu)相同，所以詳細(xì)說明從略。
參照?qǐng)D7，數(shù)據(jù)寫入電路51b有圖3所示的數(shù)據(jù)寫入電流供給電路52。數(shù)據(jù)寫入電路51b將數(shù)據(jù)寫入電流供給電路52的輸出結(jié)點(diǎn)Nw1及Nw2與寫入數(shù)據(jù)總線對(duì)WDB及/WDB的各個(gè)直接耦合。數(shù)據(jù)寫入電路51b不備有上拉電路53及開關(guān)SW1a、SW1b，不進(jìn)行數(shù)據(jù)讀出時(shí)的上拉工作。
參照?qǐng)D8，數(shù)據(jù)讀出電路55b有分別設(shè)置在讀出數(shù)據(jù)總線RDB及/RDB和差動(dòng)放大器56的輸入結(jié)點(diǎn)之間的傳輸門TGa及TGb。傳輸門TGa及TGb對(duì)應(yīng)于觸發(fā)脈沖φr，使讀出數(shù)據(jù)總線RDB及/RDB與差動(dòng)放大器56的輸入結(jié)點(diǎn)耦合。
數(shù)據(jù)讀出電路55b還有鎖存差動(dòng)放大器56的輸出用的鎖存電路57、以及設(shè)置在差動(dòng)放大器56和鎖存電路57之間的傳輸門TGc。傳輸門TGc與傳輸門TGa及TGb一樣，響應(yīng)觸發(fā)脈沖φr而工作。鎖存電路57輸出讀出數(shù)據(jù)DOUT。
因此，數(shù)據(jù)讀出電路55b在發(fā)脈沖φr被激活成高電平的時(shí)刻，將讀出數(shù)據(jù)總線RDB及/RDB之間的電位差放大，設(shè)定讀出數(shù)據(jù)DOUT的電平。在發(fā)脈沖φr非激活(低電平)期間，由鎖存電路57保持讀出數(shù)據(jù)DOUT的電平。
其次用圖9說明實(shí)施例1的變形例1的MRAM裝置的數(shù)據(jù)讀出及數(shù)據(jù)寫入工作。
參照?qǐng)D9，數(shù)據(jù)寫入前的位線BL及/BL的預(yù)充電電壓被設(shè)定為電源電壓Vcc。另外，數(shù)據(jù)寫入時(shí)，發(fā)脈沖φr維持非激活狀態(tài)(低電平)。除了這些以外的數(shù)據(jù)寫入時(shí)的工作與圖5所示的時(shí)序相同，所以詳細(xì)說明從略。
其次說明數(shù)據(jù)讀出時(shí)的工作。數(shù)據(jù)讀出前，位線BL及/BL及讀出數(shù)據(jù)總線RDB及/RDB被預(yù)充電到電源電壓Vcc。另一方面，數(shù)據(jù)讀出時(shí)，寫入列選擇線WCSL維持非激活狀態(tài)(低電平)。即，在實(shí)施例1的變形例1中，與實(shí)施例1的情況不同，數(shù)據(jù)讀出時(shí)位線BL及/BL不被上拉到電源電壓Vcc。
位線BL及/BL被預(yù)充電到電源電壓Vcc的狀態(tài)后，根據(jù)行選擇結(jié)果，如果有選擇地將讀出字線RWL激活，則在成為數(shù)據(jù)讀出對(duì)象的MTJ存儲(chǔ)單元MC中，存取晶體管ATR導(dǎo)通，形成讀出電流Is的路徑。因此，位線BL及/BL的電壓開始下降。
這時(shí)的位線BL及/BL的電壓下降速度由與位線BL及/BL耦合的存儲(chǔ)單元MC或空存儲(chǔ)單元DMC的電阻值決定。即，與存儲(chǔ)了低電平數(shù)據(jù)的存儲(chǔ)單元MC耦合的位線BL及/BL的電壓下降速度快，與存儲(chǔ)了高電平數(shù)據(jù)的存儲(chǔ)單元MC耦合的位線BL及/BL的電壓下降速度慢。與空存儲(chǔ)單元DMC耦合的位線BL及/BL的電壓下降速度是上述兩者的中間值。
圖9中，作為一例示出了成為數(shù)據(jù)讀出對(duì)象的MTJ存儲(chǔ)單元MC保持低電平數(shù)據(jù)時(shí)的位線的波形、以及與空存儲(chǔ)單元DMC耦合的位線的波形。
與實(shí)施例1一樣，位線BL、/BL的電壓降通過讀出門RG，被傳遞給讀出數(shù)據(jù)總線RDB及/RDB。因此，捕獲讀出數(shù)據(jù)總線RDB及/RDB的電壓下降過程中的時(shí)刻，通過將觸發(fā)脈沖φr激活，將讀出數(shù)據(jù)總線RDB及/RDB之間的電位差取入鎖存電路57中，能進(jìn)行與實(shí)施例1同樣高速的數(shù)據(jù)讀出。
另外，在實(shí)施例1的變形例1的結(jié)構(gòu)中，由于數(shù)據(jù)讀出時(shí)不需要特別供給讀出電流Is，所以還能謀求降低消耗功率。
在實(shí)施例1的變形例2中，將在實(shí)施例1及其變形例1中說明的通過讀出門RG的數(shù)據(jù)讀出應(yīng)用于開路型位線結(jié)構(gòu)中。
參照?qǐng)D10，在實(shí)施例1的變形例2的結(jié)構(gòu)中，對(duì)應(yīng)于存儲(chǔ)單元列分別設(shè)有開路型的位線BL1～BLm。在寫入數(shù)據(jù)總線WDB和位線BL1～BLm之間分別設(shè)有寫入列選擇門WCSG1～WCSGm。寫入列選擇門WCSG1～WCSGm對(duì)應(yīng)于寫入列選擇線WCSL1～WCSLm的電壓而通/斷。
讀出/寫入控制電路60有分別設(shè)置在寫入數(shù)據(jù)總線/WDB和位線BL1～BLm之間的位線電流控制晶體管63-1～63-m。位線電流控制晶體管63-1～63-m與寫入列選擇門WCSG1～WCSGm一樣，分別應(yīng)于寫入列選擇線WCSL1～WCSLm的電壓而通/斷。
預(yù)充電晶體管64-1～64-m響應(yīng)位線預(yù)充電信號(hào)BLPR，將位線BL1～BLm預(yù)充電到電源電壓Vcc。
與圖6的情況一樣，由數(shù)據(jù)寫入電路51b將數(shù)據(jù)寫入電流±Iw供給寫入數(shù)據(jù)總線WDB及/WDB。由于這樣構(gòu)成，所以在所選擇的存儲(chǔ)單元列中，與實(shí)施例1的變形例1的情況相同，能供給數(shù)據(jù)寫入電流。
另外，在各存儲(chǔ)單元列中，讀出列選擇門RCSG和讀出門RG串聯(lián)耦合在讀出數(shù)據(jù)總線RDB和接地電壓Vss之間。例如，在第一存儲(chǔ)單元列中，由對(duì)應(yīng)于讀出列選擇線RCSL1進(jìn)行通/斷的N型MOS晶體管形成的讀出列選擇門RCSG1、以及由具有與位線BL1耦合的柵極的N型MOS晶體管形成的讀出門RG1串聯(lián)耦合在讀出數(shù)據(jù)總線RDB和接地電壓Vss之間。
由于這樣構(gòu)成，所以在所選擇的存儲(chǔ)單元列中，通過讀出門RG1，能根據(jù)所對(duì)應(yīng)的位線BL的電壓，驅(qū)動(dòng)讀出數(shù)據(jù)總線RDB。因此，如果從將位線BL1～BLm預(yù)充電到電源電壓Vcc的狀態(tài)開始，進(jìn)行讀出字線RWL的激活，則在所選擇的存儲(chǔ)單元中，能形成位線BL(預(yù)充電到電源電壓Vcc)～MTJ存儲(chǔ)單元～接地電壓Vss這樣的讀出電流路徑。
因此，在對(duì)應(yīng)的位線BL中產(chǎn)生對(duì)應(yīng)于所選擇的MTJ存儲(chǔ)單元MC的存儲(chǔ)數(shù)據(jù)電平速度的電壓降。因此，與實(shí)施例1的變形例1的情況一樣，在讀出數(shù)據(jù)總線RDB的電壓下降過程中，在適當(dāng)?shù)臅r(shí)刻將位線的電壓電平取入數(shù)據(jù)讀出電路55c中，根據(jù)實(shí)施例1的變形例1的空存儲(chǔ)單元DMC電壓下降速度，與規(guī)定的基準(zhǔn)電壓Vm進(jìn)行比較，能輸出讀出數(shù)據(jù)Dout。即，數(shù)據(jù)讀出電路55c的結(jié)構(gòu)能這樣實(shí)現(xiàn)編排圖8所示的數(shù)據(jù)讀出電路55c的結(jié)構(gòu)，將差動(dòng)放大器56的輸入結(jié)點(diǎn)的一者作為基準(zhǔn)電壓Vm，代替讀出數(shù)據(jù)總線/RDB的電壓。
另外，與實(shí)施例1的情況同樣地控制寫入列選擇門WCSG及位線電流控制晶體管62的通/斷，而且配置包括上拉電路53的數(shù)據(jù)寫入電路51a，代替數(shù)據(jù)寫入電路51b，在將位線BL上拉到電源電壓Vcc的狀態(tài)下，能進(jìn)行與實(shí)施例1相同的數(shù)據(jù)讀出。
在此情況下，雖然根據(jù)列選擇結(jié)果，在數(shù)據(jù)讀出時(shí)及數(shù)據(jù)寫入時(shí)兩種情況下將寫入列選擇門WCSG導(dǎo)通，但也可以這樣構(gòu)成只在數(shù)據(jù)寫入時(shí)才將位線電流控制晶體管62導(dǎo)通。
另外，雖然圖中未示出詳細(xì)結(jié)構(gòu)，但可以配置差動(dòng)放大電路來代替數(shù)據(jù)讀出電路55c，該差動(dòng)放大電路根據(jù)寫入數(shù)據(jù)總線WDB的電壓和對(duì)應(yīng)于空存儲(chǔ)單元DMC的電阻值Rd設(shè)定的基準(zhǔn)電壓的比較結(jié)果，生成讀出數(shù)據(jù)DOUT。
這樣，即使在開路型的位線結(jié)構(gòu)下，也能進(jìn)行與實(shí)施例1及其變形例1同樣的數(shù)據(jù)讀出及數(shù)據(jù)寫入。
在實(shí)施例1的變形例3中，謀求減少與列選擇有關(guān)的門電路數(shù)。
參照?qǐng)D11，在實(shí)施例1的變形例3的結(jié)構(gòu)中，在實(shí)施例1的變形例3中，配置由數(shù)據(jù)輸入輸出線IO及/IO形成的數(shù)據(jù)輸入輸出線對(duì)DI/OP。
在數(shù)據(jù)輸入輸出線對(duì)DI/OP和位線對(duì)BLP1～BLPm之間分別設(shè)置列選擇門CSG1～CSGm。根據(jù)列選擇結(jié)果，對(duì)應(yīng)于由列譯碼器25有選擇地激活為高電平的列選擇線CSL1～CSLm的電壓，分別使列選擇門CSG1～CSGm通/斷。即，在數(shù)據(jù)讀出時(shí)及數(shù)據(jù)寫入時(shí)兩種情況下，根據(jù)列選擇結(jié)果，控制列選擇門CSG1～CSGm一起通/斷。
另外，關(guān)于列選擇門CSG1～CSGm也一樣，在總括地表示的情況下，采用符號(hào)CSG。
使數(shù)據(jù)讀出高速化用的讀出門作為公用讀出門RCG被耦合在讀出數(shù)據(jù)總線對(duì)RDBP和數(shù)據(jù)輸入輸出線對(duì)DI/OP之間。在數(shù)據(jù)輸入輸出線對(duì)DI/OP和寫入數(shù)據(jù)總線對(duì)之間還設(shè)有寫入選擇門WCG。
存儲(chǔ)陣列10及讀出/寫入控制電路60的結(jié)構(gòu)與圖2的情況相同，所以詳細(xì)說明從略。另外，數(shù)據(jù)寫入電路51a及數(shù)據(jù)讀出電路55a的結(jié)構(gòu)及工作也與已經(jīng)說明過的相同，所以詳細(xì)說明從略。
讀出門RCG有串聯(lián)耦合在讀出數(shù)據(jù)總線RDB和接地電壓Vss之間的N型MOS晶體管Qc1及Qc3、以及串聯(lián)耦合在讀出數(shù)據(jù)總線/RDB和接地電壓Vss之間的N型MOS晶體管Qc2及Qc4?？刂菩盘?hào)RE被輸入晶體管Qc1及Qc2的柵極。晶體管Qc3及Qc4的柵極分別與數(shù)據(jù)輸入輸出線/IO及IO連接。
由于這樣構(gòu)成，所以在控制信號(hào)RE被激活為高電平的數(shù)據(jù)寫入時(shí)，能通過列選擇門CSG及數(shù)據(jù)輸入輸出線對(duì)DI/OP，利用對(duì)應(yīng)于所選擇的存儲(chǔ)單元列的位線BL、/BL，驅(qū)動(dòng)讀出數(shù)據(jù)總線RDB、/RDB。
因此，在存儲(chǔ)陣列10的共有數(shù)據(jù)輸入輸出線對(duì)DI/OP的存儲(chǔ)單元列中，共有公用讀出門RCG，能謀求減少電路面積。還能利用公用讀出門RCG，使讀出電流Is不通過讀出數(shù)據(jù)總線RDB、/RDB，能高速地進(jìn)行數(shù)據(jù)讀出。
寫入選擇門WCG有導(dǎo)電性地耦合在寫入數(shù)據(jù)總線WDB和數(shù)據(jù)輸入輸出線IO之間的N型MOS晶體管Qc5、以及導(dǎo)電性地耦合在寫入數(shù)據(jù)總線/WDB和數(shù)據(jù)輸入輸出線/IO之間的N型MOS晶體管Qc6?？刂菩盘?hào)SG被輸入晶體管Qc5及Qc6的柵極中?？刂菩盘?hào)SG根據(jù)控制信號(hào)WE在數(shù)據(jù)讀出時(shí)被激活。另外，數(shù)據(jù)讀出時(shí)也根據(jù)控制信號(hào)RE將控制信號(hào)SG激活，使晶體管Qc5及Qc6導(dǎo)通，利用數(shù)據(jù)寫入電路51a中的上拉電路53，上拉與所選擇的存儲(chǔ)單元列對(duì)應(yīng)的位線BL及/BL，能供給讀出電流Is。
在數(shù)據(jù)寫入時(shí)，由于公用讀出門RCG內(nèi)的晶體管Qc1及Qc2被導(dǎo)通，所以讀出數(shù)據(jù)總線RDB及/RDB的電壓變得與數(shù)據(jù)輸入輸出線IO及/IO無關(guān)。
另一方面，影響控制信號(hào)SG的激活(高電平)，利用寫入選擇門WCG中的晶體管Qc5及Qc6，寫入數(shù)據(jù)總線EDB及/WDB被分別導(dǎo)電性地與數(shù)據(jù)輸入輸出線IO及/IO耦合。因此，能將數(shù)據(jù)寫入電流±Iw供給對(duì)應(yīng)于所選擇的存儲(chǔ)單元列的位線BL及/BL。
另外，與圖6的情況一樣，配置數(shù)據(jù)寫入電路51b及數(shù)據(jù)讀出電路55b，代替數(shù)據(jù)寫入電路51a及數(shù)據(jù)讀出電路55a，同時(shí)由于使位線BL1、/BL1～BLm、/BLm的預(yù)充電電壓為電源電壓Vcc，所以與實(shí)施例1的變形例1一樣，也能進(jìn)行與位線的電壓下降速度對(duì)應(yīng)的數(shù)據(jù)讀出。
另外在此情況下，在數(shù)據(jù)讀出時(shí)，不將控制信號(hào)SG激活而呈低電平，有必要將寫入選擇門WCG阻斷。例如，直接用控制信號(hào)WE代替控制信號(hào)SG，輸入晶體管Qc5及Qc6的柵極即可。
在實(shí)施例2中，說明對(duì)應(yīng)于制造離散引起的存儲(chǔ)單元的磁特性的變化，確保數(shù)據(jù)寫入容限用的進(jìn)行數(shù)據(jù)寫入電流的調(diào)整的結(jié)構(gòu)。
參照?qǐng)D12，實(shí)施例2的數(shù)據(jù)寫入電路與圖3所示的數(shù)據(jù)寫入電路51a的結(jié)構(gòu)相比較，其不同點(diǎn)在于還備有數(shù)據(jù)寫入電流調(diào)整電路200。
數(shù)據(jù)寫入電流調(diào)整電路200輸出控制數(shù)據(jù)寫入電流供給電路52中的電流源152的電流量用的基準(zhǔn)電壓Vrw。數(shù)據(jù)寫入電流供給電路52有與相當(dāng)于電流源253的柵極接受基準(zhǔn)電壓Vrw的輸入的N溝道MOS晶體管。因此，在數(shù)據(jù)寫入電流供給電路52中，利用與晶體管152之間構(gòu)成的晶體管151，能對(duì)應(yīng)于基準(zhǔn)電壓Vrw調(diào)整供給結(jié)點(diǎn)Nwo的電流量、即數(shù)據(jù)寫入電流±Iw的電流量。
數(shù)據(jù)寫入電流調(diào)整電路200包括從外部輸入基準(zhǔn)電壓Vrel用的基準(zhǔn)電壓外部輸入端子202；測試方式時(shí)/通常方式時(shí)，輸入切換基準(zhǔn)電壓Vrw的生成用的測試方式輸入信號(hào)TE用的測試輸入端子204；以及在內(nèi)部發(fā)生基準(zhǔn)電壓Vril用的內(nèi)部基準(zhǔn)電壓發(fā)生電路206。
數(shù)據(jù)寫入電流調(diào)整電路200包括被耦合在基準(zhǔn)電壓外部輸入端子202和結(jié)點(diǎn)Nf1之間的傳輸門TGf1；以及配置在內(nèi)部基準(zhǔn)電壓發(fā)生電路206和結(jié)點(diǎn)Nf1之間的傳輸門TGf2。傳輸門TGf1和TGf2隨著測試方式輸入信號(hào)TE而相輔地導(dǎo)通。結(jié)點(diǎn)Nf1與相當(dāng)于電流源153的N溝道MOS晶體管的柵極耦合。
由于這樣構(gòu)成，所以在測試方式輸入信號(hào)TE呈低電平非激活的通常工作時(shí)，傳輸門TGf2及傳輸門TGf1分別導(dǎo)通及阻斷。因此，內(nèi)部基準(zhǔn)電壓發(fā)生電路206生成的基準(zhǔn)電壓Vri1作為基準(zhǔn)電壓Vrw被輸入相當(dāng)于電流源153的晶體管的柵極。
另一方面，在測試方式輸入信號(hào)TE呈高電平激活的測試工作時(shí)，傳輸門TGf1及傳輸門TGf2分別導(dǎo)通及阻斷。因此，從外部加在基準(zhǔn)電壓外部輸入端子202的基準(zhǔn)電壓Vrel被輸入相當(dāng)于電流源153的晶體管的柵極。
因此，在測試方式時(shí)，通過激活測試方式輸入信號(hào)TE，從外部輸入任意電壓電平的基準(zhǔn)電壓Vrel，能進(jìn)行數(shù)據(jù)寫入容限的測試。因此，補(bǔ)償MTJ存儲(chǔ)單元的磁特性的制造離散，能進(jìn)行適當(dāng)?shù)卮_保數(shù)據(jù)寫入容限用的數(shù)據(jù)寫入電流量的調(diào)整測試。該調(diào)整測試?yán)缒苁箶?shù)據(jù)寫入電流±Iw從標(biāo)準(zhǔn)值慢慢下降，在所有的MTJ存儲(chǔ)單元中能確認(rèn)是否能確保所希望的數(shù)據(jù)寫入容限即可。
內(nèi)部基準(zhǔn)電壓發(fā)生電路206生成的電壓Vril的電平通過這樣的調(diào)整測試，設(shè)定為判明的基準(zhǔn)電壓Vrw的適當(dāng)?shù)闹导纯伞?br> 因此，補(bǔ)償制造離散引起的MTJ存儲(chǔ)單元的磁特性的變化，根據(jù)適當(dāng)?shù)臄?shù)據(jù)寫入電流量，能進(jìn)行通常工作時(shí)的數(shù)據(jù)寫入工作。
參照?qǐng)D13，實(shí)施例2的字線驅(qū)動(dòng)器有對(duì)應(yīng)于寫入字線WWL1～WWLn分別設(shè)置的寫入字驅(qū)動(dòng)器WWD1～WWDn。例如用反相器構(gòu)成各個(gè)寫入字驅(qū)動(dòng)器WWD1～WWDn。另外，以下在總括記載寫入字驅(qū)動(dòng)器WWD1～WWDn的情況下，只采用符號(hào)WWD。
行譯碼器20根據(jù)低位地址RA，將行譯碼信號(hào)RD1～RDn中的對(duì)應(yīng)于選擇行的一個(gè)激活到低電平。行譯碼信號(hào)RD1～RDn被傳遞給字線驅(qū)動(dòng)器30。在字線驅(qū)動(dòng)器30中，寫入字驅(qū)動(dòng)器WWD1～WWDn分別接收行譯碼信號(hào)RD1～RDn，在對(duì)應(yīng)的行譯碼信號(hào)被激活到低電平的情況下，將對(duì)應(yīng)的寫入字線WWL激活到選擇狀態(tài)(高電平)。
在數(shù)據(jù)寫入時(shí)，字驅(qū)動(dòng)器WWD1～WWDn將數(shù)據(jù)寫入電流Ip供給對(duì)應(yīng)于選擇行的寫入字線WWL。
字線驅(qū)動(dòng)器30還有將數(shù)據(jù)寫入電流Ip供給字驅(qū)動(dòng)器WWD1～WWDn用的數(shù)據(jù)寫入電流供給電路32；以及調(diào)整數(shù)據(jù)寫入電流Ip的電流量用的數(shù)據(jù)寫入電流調(diào)整電路210。
數(shù)據(jù)寫入電流供給電路32有分別導(dǎo)電性地耦合在結(jié)點(diǎn)Np0及Np1和電源電壓Vcc之間的P溝道MOS晶體管33a及33b；以及導(dǎo)電性地耦合在結(jié)點(diǎn)Np1和接地電壓Vss之間的N溝道MOS晶體管34。供給各寫入字驅(qū)動(dòng)器WWD的數(shù)據(jù)寫入電流Ip被傳遞給結(jié)點(diǎn)Np0。
結(jié)點(diǎn)Np1導(dǎo)電性地與晶體管33a及33b耦合。數(shù)據(jù)寫入電流調(diào)整電路輸出的基準(zhǔn)電壓Vrp被輸入晶體管34的柵極。因此，晶體管34作為使對(duì)應(yīng)于基準(zhǔn)電壓Vrp的電流量流動(dòng)的電流源而工作。另一方面，由于用晶體管33a、33b及34構(gòu)成電流鏡電路，所以能根據(jù)數(shù)據(jù)寫入電流調(diào)整電路210輸出的基準(zhǔn)電壓Vrp調(diào)整由數(shù)據(jù)寫入電流電路32供給結(jié)點(diǎn)Np0的電流量、即數(shù)據(jù)寫入電流Ip的電流量。
數(shù)據(jù)寫入電流調(diào)整電路210具有與用圖11說明的數(shù)據(jù)寫入電流調(diào)整電路200同樣的結(jié)構(gòu)。
即，數(shù)據(jù)寫入電流調(diào)整電路210包括從外部輸入基準(zhǔn)電壓Vre2用的基準(zhǔn)電壓外部輸入端子212；輸入測試方式輸入信號(hào)TE用的測試輸入端子214；以及在內(nèi)部發(fā)生基準(zhǔn)電壓Vri2用的內(nèi)部基準(zhǔn)電壓發(fā)生電路216。
數(shù)據(jù)寫入電流調(diào)整電路210還包括被耦合在基準(zhǔn)電壓外部輸入端子212和結(jié)點(diǎn)Nf2之間的傳輸門TGf3；以及配置在內(nèi)部基準(zhǔn)電壓發(fā)生電路216和結(jié)點(diǎn)Nf2之間的傳輸門TGf4。傳輸門TGf3和TGf4隨著測試方式輸入信號(hào)TE而相輔地導(dǎo)通。結(jié)點(diǎn)Nf2與作為電流源的晶體管34的柵極耦合。
因此，通常工作時(shí)及測試方式時(shí)分別根據(jù)測試方式輸入信號(hào)TE，將內(nèi)部基準(zhǔn)電壓發(fā)生電路216生成的基準(zhǔn)電壓Vri2及從外部加在基準(zhǔn)電壓外部輸入端子212上的基準(zhǔn)電壓Vre2輸入晶體管34的柵極。
其結(jié)果，在測試方式時(shí)，從外部輸入任意電壓電平的基準(zhǔn)電壓Vre2，能進(jìn)行數(shù)據(jù)寫入容限的測試。因此，補(bǔ)償MTJ存儲(chǔ)單元的磁特性的制造離散，能容易地進(jìn)行適當(dāng)?shù)卮_保數(shù)據(jù)寫入容限用的數(shù)據(jù)寫入電流量的調(diào)整測試。該調(diào)整測試?yán)缒苁箶?shù)據(jù)寫入電流Ip從標(biāo)準(zhǔn)值慢慢下降，在所有的MTJ存儲(chǔ)單元中能確認(rèn)是否能確保所希望的數(shù)據(jù)寫入容限即可。
內(nèi)部基準(zhǔn)電壓發(fā)生電路216生成的電壓Vri2的電平通過這樣的調(diào)整測試，設(shè)定為判明的基準(zhǔn)電壓Vrw的適當(dāng)?shù)闹导纯伞?br> 因此，補(bǔ)償制造離散引起的MTJ存儲(chǔ)單元的磁特性的變化，根據(jù)適當(dāng)?shù)臄?shù)據(jù)寫入電流量，能進(jìn)行通常工作時(shí)的數(shù)據(jù)寫入工作。
參照?qǐng)D14，實(shí)施例2的變形例的數(shù)據(jù)寫入電流調(diào)整電路230輸出調(diào)整數(shù)據(jù)寫入電流的電流量用的基準(zhǔn)電壓Vref。另外，圖13所示的數(shù)據(jù)寫入電流調(diào)整電路230能用來置換調(diào)整位線的數(shù)據(jù)寫入電流±Iw用的數(shù)據(jù)寫入電流調(diào)整電路200及調(diào)整寫入字線的數(shù)據(jù)寫入電流Ip用的數(shù)據(jù)寫入電流調(diào)整電路210。
參照?qǐng)D14，數(shù)據(jù)寫入電流調(diào)整電路230有調(diào)諧信號(hào)輸入部231a；以及根據(jù)調(diào)諧信號(hào)輸入部231a的設(shè)定，調(diào)整基準(zhǔn)電壓Vref的電壓調(diào)整部231b。
電壓調(diào)整部231b有導(dǎo)電性地耦合在生成基準(zhǔn)電壓Vref的結(jié)點(diǎn)Nt1和電源電壓Vcc之間的P溝道MOS晶體管232；以及放大結(jié)點(diǎn)Nt2的電壓和規(guī)定電壓Vref0之間的電位差，輸出給晶體管232的柵極的運(yùn)算放大器234。
電壓調(diào)整部231b還有導(dǎo)電性地耦合在的結(jié)點(diǎn)Nt1和Nt2之間的P溝道晶體管240；以及串聯(lián)耦合在結(jié)點(diǎn)Nt2和接地電壓Vss之間的P溝道MOS晶體管241、242、243及244。晶體管240～244起電阻元件的作用。
通過用運(yùn)算放大器234控制晶體管232的柵極電壓，能控制基準(zhǔn)電壓Vref的電平，以便結(jié)點(diǎn)Nt2的電壓與規(guī)定電壓Vref0相等。考慮基準(zhǔn)電壓Vref的大小，設(shè)定規(guī)定電壓Vref0。
這里，用起電阻元件的作用的晶體管240～244對(duì)基準(zhǔn)電壓Vref進(jìn)行分壓，能獲得結(jié)點(diǎn)Nt2的電壓Vα。如果將該分壓比定義為α(α＝Vref/Vα)，則能用輸入運(yùn)算放大器234中的規(guī)定電壓Vref0表示基準(zhǔn)電壓Vref，即Vref＝α·Vref0。
由對(duì)應(yīng)于調(diào)諧信號(hào)輸入部231a的輸入而設(shè)定的結(jié)點(diǎn)Nt1與接地電壓Vss之間的電阻值和結(jié)點(diǎn)Nt2與接地電壓Vss之間的電阻值之比，決定分壓比α。
這樣，由于不直接設(shè)計(jì)基準(zhǔn)電壓Vref，而是設(shè)計(jì)與運(yùn)算放大器234的輸入電壓有關(guān)的分壓比α，所以能提高基準(zhǔn)電壓Vref的響應(yīng)性及抗噪聲性。
調(diào)諧信號(hào)輸入部231a有與各個(gè)晶體管241～243并聯(lián)設(shè)置的作為程序元件的熔絲元件和傳輸門的組合。例如，與晶體管241并聯(lián)地串聯(lián)連接配置傳輸門TGt1及熔絲元件251。對(duì)晶體管242配置串聯(lián)連接的傳輸門TGt2及熔絲元件252。同樣，與晶體管243并聯(lián)地配置串聯(lián)連接的傳輸門TGt3及熔絲元件253。
由于激光直接從外部入射到熔絲元件251～253上，或者通過燒斷輸入結(jié)點(diǎn)281～283從外部輸入高壓信號(hào)，所以能將熔絲熔斷。
調(diào)諧信號(hào)輸入部231a還有接收數(shù)據(jù)寫入電流的調(diào)諧測試執(zhí)行時(shí)被激活的控制信號(hào)TT的輸入端子270；分別輸入調(diào)諧測試信號(hào)TV1～TV3用的輸入端子271～273；根據(jù)控制信號(hào)TT及調(diào)諧測試信號(hào)TV1的電平，控制傳輸門TGt1的通/斷用的邏輯門261；根據(jù)控制信號(hào)TT及調(diào)諧測試信號(hào)TV2的電平，控制傳輸門TGt2的通/斷用的邏輯門262；以及根據(jù)控制信號(hào)TT及調(diào)諧測試信號(hào)TV3的電平，控制傳輸門TGt3的通/斷用的邏輯門263。
在通常工作時(shí)，由于控制信號(hào)TT不被激活而呈低電平，所以邏輯門261～263的輸出信號(hào)分別被設(shè)定為高電平。對(duì)此進(jìn)行響應(yīng)，傳輸門Tgt1～TGt3都導(dǎo)通，所以根據(jù)熔絲元件251～253有/無熔斷，確定分壓比α。
在調(diào)諧信號(hào)輸入部231a中，根據(jù)輸入端子270～273的輸入信號(hào)，將邏輯門261～263的輸出信號(hào)設(shè)定為低電平，使對(duì)應(yīng)的傳輸門TGt1、TGt2、TGt3阻斷，能作出模擬地進(jìn)行熔絲熔斷的狀態(tài)。
例如，在將控制信號(hào)TT激活(高電平)而進(jìn)行調(diào)諧測試的情況下，通過將調(diào)諧測試信號(hào)TV1激活成高電平，能將傳輸門TGt1阻斷，能作出與使熔絲元件251熔斷等效的狀態(tài)。
同樣，對(duì)熔絲元件252及253也能模擬地設(shè)定被熔斷的狀態(tài)。
因此，利用被輸入到輸入端子270～273的控制信號(hào)TT及調(diào)諧測試信號(hào)TV1～TV3，改變分壓比α，能可變地設(shè)定調(diào)整數(shù)據(jù)寫入電流用的基準(zhǔn)電壓Vref。
因此，調(diào)諧測試時(shí)，實(shí)際上不進(jìn)行熔絲熔斷，而是可逆地調(diào)整分壓比α，能容易地進(jìn)行適當(dāng)?shù)卮_保數(shù)據(jù)寫入容限用的數(shù)據(jù)寫入電流量的調(diào)整測試。
調(diào)諧測試結(jié)束后，根據(jù)測試結(jié)果，實(shí)際地將熔絲元件熔斷，能對(duì)調(diào)諧信號(hào)輸入部231a不易失地設(shè)計(jì)獲得適當(dāng)?shù)臄?shù)據(jù)寫入電流用的基準(zhǔn)電壓Vref。其結(jié)果，數(shù)據(jù)寫入電流調(diào)整電路230在通常工作時(shí)，由于生成所設(shè)計(jì)的適當(dāng)?shù)幕鶞?zhǔn)電壓Vref，所以能補(bǔ)償MTJ存儲(chǔ)單元的磁特性的制造離散，能進(jìn)行通常工作時(shí)的數(shù)據(jù)寫入工作。
另外，在圖14中雖然示出了一并設(shè)有從外部輸入基準(zhǔn)電壓用的基準(zhǔn)電壓外部輸入端子202(212)及204(214)、以及傳輸門TGf1(TGf3)及TGf2(TGf4)的結(jié)構(gòu)，但即使省略這些要素，采用將基準(zhǔn)電壓Vref直接輸入晶體管153(34)的柵極的結(jié)構(gòu)，也能進(jìn)行數(shù)據(jù)寫入電流的調(diào)諧測試。
由于這樣構(gòu)成，所以與圖12及圖13所示的數(shù)據(jù)寫入電流調(diào)整電路200及210的結(jié)構(gòu)相比較，能只輸入數(shù)字信號(hào)，有效地進(jìn)行調(diào)諧測試。另外，由于不需要進(jìn)行相當(dāng)于數(shù)據(jù)寫入電流調(diào)整電路200及210中的內(nèi)部基準(zhǔn)電壓發(fā)生電路206及216的輸出電壓調(diào)整的調(diào)整，所以能減輕調(diào)整負(fù)載。
另外，設(shè)定分壓比α用的晶體管的個(gè)數(shù)不限于圖13所示的例，能設(shè)置任意多個(gè)。在此情況下，如果與設(shè)置了任意多個(gè)的具有電阻元件功能的晶體管并聯(lián)地設(shè)置能同樣地控制的傳輸門和熔絲元件的組合及控制信號(hào)的輸入端子，則能使基準(zhǔn)電壓Vref的設(shè)定電平更加細(xì)蜜化。
另外，如圖14所示，作為程序元件雖然舉例示出了采用燒斷輸入后變成切斷狀態(tài)的熔絲元件的結(jié)構(gòu)，但也能采用燒斷輸入后變成導(dǎo)通狀態(tài)的所謂的抗熔斷元件。在此情況下，如果與抗熔斷元件并聯(lián)地設(shè)置進(jìn)行調(diào)諧測試用的各個(gè)傳輸門(圖14中的Tgt1～Tgt3)，也能獲得同樣的效果。
另外，在實(shí)施例2及其變形例中說明的數(shù)據(jù)寫入電流的調(diào)整不僅能適用于在實(shí)施例1及其變形例中說明的通過讀出門進(jìn)行數(shù)據(jù)讀出的MRAM裝置，而且也能適用于一般結(jié)構(gòu)的MRAM裝置。
圖15中示出了不用讀出門進(jìn)行數(shù)據(jù)讀出的MRAM裝置的結(jié)構(gòu)例。
將圖15與圖2進(jìn)行比較，在圖15所示的結(jié)構(gòu)中，分別對(duì)應(yīng)于存儲(chǔ)單元列配置列選擇門CSG1～CSGm。各列選擇門根據(jù)列選擇結(jié)果，將對(duì)應(yīng)的位線對(duì)BLP和數(shù)據(jù)輸入輸出線對(duì)DI/OP之間耦合起來。例如，列選擇門CSG1根據(jù)列選擇線CSLI的電壓，分別將構(gòu)成數(shù)據(jù)輸入輸出線對(duì)DI/OP的數(shù)據(jù)輸入輸出線IO及/IO與構(gòu)成對(duì)應(yīng)的位線對(duì)BLP1的位線BL1及/BL1耦合起來。
由利用圖10說明的數(shù)據(jù)寫入電路51b，能進(jìn)行數(shù)據(jù)輸入輸出線對(duì)DI/OP的數(shù)據(jù)寫入電流±Iw的供給。為了調(diào)整數(shù)據(jù)寫入電路51b中包括的數(shù)據(jù)寫入電流供給電路52中的電流源153的電流量，通過設(shè)置圖12及圖14分別所示的數(shù)據(jù)寫入電流調(diào)整電路200或230，能進(jìn)行同樣的數(shù)據(jù)寫入電流的調(diào)整。
另外，雖然利用字線驅(qū)動(dòng)器30進(jìn)行對(duì)寫入字線WWL的數(shù)據(jù)寫入電流Ip的調(diào)整，但在字線驅(qū)動(dòng)器30的結(jié)構(gòu)中，采用利用圖13說明的結(jié)構(gòu)，也能進(jìn)行與實(shí)施例2同樣的數(shù)據(jù)寫入電流的調(diào)整。
在圖15所示結(jié)構(gòu)的MRAM裝置中，必須由數(shù)據(jù)讀出電路55d進(jìn)行數(shù)據(jù)讀出時(shí)的讀出電流Is的供給。
數(shù)據(jù)讀出電路55d有接受電源電壓Vcc，將一定電流分別供給內(nèi)部結(jié)點(diǎn)Ns1及Ns2用的電流源161及162；將內(nèi)部結(jié)點(diǎn)Ns1和結(jié)點(diǎn)Ns2之間導(dǎo)電性地耦合起來的N型MOS晶體管164；以及放大內(nèi)部結(jié)點(diǎn)Ns1及Ns2之間的電壓電平差，輸出讀出數(shù)據(jù)DOUT的放大器165。
基準(zhǔn)電壓Vref被供給晶體管163及164的柵極。根據(jù)讀出電流Is的電流量，設(shè)定電流源161及162的供給電流量及基準(zhǔn)電壓Vrr。為了將內(nèi)部結(jié)點(diǎn)Ns1及Ns2上拉到接地電壓Vss，而設(shè)置電阻166及167。另外，結(jié)點(diǎn)Nr1及Nr2分別與數(shù)據(jù)輸入輸出線IO及/IO耦合。
由于這樣構(gòu)成，在數(shù)據(jù)讀出時(shí)，數(shù)據(jù)讀出電路55d將讀出電流Is供給各條數(shù)據(jù)輸入輸出線IO及/IO。另外，根據(jù)通過列選擇門及位線對(duì)連接的MTJ存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)的電平，對(duì)應(yīng)于數(shù)據(jù)輸入輸出線IO及/IO中分別發(fā)生的電壓變化，輸出讀出數(shù)據(jù)DOUT。
在實(shí)施例3中，說明在多個(gè)布線層中形成流過數(shù)據(jù)寫入電流用的位線BL及寫入字線WWL的結(jié)構(gòu)。
圖16中示出了本發(fā)明的實(shí)施例3的位線的配置情況。
參照?qǐng)D16，基于與圖15同樣的結(jié)構(gòu)，由數(shù)據(jù)寫入電路51b及數(shù)據(jù)讀出電路55d通過數(shù)據(jù)輸入輸出線對(duì)DI/OP，進(jìn)行存儲(chǔ)陣列10的數(shù)據(jù)寫入及數(shù)據(jù)讀出。
對(duì)應(yīng)于各個(gè)存儲(chǔ)單元列，設(shè)有形成位線對(duì)BLP1～BLPm的位線BL1～BLm、/BL1～/BLm、列選擇門CSG1～CSGm及列選擇線CSL1～CSLm。
在不同的布線層中形成位線BL1～BLm、位線/BL1～/BLm。例如，在金屬布線層M3中形成各條位線BL1～BLm，在金屬布線層M4中形成各條位線/BL1～/BLm。
存儲(chǔ)單元MC分別與形成各位線對(duì)的一條位線BL耦合。另一方面，空存儲(chǔ)單元DMC分別與形成各位線對(duì)的另一條位線/BL耦合。
讀出/寫入控制電路60有分別對(duì)應(yīng)于存儲(chǔ)單元列設(shè)置的補(bǔ)償晶體管62-1～62-m。補(bǔ)償晶體管62響應(yīng)位線補(bǔ)償信號(hào)BLQ，使在不同的金屬布線層中形成的位線BL和/BL之間短路。與在實(shí)施例1中說明的一樣，位線補(bǔ)償信號(hào)BLEQ被激活/非激活。
因此，數(shù)據(jù)寫入時(shí)，供給位線對(duì)BLP的數(shù)據(jù)寫入電流±Iw在所選擇的存儲(chǔ)單元列中作為沿不同的方向分別流過位線BL及/BL的往復(fù)電流被供給。因此，與實(shí)施例1相同，能采用包括數(shù)據(jù)寫入電流供給電路52的數(shù)據(jù)寫入電路51b的結(jié)構(gòu)。
其結(jié)果，與實(shí)施例1相同，由于能利用補(bǔ)償晶體管62設(shè)置數(shù)據(jù)寫入電流±Iw的返回路徑，所以在讀出/寫入控制電路60一側(cè)不需要特別配置使數(shù)據(jù)寫入電流同步的結(jié)構(gòu)，能縮小外圍電路的布局。
圖17中示出了實(shí)施例3的位線的第一配置例。
參照?qǐng)D17，在金屬布線層M2中形成寫入字線WWL。位線對(duì)BLP有在金屬布線層M3中形成的位線BL、以及在金屬布線層M4中形成的位線/BL。這樣，用不同的金屬布線層沿上下方向夾著磁隧道接合部MTJ形成位線BL及/BL。如已經(jīng)說明的那樣，位線BL及/BL在存儲(chǔ)陣列10的端部由補(bǔ)償晶體管62導(dǎo)電性地進(jìn)行耦合，流過數(shù)據(jù)寫入電流。
因此，數(shù)據(jù)寫入時(shí)的數(shù)據(jù)寫入電流±Iw在各條位線BL及/BL中沿不同的方向流過。因此，在磁隧道接合部MTJ中，由數(shù)據(jù)寫入電流±Iw產(chǎn)生的磁場沿著由位線BL產(chǎn)生的磁場和由位線/BL產(chǎn)生的磁場加強(qiáng)的方向作用。因此，能降低MRAM裝置的消耗電流，提高位線電流密度下降的可靠性，并能降低數(shù)據(jù)寫入時(shí)發(fā)生的磁場噪聲。
反之，在包括其他存儲(chǔ)單元的周邊部分，由位線BL及/BL分別產(chǎn)生的磁場沿著互相抵消的方向作用。其結(jié)果，能進(jìn)一步抑制數(shù)據(jù)寫入時(shí)的磁場噪聲。
圖18中示出了實(shí)施例3的位線的第二配置例。
參照?qǐng)D18，在金屬布線層M3中形成寫入字線WWL。在不同的金屬布線層M2及M4中分別配置位線BL及/BL，以便沿上下方向夾著磁隧道接合部MTJ。即使采用這樣的結(jié)構(gòu)，由數(shù)據(jù)寫入電流±Iw產(chǎn)生的磁場的方向也與圖17的情況一樣。因此，能獲得與采用圖17所示的結(jié)構(gòu)的情況相同的效果。
再參照?qǐng)D16，在實(shí)施例3中，將從外部供給MRAM裝置1的外部電源電壓Ext.Vcc直接供給字線驅(qū)動(dòng)器30，該字線驅(qū)動(dòng)器30在數(shù)據(jù)寫入時(shí)供給數(shù)據(jù)寫入電流，將數(shù)據(jù)寫入電路51b及寫入字線WWL激活。
MRAM裝置1還備有使外部電源電壓Ext.Vcc下降，生成內(nèi)部電源電壓Int.Vcc的電壓下降電路(VDCVoltage Down Converter)7。
電壓下降電路7生成的內(nèi)部電源電壓Int.Vcc被供給數(shù)據(jù)讀出電路55d、列譯碼器25、控制電路5及行譯碼器20等的進(jìn)行數(shù)據(jù)讀出及地址處理的內(nèi)部電路。
由于這樣構(gòu)成，所以數(shù)據(jù)寫入時(shí)，利用從外部施加的外部電源電壓Ext.Vcc，驅(qū)動(dòng)供給較大的數(shù)據(jù)寫入電流±Iw的數(shù)據(jù)寫入電路及將數(shù)據(jù)寫入電流Ip供給寫入字線WWL的字線驅(qū)動(dòng)器，能迅速地供給這些數(shù)據(jù)寫入電流。
另一方面，降壓后的內(nèi)部電源電壓Int.Vcc驅(qū)動(dòng)供給數(shù)據(jù)寫入電流的電路以外的內(nèi)部電路，能謀求降低這些內(nèi)部電路的消耗功率、以及確保高集成化用的裝置的微細(xì)化所對(duì)應(yīng)的可靠性。
參照?qǐng)D19，在實(shí)施例3的變形例1的位線的配置中，使用金屬布線層M3及M4設(shè)置構(gòu)成各位線對(duì)BLP的位線BL及/BL，以便在存儲(chǔ)陣列10中的區(qū)域CRS中交叉。
即，在圖19所示的結(jié)構(gòu)中，在區(qū)域CRS的左側(cè)區(qū)域中，利用在金屬布線層M3及M4中分別配置的布線形成位線BL及/BL。另一方面，在區(qū)域CRS的右側(cè)區(qū)域中，利用在金屬布線層M4及M3中分別配置的布線形成位線BL及/BL。
在金屬布線層M3及M4中分別形成的位線BL所對(duì)應(yīng)的布線之間在區(qū)域CRS中耦合。同樣，在金屬布線層M3及M4中分別形成的位線/BL所對(duì)應(yīng)的布線之間在區(qū)域CRS中耦合。
位線BL及/BL中的任意一者都在金屬布線層中與存儲(chǔ)單元MC耦合。在圖18中，在結(jié)構(gòu)上與磁隧道接合部MTJ的距離小的靠近下層一側(cè)的金屬布線層M3中，位線BL及/BL與存儲(chǔ)單元MC耦合。
這樣，屬于同一存儲(chǔ)單元列的各個(gè)存儲(chǔ)單元MC與位線BL及/BL中的某一條耦合。因此，對(duì)應(yīng)于各存儲(chǔ)單元列，配置與位線BL耦合的空存儲(chǔ)單元DMC和與位線/BL耦合的空存儲(chǔ)單元DMC。對(duì)與位線BL耦合的空存儲(chǔ)單元DMC，都配置空讀出字線DRWL1。同樣，對(duì)與位線/BL耦合的空存儲(chǔ)單元DMC，都配置空讀出字線DRWL2。
對(duì)應(yīng)于存儲(chǔ)單元列分別設(shè)置補(bǔ)償晶體管62-1～62-m，響應(yīng)位線補(bǔ)償信號(hào)BLEQ，將構(gòu)成位線對(duì)的位線BL及/BL之間耦合起來。
由于這樣構(gòu)成，所以在所選擇的存儲(chǔ)單元列中，利用補(bǔ)償晶體管62對(duì)位線BL及/BL流過返回的往復(fù)電流，能進(jìn)行基于返回型位線結(jié)構(gòu)的數(shù)據(jù)寫入。
這樣，在圖19所示的位線的配置中，能使構(gòu)成位線對(duì)的各條位線BL及/BL所耦合的存儲(chǔ)單元的個(gè)數(shù)相等，所以能更正形成同一位線對(duì)BLP的位線BL及/BL之間的RC負(fù)載的不平衡。另外，由于利用空讀出單元，能進(jìn)行基于返回型位線結(jié)構(gòu)的數(shù)據(jù)讀出工作，所以更能實(shí)現(xiàn)提高數(shù)據(jù)讀出時(shí)的工作容限。
其他部分的結(jié)構(gòu)和數(shù)據(jù)讀出時(shí)及數(shù)據(jù)寫入時(shí)的基本工作與圖15的情況相同，所以詳細(xì)說明從略。
以下，說明用多個(gè)金屬布線層形成寫入字線WWL的情況的結(jié)構(gòu)。
圖20是說明實(shí)施例3的變形例2的寫入字線WWL的配置情況的結(jié)構(gòu)圖。
參照?qǐng)D20，寫入字線WWL包括在金屬布線層M2中形成的WWL1、以及在第四金屬布線層M4中形成的WWLu。子寫入字線WWLu及WWL1沿上下方向配置而將磁隧道接合部MTJ夾在中間。
圖21A及21B是說明形成同一寫入字線的子字線之間的耦合情況的示意圖。
參照?qǐng)D21A及21B，形成同一字線WWL的子字線WWLu及WWL1導(dǎo)電性地耦合在存儲(chǔ)陣列10的端部。因此，能利用子字線WWLu及WWL1將數(shù)據(jù)寫入電流Ip作為往復(fù)電流流動(dòng)。
在圖21A中示出了子寫入字線WWLu及WWL1通過配置在通孔144中的金屬布線145而被導(dǎo)電性地耦合起來的結(jié)構(gòu)。
另外，如圖21B所示，使子寫入字線WWLu及WWL1之間導(dǎo)電性地耦合的MOS晶體管形成寫入字線電流控制開關(guān)TSW，能將該寫入字線電流控制開關(guān)TSW配置得使兩者之間短路。
由于這樣構(gòu)成，所以能使數(shù)據(jù)寫入電流Ip返回作為互相相反方向的電流流過形成同一字線WWL的子字線WWLu及WWL1。
再參照?qǐng)D20，由于使方向互相相反的數(shù)據(jù)寫入電流Ip流過子寫入字線WWL1及WWLu，所以與圖16及圖17的情況相同，由子寫入字線WWLu及WWL1在磁隧道接合部MTJ中分別生成的數(shù)據(jù)寫入磁場沿同一方向作用。
另外，在包括其他存儲(chǔ)單元的周邊部分，由這些子寫入字線WWLu及WWL1分別產(chǎn)生的磁場沿互相抵消的方向作用。因此，即使電流量相同，也能將更大的數(shù)據(jù)寫入磁場加在磁隧道接合部MTJ上。其結(jié)果，能降低發(fā)生所希望的數(shù)據(jù)寫入磁場所需要的數(shù)據(jù)寫入電流。
因此，同樣能實(shí)現(xiàn)MRAM裝置的消費(fèi)電流的減少、寫入字線WWL的電流密度的降低導(dǎo)致的工作可靠性的提高、以及數(shù)據(jù)寫入時(shí)發(fā)生的磁場噪聲的降低。
參照?qǐng)D22，在實(shí)施例3的變形例3的結(jié)構(gòu)中，在沿行方向的存儲(chǔ)陣列10的一端，設(shè)有行譯碼器20及字線驅(qū)動(dòng)器30中包含的寫入字驅(qū)動(dòng)器WWD1～WWDn。寫入字驅(qū)動(dòng)器WWD1～WWDn分別對(duì)應(yīng)于寫入字線WWL1～WWLn設(shè)置，根據(jù)行譯碼器20的譯碼結(jié)果，將對(duì)應(yīng)的寫入字線WWL激活，供給數(shù)據(jù)寫入電流Ip。
各寫入字線WWL配置成圖20及圖21A所示的結(jié)構(gòu)。即，形成同一寫入字線WWL的子寫入字線WWLu及WWL1在存儲(chǔ)陣列10的另一端部，通過通孔由金屬布線145導(dǎo)電性地耦合。
寫入字驅(qū)動(dòng)器WWD1～WWDn將數(shù)據(jù)寫入電流Ip供給構(gòu)成對(duì)應(yīng)的寫入字線WWL的子寫入字線中的一條WWLu。形成同一寫入字線WWL的另一條子寫入字線WWL1在存儲(chǔ)陣列10的一端(寫入字驅(qū)動(dòng)器WWD一側(cè))與接地電壓Vss耦合。
由于這樣構(gòu)成，所以數(shù)據(jù)寫入時(shí)，在所選擇的存儲(chǔ)單元列對(duì)應(yīng)的字線WWL中，能用子寫入字線WWLu及WWL1使數(shù)據(jù)寫入電流Ip作為返回的往復(fù)電流流過。另外，也可以這樣構(gòu)成使子寫入字線WWL1與寫入字驅(qū)動(dòng)器WWD耦合，使子寫入字線WWLu與接地電壓Vss耦合，代替寫入字驅(qū)動(dòng)器WWD及接地電壓Vss和子寫入字線WWLu及WWL1之間的連接關(guān)系。
參照?qǐng)D23，在實(shí)施例3的變形例4的結(jié)構(gòu)中，對(duì)應(yīng)于各寫入字線WWL設(shè)置的寫入字驅(qū)動(dòng)器WWD被分割配置在存儲(chǔ)陣列10的兩端。因此，行譯碼器也被分割地配置，即配置成激活對(duì)應(yīng)于奇數(shù)行的寫入字驅(qū)動(dòng)器用的行譯碼器20a；以及控制對(duì)應(yīng)于偶數(shù)行的寫入字驅(qū)動(dòng)器用的行譯碼器20b。
已經(jīng)說明過，由于寫入字驅(qū)動(dòng)器WWD呈包括供給數(shù)據(jù)寫入電流Ip的晶體管的結(jié)構(gòu)，所以需要較大的尺寸。因此，由于這樣將寫入字驅(qū)動(dòng)器WWD分割地配置在存儲(chǔ)陣列的兩側(cè)，所以能靈活地使用兩行部分的布局間距，配置寫入字驅(qū)動(dòng)器WWD。因此，能更集成化地配置行方向的寫入字線WWL，能有效地謀求存儲(chǔ)陣列10的低面積化。
其他部分的結(jié)構(gòu)及工作情況與圖22的情況相同，詳細(xì)說明從略。
參照?qǐng)D24，在實(shí)施例3的變形例5的結(jié)構(gòu)中，在存儲(chǔ)陣列10的一端(行譯碼器20一側(cè))，形成同一字線WWL的子寫入字線WWLu及WWL1利用對(duì)應(yīng)于存儲(chǔ)單元行分別設(shè)置的寫入字線電流控制開關(guān)TSW導(dǎo)電性地耦合起來。
在圖24中，作為一例，代表性地示出了對(duì)應(yīng)于寫入字線WWL1及WWL2，分別設(shè)置的寫入字線電流控制開關(guān)TSW1及TSW2。寫入字線電流控制開關(guān)TSW由行譯碼器20控制，在選擇了對(duì)應(yīng)的存儲(chǔ)單元行的情況下被導(dǎo)通。
構(gòu)成同一寫入字線WWL的子寫入字線WWLu及WWL1在存儲(chǔ)陣列10的另一端，分別與電源電壓Vcc及接地電壓Vss耦合。因此，根據(jù)行選擇結(jié)果，通過使寫入字線電流控制開關(guān)TSW接通，能使往復(fù)的數(shù)據(jù)寫入電流Ip流過構(gòu)成對(duì)應(yīng)的寫入字線WWL的子寫入字線WWLu及WWL1。因此，能獲得與實(shí)施例3的變形例3及4同樣的效果。
對(duì)應(yīng)的寫入字線電流控制開關(guān)TSW在斷開期間，各個(gè)子寫入字線WWLu及WWL1被設(shè)定為電源電壓Vcc及接地電壓Vss。因此，寫入字線WWL的選擇工作結(jié)束后，能使寫入字線WWL的電壓返回等待狀態(tài)或非選擇狀態(tài)的工作高速化。
圖24中舉例示出了子寫入字線WWLu及WWL1在存儲(chǔ)陣列10的另一端，分別與電源電壓Vcc及接地電壓Vss耦合的結(jié)構(gòu)，但也可以這樣構(gòu)成替換這些連接關(guān)系，使子寫入字線WWLu及WWL1分別與接地電壓Vss及電源電壓Vcc耦合。
即，數(shù)據(jù)寫入時(shí)由于流過往復(fù)的數(shù)據(jù)寫入電流Ip，所以寫入字線WWL長，但通過將寫入字線WWL分割成子寫入字線WWLu及WWL1，構(gòu)成使各個(gè)子寫入字線返回規(guī)定的電壓電平的結(jié)構(gòu)，既有將數(shù)據(jù)寫入電流作為往復(fù)電流流動(dòng)的效果，又能使返回等待狀態(tài)或非選擇狀態(tài)的工作高速化。
另外，在實(shí)施例3的變形例3至5中，即使對(duì)于本來就與數(shù)據(jù)寫入工作無關(guān)的空存儲(chǔ)單元DMC來說，也配置具有與存儲(chǔ)單元MC對(duì)應(yīng)的同樣的結(jié)構(gòu)的空寫入字線DWWL1、DWWL2及寫入字驅(qū)動(dòng)器DWWD1、DWWD2、以及寫入字線電流控制開關(guān)DTSW1及DTSW2中的至少一者。
但是，對(duì)于空存儲(chǔ)單元DMC來說，由于不需要流過數(shù)據(jù)寫入電流，所以與空存儲(chǔ)單元對(duì)應(yīng)的寫入字驅(qū)動(dòng)器DWWD1及DWWD2的輸入被固定為電源電壓Vcc。因此，空寫入字線DWWL1、DWWL2能經(jīng)常維持非激活狀態(tài)(接地電壓Vss)，無電流流過。另外，構(gòu)成對(duì)應(yīng)的寫入字線電流控制開關(guān)DTSW的N型MOS晶體管的柵極被固定為接地電壓Vss，能維持阻斷狀態(tài)。
在采用不配置寫入字線WWL的結(jié)構(gòu)的情況下，對(duì)應(yīng)于空存儲(chǔ)單元DMC的區(qū)域由于其形狀的連續(xù)性被破壞，所以形成MRAM裝置時(shí)有可能發(fā)生形狀不良。因此，即使對(duì)于不需要數(shù)據(jù)寫入工作的空存儲(chǔ)單元來說，通過配置具有與對(duì)正規(guī)的存儲(chǔ)單元MC同樣的結(jié)構(gòu)的寫入字線、寫入字驅(qū)動(dòng)器及其外圍電路(圖24中的寫入字線電流控制開關(guān)TSW)，能避免形成MRAM裝置時(shí)的形狀不良。
另外，實(shí)施例3及其變形例的位線及寫入字線的配置情況也可以采用實(shí)施例1及2或它們的組合的結(jié)構(gòu)。在此情況下，使數(shù)據(jù)寫入電路及數(shù)據(jù)讀出電路的結(jié)構(gòu)采用實(shí)施例1、2及它們的變形例中分別說明的結(jié)構(gòu)即可。
參照?qǐng)D25，實(shí)施例4的MTJ存儲(chǔ)單元MCD與圖90所示的結(jié)構(gòu)相同，備有磁隧道接合部MTJ及存取二極管DM。在MTJ存儲(chǔ)單元MCD中分割配置讀出字線RWL和寫入字線WWL，這一點(diǎn)與圖90所示的結(jié)構(gòu)不同。位線BL沿著與寫入字線WWL及讀出字線RWL交叉的方向配置，導(dǎo)電性地與磁隧道接合部MTJ偶合。
存取二極管DM將從磁隧道接合部MTJ至讀出字線RWL的方向作為正方向，耦合在兩者之間。寫入字線WWL不與位線BL、讀出字線RWL及存取二極管DM連接，與磁隧道接合部MTJ接近地設(shè)置。
參照?qǐng)D26，在半導(dǎo)體主基板SB上形成的N型區(qū)域(N型阱或n+擴(kuò)散區(qū)域等)NWL相當(dāng)于存取二極管DM的陰極。在將MTJ存儲(chǔ)單元呈行列狀地配置在半導(dǎo)體基板上的情況下，例如，對(duì)屬于同一行的MTJ存儲(chǔ)單元來說，通過導(dǎo)電性地將N型區(qū)域NWL之間耦合起來，不用特別設(shè)置讀出字線RWL，就能實(shí)現(xiàn)圖25所示的存取二極管DM和讀出字線RWL的耦合關(guān)系。
在N型區(qū)域NWL上設(shè)置的P型區(qū)域PAR相當(dāng)于存取二極管DM的陽極。P型區(qū)域PAR通過勢(shì)壘金屬140及金屬膜150，與磁隧道接合部MTJ導(dǎo)電性地耦合。
寫入字線WWL及位線BL分別配置在金屬布線層M1及金屬布線層M2上。位線BL配置得與磁隧道接合部MTJ耦合。
圖27是說明對(duì)MTJ存儲(chǔ)單元MCD的讀出工作及寫入工作的時(shí)序圖。
參照?qǐng)D27，數(shù)據(jù)寫入時(shí)，讀出字線RWL即N型區(qū)域NWL的電壓被設(shè)定為高電平(電源電壓Vcc)。數(shù)據(jù)讀出時(shí)，電流不流過讀出字線RWL。
對(duì)應(yīng)于所選擇的存儲(chǔ)單元的寫入字線WWL被施加電源電壓Vcc，流過數(shù)據(jù)寫入電流Ip。另外，關(guān)于位線BL，也對(duì)應(yīng)于寫入數(shù)據(jù)電平，將位線BL的兩端分別設(shè)定為電源電壓Vcc及接地電壓Vss，能使對(duì)應(yīng)于寫入數(shù)據(jù)電平的數(shù)據(jù)寫入電流±Iw流過位線BL。
這樣利用流過的數(shù)據(jù)寫入電流Ip及±Iw，對(duì)MTJ存儲(chǔ)單元進(jìn)行數(shù)據(jù)寫入。在此情況下，由于讀出字線RWL被設(shè)定為電源電壓Vcc，所以數(shù)據(jù)寫入時(shí)，存取二極管DM能可靠地阻斷。因此，與圖90所示的MTJ存儲(chǔ)單元相比較，能謀求數(shù)據(jù)寫入工作的穩(wěn)定化。
其次，說明數(shù)據(jù)讀出時(shí)的工作情況。
在數(shù)據(jù)讀出之前，位線BL被充電到接地電壓Vss。
對(duì)應(yīng)于成為數(shù)據(jù)讀出對(duì)象的存儲(chǔ)單元MCD的讀出字線RWL在數(shù)據(jù)讀出時(shí)被驅(qū)動(dòng)成激活狀態(tài)(低電平接地電壓Vss)。與此相對(duì)應(yīng)，由于存取二極管被正向偏置，所以讀出電流Is沿著位線BL～磁隧道接合部MTJ～存取二極管MD～RWL(接地電壓Vss)這樣的路徑流過，能進(jìn)行數(shù)據(jù)讀出。
具體地說，通過放大由讀出電流Is在位線BL中產(chǎn)生的電壓變化，能進(jìn)行磁隧道接合部MTJ中存儲(chǔ)的數(shù)據(jù)的讀出。
另外，如圖26所示，由于位線BL和磁隧道接合部MTJ之間的距離比寫入字線WWL和磁隧道接合部MTJ之間的距離小，所以在流過同一電流量的情況下，由流過位線BL的數(shù)據(jù)寫入電流產(chǎn)生的磁場比由流過寫入字線WWL的數(shù)據(jù)寫入電流產(chǎn)生的磁場大。
因此，為了將強(qiáng)度大致相同的數(shù)據(jù)寫入磁場供給磁隧道接合部MTJ，有必要使比流過位線BL的大的數(shù)據(jù)寫入電流流過字線WWL。位線BL和寫入字線WWL為了使電阻值小而字金屬布線層中形成。可是，如果流過布線的電流密度過大，有時(shí)會(huì)發(fā)生由電遷移現(xiàn)象引起的斷線或布線間短路，有礙于工作的可靠性。因此，希望抑制流過數(shù)據(jù)寫入電流的布線的電流密度。
因此，在圖25所示的將MTJ存儲(chǔ)單元MCD配置在半導(dǎo)體基板上的情況下，通過使寫入字線WWL的斷面積比靠近磁隧道接合部MTJ的位線BL的大，抑制需要流過大的數(shù)據(jù)寫入電流的寫入字線WWL的電流密度，能提高M(jìn)RAM裝置的可靠性。
另外，增大與磁隧道接合部MTJ的距離，用耐電遷移性能高的材料形成有必要流過更大的數(shù)據(jù)寫入電流的金屬布線(在圖26中為寫入字線WWL)，具有提高可靠性的效果。例如，在用鋁合金(Al合金)形成其他金屬布線的情況下，用銅(Cu)形成需要考慮耐電遷移性能餓金屬布線即可。
圖28是表示將MTJ存儲(chǔ)單元MCD配置成行列狀的存儲(chǔ)陣列的結(jié)構(gòu)的示意圖。
參照?qǐng)D28，通過將MTJ存儲(chǔ)單元呈行列狀地配置在半導(dǎo)體基板上，能實(shí)現(xiàn)高集成化的MRAM裝置。在圖28中，示出了將MTJ存儲(chǔ)單元MCD配置成n行×m列的情況。
已經(jīng)說明過，有必要對(duì)各MTJ存儲(chǔ)單元MCD配置位線BL、寫入字線WWL及讀出字線RWL。因此，對(duì)應(yīng)于配置成行列狀的n×m個(gè)MTJ存儲(chǔ)單元，有必要配置n條寫入字線WWL1～WWLn及讀出字線RWL1～RWLn、以及m條位線BL1～B1m。
在圖29中示出了由共有寫入字線WWL、配置成行列狀的MTJ存儲(chǔ)單元形成的存儲(chǔ)陣列的結(jié)構(gòu)。
參照?qǐng)D29，對(duì)應(yīng)于具有圖25所示的結(jié)構(gòu)的MTJ存儲(chǔ)單元MCD的讀出字線RWL及寫入字線WWL沿著行的方向配置，但寫入字線WWL在相鄰的存儲(chǔ)單元之間共有。
例如，與讀出字線RWL1耦合的MTJ存儲(chǔ)單元和與讀出字線RWL2耦合的MTJ存儲(chǔ)單元共有寫入字線WWL1。
這樣，由于共有寫入字線WWL，所以能減少全部存儲(chǔ)陣列的寫入字線WWL的配置條數(shù)。因此，能使存儲(chǔ)陣列中的MTJ存儲(chǔ)單元的配置高集成化，能謀求減少芯片面積。
另外，這樣通過減少寫入字線WWL的配置條數(shù)，在圖26所示的金屬布線層M1中能確保寫入字線WWL的布線間距。因此，能容易地?cái)U(kuò)大寫入字線WWL的布線寬度。因此，能容易地將寫入字線WWL的斷面積設(shè)定得比靠近磁隧道接合部MTJ的位線BL大。其結(jié)果，能容易地謀求抑制電遷移的發(fā)生，提高M(jìn)RAM裝置的可靠性。另外，也可以在實(shí)施例1至3中將實(shí)施例4的MTJ存儲(chǔ)單元MCD作為存儲(chǔ)陣列IO中配置的存儲(chǔ)單元MC用。
這樣的布線的共有方法也能適用于現(xiàn)有技術(shù)中說明的圖90所示結(jié)構(gòu)的MTJ存儲(chǔ)單元。
圖30中示出了MTJ存儲(chǔ)單元的實(shí)施例4的變形例的配置情況。
在圖30中，示出了具有圖90所示的結(jié)構(gòu)的MTJ存儲(chǔ)單元MCD’集成配置的存儲(chǔ)陣列。
參照?qǐng)D30，在實(shí)施例4的變形例中，在呈行列狀配置的MTJ存儲(chǔ)單元中，沿列方向相鄰的存儲(chǔ)單元MCD’共有同一條字線WL。例如，屬于第一存儲(chǔ)單元行的存儲(chǔ)單元MCD’和屬于第二存儲(chǔ)單元行的存儲(chǔ)單元MCD’共有同一條字線WL1。
利用這樣的結(jié)構(gòu)，能減少全部存儲(chǔ)陣列的字線WL的條數(shù)，使MTJ存儲(chǔ)單元高集成化，能謀求減少芯片面積。
再參照?qǐng)D91，在圖90所示的MTJ存儲(chǔ)單元中，字線WL和磁隧道接合部MTJ之間的距離比位線BL和磁隧道接合部MTJ之間的距離大，所以需要在字線WL中流過較大的數(shù)據(jù)寫入電流。因此，在這樣的MTJ存儲(chǔ)單元中，雖然謀求降低字線WL的電流密度，但確保工作的可靠性是重要的。
在實(shí)施例4的變形例中，由于能容易地確保需要流過較大的數(shù)據(jù)寫入電流的字線WL的布線間距，所以能抑制字線的電流密度，謀求提高M(jìn)RAM裝置的可靠性。另外，與在實(shí)施例4中說明的一樣，通過將需要流過較大的數(shù)據(jù)寫入電流的布線的材質(zhì)選定為耐電遷移性能高的材質(zhì)，能使MRAM裝置的工作可靠性更高。
以下在實(shí)施例5中，以沿著互不相同的方向配置讀出字線RWL及寫入字線WWL的結(jié)構(gòu)為前提，說明存儲(chǔ)陣列的高集成化。
參照?qǐng)D31，在本發(fā)明的實(shí)施例5的MRAM裝置2中，在存儲(chǔ)陣列10中，分別沿著行方向及列方向配置讀出字線RWL及寫入字線WWL。
與此相對(duì)應(yīng)，位線被分割成讀出位線RBL及寫入位線WBL，在存儲(chǔ)陣列10中，沿列方向及行方向分別配置。
因此，MRAM裝置2不同的地方在于與圖1所示的MRAM裝置1相比較，字線驅(qū)動(dòng)器30被分割成讀出字線驅(qū)動(dòng)器30r及寫入字線驅(qū)動(dòng)器30w。
另外，關(guān)于讀出/寫入控制電路50、60，也在存儲(chǔ)陣列10中分割地配置沿行方向相鄰配置的寫入控制電路50w、60w及讀出控制電路50r。
除此以外的部分的結(jié)構(gòu)及工作情況與MRAM1相同，詳細(xì)說明從略。
參照?qǐng)D32，在實(shí)施例5的MTJ存儲(chǔ)單元中，對(duì)應(yīng)于具有磁隧道接合部MTJ及存取晶體管ATR的MTJ存儲(chǔ)單元，設(shè)置讀出字線RWL、寫入字線WWL、寫入位線WBL及讀出位線RBL。在存取晶體管ATR中，代表性地采用在半導(dǎo)體基板SUB上形成的場效應(yīng)晶體管即MOS晶體管。
存取晶體管ATR的柵極與讀出字線RWL耦合。如果讀出字線RWL被激活到選擇狀態(tài)(高電平電源電壓Vcc)，則存取晶體管ATR導(dǎo)通，形成包括磁隧道接合部MTJ的電流路徑。另一方面，在讀出字線RWL未被激活而呈非選擇狀態(tài)(低電平接地電壓Vss)的情況下，由于存取晶體管ATR被阻斷，所以不形成包括磁隧道接合部MTJ的電流路徑。
寫入字線WWL及寫入位線WBL與磁隧道接合部MTJ接近地互相沿正交的方向配置。
這樣，由于讀出字線RWL和寫入字線WWL互相沿正交的方向配置，所以能將讀出字線驅(qū)動(dòng)器30r和寫入字線驅(qū)動(dòng)器30w分割配置。
另外，由于寫入字線WWL不與MTJ存儲(chǔ)單元的其他部位耦合，而能獨(dú)立地配置，所以能優(yōu)先地配置得有利于提高與磁隧道接合部MTJ之間的磁耦合。因此，能抑制流過寫入字線WWL的數(shù)據(jù)寫入電流Ip。
由于數(shù)據(jù)讀出時(shí)及數(shù)據(jù)寫入時(shí)能分別獨(dú)立地控制讀出字線RWL及寫入字線WWL的激活，所以它們的驅(qū)動(dòng)器能作為本來獨(dú)立的部件設(shè)計(jì)。因此，能將寫入字線驅(qū)動(dòng)器30w和讀出字線驅(qū)動(dòng)器30r分割開而小型化，能分別配置在與存儲(chǔ)陣列10相鄰的不同的區(qū)域，所以能提高設(shè)計(jì)的自由度，能減少布局面積即MRAM裝置的芯片面積。
磁隧道接合部MTJ將讀出字線RWL和存取晶體管ATR之間導(dǎo)電性地耦合起來。因此，數(shù)據(jù)讀出時(shí)，通過將不需要流過電流的寫入位線WBL的電壓電平設(shè)定為接地電壓Vss，響應(yīng)存取晶體管ATR的導(dǎo)通，形成讀出位線RBL～磁隧道接合部MTJ～存取晶體管ATR～寫入位線WBL(接地電壓Vss)的電流路徑。由于讀出電流Is流過該電流路徑，所以在讀出位線RBL中發(fā)生與磁隧道接合部MTJ中的存儲(chǔ)數(shù)據(jù)的電平對(duì)應(yīng)的電壓變化，能讀出存儲(chǔ)數(shù)據(jù)。
數(shù)據(jù)寫入時(shí)，數(shù)據(jù)寫入電流分別流過寫入字線WWL及寫入位線WBL，由于由這些數(shù)據(jù)寫入電流分別產(chǎn)生的磁場之和達(dá)到一定磁場強(qiáng)度即超過圖86所示的星狀特性曲線的區(qū)域，所以存儲(chǔ)數(shù)據(jù)能被寫入磁隧道接合部MTJ中。
其次，用圖33說明對(duì)實(shí)施例5的MTJ存儲(chǔ)單元進(jìn)行的數(shù)據(jù)寫入及數(shù)據(jù)讀出。
首先，說明數(shù)據(jù)寫入時(shí)的工作。
寫入字線驅(qū)動(dòng)器30w根據(jù)列譯碼器25的列選擇結(jié)果，將對(duì)應(yīng)于選擇列的寫入字線WWL的電壓驅(qū)動(dòng)成選擇狀態(tài)(高電平)。在非選擇列中，寫入字線WWL的電壓電平維持非選擇狀態(tài)(低電平)。利用字線電流控制電路40，各寫入字線WWL與接地電壓Vss耦合，所以在選擇列中數(shù)據(jù)寫入電流Ip流過寫入字線WWL。
讀出字線RWL在數(shù)據(jù)寫入時(shí)維持非選擇狀態(tài)(低電平)。在數(shù)據(jù)寫入時(shí)，讀出控制電路50r不供給讀出電流Is，將讀出字線RWL預(yù)充電到高電壓狀態(tài)(Vcc)。另外存取晶體管ATR維持阻斷狀態(tài)，所以數(shù)據(jù)寫入時(shí)電流不流過讀出位線RBL。
寫入控制電路50w及60w通過控制存儲(chǔ)陣列10的兩端的寫入位線WBL的電壓，生成與寫入數(shù)據(jù)DIN的電平對(duì)應(yīng)的方向的數(shù)據(jù)寫入電流。
例如，在寫入存儲(chǔ)數(shù)據(jù)“1”的情況下，將寫入控制電路60w一側(cè)的位線電壓設(shè)定在高電壓狀態(tài)(電源電壓Vcc)，將相反一側(cè)的寫入控制電路50w一側(cè)的位線電壓設(shè)定在低電壓狀態(tài)(接地電壓Vss)。因此，數(shù)據(jù)寫入電流+Iw從寫入控制電路60w向50w方向流過寫入位線WBL。
另一方面，在寫入存儲(chǔ)數(shù)據(jù)“0”的情況下，將寫入控制電路50w一側(cè)及60w一側(cè)的位線電壓分別設(shè)定在高電壓狀態(tài)及低電壓狀態(tài)，數(shù)據(jù)寫入電流-Iw從寫入控制電路50w向60w方向流過寫入位線WBL。這時(shí)，根據(jù)行譯碼器20的行選擇結(jié)果，數(shù)據(jù)寫入電流±Iw有選擇地流過對(duì)應(yīng)于選擇行的寫入位線WBL。
這樣，通過設(shè)定數(shù)據(jù)寫入電流Ip及±Iw的方向，在數(shù)據(jù)寫入時(shí)，根據(jù)寫入的存儲(chǔ)數(shù)據(jù)電平“1”、“0”，選擇逆向的數(shù)據(jù)寫入電流+Iw及-Iw兩者中的一者，能與數(shù)據(jù)電平無關(guān)地將寫入字線WWL的數(shù)據(jù)寫入電流Ip固定在一定方向。因此，由于能使流過寫入字線WWL的數(shù)據(jù)寫入電流Ip的方向經(jīng)常一定，所以如前面所述，能簡化字線電流控制電路40的結(jié)構(gòu)。
其次說明數(shù)據(jù)讀出工作。
數(shù)據(jù)讀出時(shí)，寫入字線WWL維持非選擇狀態(tài)(低電平)，其電壓電平由字線電流控制電路40固定在接地電壓Vss。數(shù)據(jù)讀出時(shí)，寫入控制電路50w及60w停止向?qū)懭胛痪€WBL供給數(shù)據(jù)寫入電流，同時(shí)將寫入位線WBL設(shè)定在接地電壓。
另一方面，讀出字線驅(qū)動(dòng)器30r根據(jù)行譯碼器20的行選擇結(jié)果，將對(duì)應(yīng)于選擇行的讀出字線RWL驅(qū)動(dòng)到選擇狀態(tài)(高電平)。在非選擇行中，讀出字線RWL的電壓電平維持在非選擇狀態(tài)(低電平)。讀出控制電路50r在數(shù)據(jù)讀出時(shí)，將進(jìn)行數(shù)據(jù)讀出用的一定量的讀出電流Is供給選擇列的讀出位線RBL。由于讀出位線RBL在數(shù)據(jù)讀出前被預(yù)充電到高電壓狀態(tài)(Vcc)，所以通過響應(yīng)讀出字線RWL的激活的存取晶體管ATR的導(dǎo)通，在MTJ存儲(chǔ)單元內(nèi)形成讀出電流Is的電流路徑，在讀出位線RBL中發(fā)生對(duì)應(yīng)于存儲(chǔ)數(shù)據(jù)的電壓變化(下降)。
在圖33中，作為一例，在存儲(chǔ)數(shù)據(jù)電平為“1”的情況下，假定固定磁性層FL和自由磁性層VL中的磁場方向相同，則在存儲(chǔ)數(shù)據(jù)為“1”的情況下，讀出位線RBL的電壓變化ΔV1小，在存儲(chǔ)數(shù)據(jù)為“0”的情況下，讀出位線RBL的電壓變化ΔV2比ΔV1大。通過檢測這些電壓降ΔV1及ΔV2的差，能讀出MTJ存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)。
另外，在讀出位線RBL中，由于使數(shù)據(jù)讀出所備有的預(yù)充電電壓和數(shù)據(jù)寫入時(shí)的設(shè)定電壓與同一電源電壓Vcc一致，所以能使數(shù)據(jù)讀出開始時(shí)的預(yù)充電工作效率高，謀求數(shù)據(jù)讀出工作的高速化。另外，在使讀出位線RBL的預(yù)充電電壓為接地電壓Vss的情況下，也使數(shù)據(jù)寫入時(shí)的設(shè)定電壓為接地電壓Vss即可。
同樣，關(guān)于數(shù)據(jù)讀出時(shí)需要設(shè)定為接地電壓Vss的寫入位線WBL，也通過使數(shù)據(jù)寫入結(jié)束后的設(shè)定電壓與接地電壓Vss一致，能謀求數(shù)據(jù)讀出工作的高速化。
參照?qǐng)D34，在實(shí)施例5的MTJ存儲(chǔ)單元中，在半導(dǎo)體基板SUB上的p型區(qū)域中形成存取晶體管ATR。在第一金屬布線層M1中形成寫入位線WBL，與存取晶體管ATR的源/漏區(qū)中的一者110導(dǎo)電性地耦合。另一個(gè)源/漏區(qū)120經(jīng)由設(shè)置在第一金屬布線層M1中的金屬布線、勢(shì)壘金屬140及接觸孔中形成的金屬膜150，與磁隧道接合部MTJ導(dǎo)電性地耦合。
讀出位線RBL設(shè)置在第三金屬布線層M3上，以便與磁隧道接合部MTJ導(dǎo)電性地耦合。寫入字線WWL不與MTJ存儲(chǔ)單元的其他部位耦合，能獨(dú)立地配置，所以能自由地配置，以便能提高與磁隧道接合部MTJ之間的磁耦合。
由于這樣構(gòu)成，所以對(duì)于MTJ存儲(chǔ)單元來說，能使讀出字線RWL和寫入字線WWL互相沿正交的方向配置，獨(dú)立地配置分別對(duì)應(yīng)于讀出字線RWL及寫入字線WWL的讀出字線驅(qū)動(dòng)器30r及寫入字線驅(qū)動(dòng)器30w，能提高設(shè)計(jì)的自由度。另外，能防止數(shù)據(jù)讀出時(shí)的字線驅(qū)動(dòng)電流過大，防止發(fā)生不必要的磁噪聲。
參照?qǐng)D35，在實(shí)施例5的存儲(chǔ)單元10中，具有圖32所示結(jié)構(gòu)的存儲(chǔ)單元MC呈行列狀配置。讀出字線RWL及寫入字線WWL分別沿行方向及列方向配置，讀出位線RBL及寫入位線WBL分別沿列方向及行方向配置。關(guān)于讀出位線及寫入位線也一樣，在總括地表示的情況下，分別使用符號(hào)RBL及WBL，在表示特定的讀出位線及寫入位線的情況下，在這些符號(hào)上加字。
字線電流控制電路40使各寫入字線WWL與接地電壓Vss耦合。因此，能象圖33所示那樣控制數(shù)據(jù)讀出時(shí)及數(shù)據(jù)寫入時(shí)的寫入字線WWL的電壓及電流。
沿行方向相鄰的存儲(chǔ)單元共有讀出位線RBL。另外，沿列方向相鄰的存儲(chǔ)單元共有寫入位線WBL。
例如，屬于第一及第二存儲(chǔ)單元列的存儲(chǔ)單元群共有同一讀出位線RBL1，屬于第三及第四存儲(chǔ)單元列的存儲(chǔ)單元群共有同一讀出位線RBL2。另外，屬于第二及第三存儲(chǔ)單元行的存儲(chǔ)單元群共有同一寫入位線WBL2。對(duì)于以后的存儲(chǔ)單元行及存儲(chǔ)單元列，讀出位線RBL及寫入位線WBL也同樣配置。
對(duì)應(yīng)于同一讀出位線RBL或?qū)懭胛痪€WBL，如果多個(gè)存儲(chǔ)單元MC成為數(shù)據(jù)讀出或數(shù)據(jù)寫入的對(duì)象，則發(fā)生數(shù)據(jù)沖突，所以存儲(chǔ)單元MC交替地配置。
由于這樣構(gòu)成，所以能緩和存儲(chǔ)陣列10中的讀出位線RBL及寫入位線WBL的布線間距。其結(jié)果，能有效地配置存儲(chǔ)單元MC，使存儲(chǔ)陣列10高集成化，能減少M(fèi)RAM裝置的芯片面積。
其次，說明流過讀出電流Is及數(shù)據(jù)寫入電流±Iw用的外圍電路的結(jié)構(gòu)。
利用設(shè)置在各條讀出位線RBL中的讀出列選擇線RCSL及讀出列選擇門RCSG，進(jìn)行關(guān)于數(shù)據(jù)讀出的列選擇。在圖35中，具有代表性地示出了對(duì)應(yīng)于讀出位線RBL1及RBL2設(shè)置的讀出列選擇線RCSL1、RCSL2及讀出列選擇門RCSG1、RCSG2。
數(shù)據(jù)讀出時(shí)，列譯碼器25根據(jù)列選擇結(jié)果，將多條讀出列選擇線RCSL中的一條激活到選擇狀態(tài)(高電平)。
讀出列選擇門RCSG根據(jù)對(duì)應(yīng)的讀出列選擇線RCSL的電壓，將讀出數(shù)據(jù)線RDL和對(duì)應(yīng)的讀出位線RBL連接起來。由數(shù)據(jù)讀出電路55e將讀出電流Is供給讀出數(shù)據(jù)線RDL。
參照?qǐng)D36，數(shù)據(jù)讀出電路55e與圖15所示的數(shù)據(jù)讀出電路55d相比較，不同點(diǎn)在于將讀出電流Is只供給結(jié)點(diǎn)Nr1。與此相對(duì)應(yīng)，能省略圖15所示的晶體管164，參照電壓Vrr只輸入晶體管163的柵極。
數(shù)據(jù)讀出電路55e將由讀出電流Is產(chǎn)生的電壓降與成為基準(zhǔn)的電壓降ΔVr進(jìn)行比較，檢測讀出數(shù)據(jù)DOUT的電平。假設(shè)讀出高電平數(shù)據(jù)時(shí)的數(shù)據(jù)線的電壓降為ΔVh，讀出低電平數(shù)據(jù)時(shí)的數(shù)據(jù)線的電壓降為ΔV1，則將ΔVr設(shè)定為ΔVh和ΔV1的中間值。
因此，在數(shù)據(jù)讀出電路55e中，設(shè)定電阻167的電阻值，以便使結(jié)點(diǎn)Ns2的電壓電平為(Vcc-ΔVr)。
再參照?qǐng)D35，通過讀出列選擇門RCSG，有選擇地將讀出電流Is供給對(duì)應(yīng)于列選擇結(jié)果的讀出位線RBL。
讀出字線驅(qū)動(dòng)器30t根據(jù)行選擇結(jié)果，有選擇地將讀出字線RWL激活。因此，能使讀出電流Is流過對(duì)應(yīng)于所選擇的存儲(chǔ)單元行的MTJ存儲(chǔ)單元。
另一方面，根據(jù)選擇結(jié)果由讀出字線驅(qū)動(dòng)器30w有選擇地將寫入字線WWL激活，進(jìn)行數(shù)據(jù)寫入的列的選擇。在字線電流控制電路40中，各寫入字線WWL與接地電壓Vss耦合。
寫入位線WBL沿著與寫入字線WWL正交的方向，對(duì)應(yīng)于存儲(chǔ)單元行設(shè)置。因此，由設(shè)置在各寫入位線WBL上的寫入行選擇線及寫入行選擇門進(jìn)行數(shù)據(jù)寫入的行的選擇。
在圖35中，具有代表性地示出了對(duì)應(yīng)于寫入位線WBL1及WBL2設(shè)置的寫入行選擇線WRSL1、WRSL2及寫入行選擇門WRSG1、WRSG2。以下，在綜括地表記寫入行選擇線及寫入行選擇門的情況下，分別使用符號(hào)WRSL及WRSG。
寫入行選擇門WRSG將對(duì)應(yīng)的寫入位線WBL和寫入數(shù)據(jù)線WDL之間導(dǎo)電性地耦合起來，根據(jù)對(duì)應(yīng)的寫入行選擇線WRSL的電壓大小進(jìn)行通/斷。
讀出/寫入控制電路60包括對(duì)應(yīng)于寫入位線WBL分別配置的位線電流控制晶體管。在圖35中，具有代表性地示出了對(duì)應(yīng)于寫入位線WBL1、WBL2分別設(shè)置在位線電流控制晶體管63-1、63-2。以下，在統(tǒng)稱這些位線電流控制晶體管的情況下，使用符號(hào)63。
位線電流控制晶體管63被導(dǎo)電性地耦合在對(duì)應(yīng)的寫入位線WBL和數(shù)據(jù)線/WDL之間，根據(jù)對(duì)應(yīng)的寫入行選擇線WRSL的電壓大小而通/斷。
根據(jù)圖7所示的數(shù)據(jù)寫入電流51b，將數(shù)據(jù)寫入電流±Iw供給寫入數(shù)據(jù)線WDL及/WDL。因此，根據(jù)行譯碼器20的行選擇結(jié)果，能使數(shù)據(jù)寫入電流±Iw流過與所選擇的存儲(chǔ)單元行對(duì)應(yīng)的寫入位線WBL。
讀出/寫入控制電路60還包括對(duì)應(yīng)于讀出位線RBL分別配置的預(yù)充電晶體管；以及對(duì)應(yīng)于寫入位線WBL配置的寫入位線電壓控制晶體管。
在圖35中，具有代表性地示出了對(duì)應(yīng)于讀出位線RBL1、RBL2分別設(shè)置的預(yù)充電晶體管64-1、64-2；以及對(duì)應(yīng)于寫入位線WBL1、WBL2分別設(shè)置的寫入位線電壓控制晶體管65-1、65-2。以下，在統(tǒng)稱這些多個(gè)寫入位線電壓控制晶體管的情況下，使用符號(hào)65。
各個(gè)寫入位線電壓控制晶體管65在數(shù)據(jù)讀出時(shí)，為了確保讀出電流Is的電流路徑，將對(duì)應(yīng)的讀出位線WBL與接地電壓Vss耦合起來。除了數(shù)據(jù)讀出時(shí)以外，各寫入位線電壓控制晶體管65被阻斷，各寫入位線WBL與接地電壓Vss斷開。預(yù)充電晶體管64的工作與用圖2說明的相同，其說明從略。
由于這樣構(gòu)成，所以在數(shù)據(jù)寫入時(shí)能使數(shù)據(jù)寫入電流±Iw流過寫入數(shù)據(jù)線WDL～寫入行選擇門WRSG～寫入位線WBL～位線電流控制晶體管63～寫入數(shù)據(jù)線/WDL這樣的路徑。另外，數(shù)據(jù)寫入電流±Iw的方向與實(shí)施例1的寫入數(shù)據(jù)總線WDB、/WDB相同，能通過設(shè)定寫入數(shù)據(jù)線WDL、/WDL的電壓進(jìn)行控制。因此，與實(shí)施例1一樣，能簡單地構(gòu)成與數(shù)據(jù)寫入相關(guān)的外圍電路、即寫入控制電路50w、60w。
這樣，即使在使讀出字線RWL和寫入字線WWL正交配置、而且在相鄰的存儲(chǔ)單元之間共有寫入位線WBL及讀出位線RBL的結(jié)構(gòu)中，也能進(jìn)行圖33所示的數(shù)據(jù)寫入及數(shù)據(jù)讀出。
由于這樣構(gòu)成，所以能緩和存儲(chǔ)陣列10中的寫入位線WBL及讀出位線RBL的布線間距。其結(jié)果，能有效地配置存儲(chǔ)單元MC，使存儲(chǔ)陣列10高集成化，減少M(fèi)RAM裝置的芯片面積。
另外，由于寫入位線WBL的布線間距的緩和，所以能確保寫入位線WBL的布線寬度更寬。因此，還能產(chǎn)生下述效果。
已經(jīng)說明過，數(shù)據(jù)寫入時(shí)有必要使數(shù)據(jù)寫入電流流過寫入位線WBL及寫入字線WWL兩者。
如圖34所示，在實(shí)施例5的MTJ存儲(chǔ)單元結(jié)構(gòu)中，沿高度方向的寫入位線WBL和磁隧道接合部MTJ之間的距離比寫入字線WWL和磁隧道接合部MTJ之間的距離大。因此，數(shù)據(jù)寫入時(shí)需要有更大的電流流過與磁隧道接合部MTJ之間的距離大的寫入位線WBL。
可是，寫入位線WBL由于在相鄰的存儲(chǔ)單元列之間共有，所以能用兩行存儲(chǔ)單元行的配置空間配置寫入位線WBL。因此，各寫入位線WBL的配置寬度較寬，至少能確保比寫入字線WWL寬的配線幅度即大的斷面積，能抑制電流密度。
這樣，由于構(gòu)成在相鄰的存儲(chǔ)單元之間共有流過數(shù)據(jù)寫入電流的布線中在結(jié)構(gòu)上比到磁隧道接合部MTJ的距離大的一者的結(jié)構(gòu)，所以能提高M(jìn)RAM裝置的可靠性。
另外，利用耐電遷移性能高的材料形成與磁隧道接合部MTJ之間的距離大的金屬布線(圖34中的寫入位線WBL)也具有提高可靠性的效果。例如，在用鋁合金(Al合金)的情況下，利用銅(Cu)形成需要考慮耐電遷移性能的金屬布線即可。
參照?qǐng)D37，在實(shí)施例5的變形例1的存儲(chǔ)陣列中，相鄰的存儲(chǔ)單元共有同一條寫入字線WWL。例如，屬于第一及第二存儲(chǔ)單元列的存儲(chǔ)單元群共有一條寫入字線WWL1。對(duì)于以后的存儲(chǔ)單元列來說，也同樣配置寫入字線WWL.。
這里，為了正常地進(jìn)行數(shù)據(jù)寫入，必要的是不存在配置在同一條寫入字線WWL及同一條寫入位線WBL的交點(diǎn)上的多個(gè)存儲(chǔ)單元MC。因此，存儲(chǔ)單元MC交替地配置。
對(duì)讀出位線RBL及寫入位線WBL進(jìn)行與數(shù)據(jù)寫入及數(shù)據(jù)讀出有關(guān)的外圍電路的結(jié)構(gòu)、以及數(shù)據(jù)寫入及數(shù)據(jù)讀出時(shí)的各存儲(chǔ)單元的工作情況與實(shí)施例5相同，其詳細(xì)說明從略。
由于這樣構(gòu)成，所以能緩和存儲(chǔ)陣列10中的寫入位線WBL的布線間距。其結(jié)果，能有效地配置存儲(chǔ)單元MC，使存儲(chǔ)陣列10高集成化，減少M(fèi)RAM裝置的芯片面積。
參照?qǐng)D38，在實(shí)施例5的變形例2的存儲(chǔ)陣列中，與實(shí)施例5的變形例1的結(jié)構(gòu)相比較，隨著沿列方向相鄰的存儲(chǔ)單元的不同，還共有同一條讀出字線RWL。例如，屬于第一及第二存儲(chǔ)單元行的存儲(chǔ)單元群共有同一條讀出字線RWL1。對(duì)于以后的存儲(chǔ)單元行來說，也同樣配置讀出字線RWL。
這里，為了正常地進(jìn)行數(shù)據(jù)讀出及數(shù)據(jù)寫入，由一條讀出字線RWL或?qū)懭胱志€WWL選擇的多個(gè)存儲(chǔ)單元MC必須不同時(shí)與同一條讀出位線RBL或?qū)懭胛痪€WBL耦合。因此，讀出位線RBL及寫入位線WBL分別沿各存儲(chǔ)單元列及各存儲(chǔ)單元行配置，另外，存儲(chǔ)單元MC交替地配置。
其他部分的結(jié)構(gòu)、以及數(shù)據(jù)讀出及數(shù)據(jù)寫入時(shí)的各存儲(chǔ)單元的工作情況與實(shí)施例5相同，其詳細(xì)說明從略。
由于這樣構(gòu)成，所以能緩和存儲(chǔ)陣列10中的讀出字線RWL及寫入位線WBL的布線間距。其結(jié)果，能有效地配置存儲(chǔ)單元MC，使存儲(chǔ)陣列10高集成化，減少M(fèi)RAM裝置的芯片面積。
參照?qǐng)D39，對(duì)于按照呈行列狀配置的實(shí)施例5構(gòu)成的存儲(chǔ)單元來說，在每個(gè)由相鄰的兩個(gè)存儲(chǔ)單元列形成的存儲(chǔ)單元列的組中，用對(duì)應(yīng)的兩條讀出位線RBL實(shí)現(xiàn)返回型位線結(jié)構(gòu)。例如，利用分別對(duì)應(yīng)于第一及第二存儲(chǔ)單元列的讀出位線RBL1及RBL2，能構(gòu)成讀出位線對(duì)。在此情況下，由于讀出位線RBL2與讀出位線RBL1相輔地設(shè)置，所以也表記為讀出位線/RBL1。
以下，將構(gòu)成各讀出位線對(duì)的讀出位線中與奇數(shù)存儲(chǔ)單元列對(duì)應(yīng)的每一條讀出位線、以及與偶數(shù)存儲(chǔ)單元列對(duì)應(yīng)的另外的每一條讀出位線分別統(tǒng)稱為讀出位線RBL及/RBL。
對(duì)每一讀出位線對(duì)、即每一存儲(chǔ)單元列的組設(shè)置讀出列選擇線。因此，與同一組對(duì)應(yīng)的兩個(gè)讀出列選擇門RCSG響應(yīng)公用的讀出列選擇線RCSL而通/斷。
例如，對(duì)應(yīng)于第一及第二存儲(chǔ)單元列的讀出列選擇門RCSG1及RCSG2隨著公用的讀出列選擇線RCSL1而工作。對(duì)應(yīng)于奇數(shù)列的讀出位線RBL設(shè)置的讀出列選擇門RCSG1、RCSG3、…被導(dǎo)電性地耦合在對(duì)應(yīng)的讀出位線RBL和讀出數(shù)據(jù)線RDL之間。另一方面，對(duì)應(yīng)于偶數(shù)列的讀出位線/RBL設(shè)置的讀出列選擇門RCSG2、RCSG4、…被導(dǎo)電性地耦合在對(duì)應(yīng)的讀出位線/RBL和讀出數(shù)據(jù)線/RDL之間。
響應(yīng)根據(jù)列選擇結(jié)果被激活的讀出列選擇線RCSL，對(duì)應(yīng)的兩個(gè)讀出列選擇門RCSG導(dǎo)通。其結(jié)果，構(gòu)成對(duì)應(yīng)于所選擇的存儲(chǔ)單元列的讀出位線對(duì)的讀出位線RBL及/RBL導(dǎo)電性地與構(gòu)成讀出數(shù)據(jù)線對(duì)的讀出數(shù)據(jù)線RDL及/RDL耦合。
另外，對(duì)應(yīng)于各條讀出位線RBL及/RBL，配置與用圖35說明的相同的預(yù)充電晶體管64。已經(jīng)說明過，在數(shù)據(jù)讀出時(shí)，預(yù)充電晶體管64被阻斷。
其結(jié)果，由數(shù)據(jù)讀出電路55d供給的讀出電流Is通過讀出數(shù)據(jù)線RDL及/RDL流過與所選擇的存儲(chǔ)單元列對(duì)應(yīng)的各條讀出位線RBL及/RBL。數(shù)據(jù)讀出電路55d已經(jīng)示于圖15中，所以不重復(fù)說明。
因此，用能有選擇地與讀出位線RBL及/RBL中的各一者耦合的與實(shí)施例1同樣的空存儲(chǔ)單元DMC進(jìn)行數(shù)據(jù)讀出。因此，基于所謂的返回型位線結(jié)構(gòu)，能確保數(shù)據(jù)讀出的容限。
同樣，在每個(gè)由相鄰的兩個(gè)存儲(chǔ)單元行形成的存儲(chǔ)單元行的組中，用對(duì)應(yīng)的兩條寫入位線WBL實(shí)現(xiàn)返回型位線結(jié)構(gòu)。例如，利用分別對(duì)應(yīng)于第一及第二存儲(chǔ)單元行的寫入位線WBL1及WBL2，能構(gòu)成寫入位線對(duì)。在此情況下，由于寫入位線WBL2與寫入位線WBL1相輔地設(shè)置，所以也表記為寫入位線/WBL1。
對(duì)于以下的存儲(chǔ)單元列也一樣，配置各讀出位線RBL及寫入位線WBL，以便在各存儲(chǔ)單元列及行的組中構(gòu)成寫入位線對(duì)及讀出位線對(duì)。
將構(gòu)成各寫入位線對(duì)的寫入位線中與奇數(shù)存儲(chǔ)單元行對(duì)應(yīng)的每一條寫入位線、以及與偶數(shù)存儲(chǔ)單元列對(duì)應(yīng)的另外的每一條寫入位線分別統(tǒng)稱為寫入位線WBL及/WBL。因此，能基于所謂的返回型位線結(jié)構(gòu)，進(jìn)行數(shù)據(jù)寫入。
對(duì)每一寫入位線對(duì)、即每一存儲(chǔ)單元行的組設(shè)置寫入行選擇線WRSL。因此，與同一組對(duì)應(yīng)的兩個(gè)寫入行選擇門WCSG響應(yīng)公用的寫入行選擇線WCSL而通/斷。
例如，對(duì)應(yīng)于第一及第二存儲(chǔ)單元行的寫入行選擇門WRSG1及WRSG2隨著公用的寫入行選擇線WRSL1而工作。
對(duì)應(yīng)于奇數(shù)行的寫入位線WBL設(shè)置的寫入行選擇門WRSG1、WRSG3、…被導(dǎo)電性地耦合在對(duì)應(yīng)的寫入位線WBL和寫入數(shù)據(jù)線WDL之間。另一方面，對(duì)應(yīng)于偶數(shù)列的寫入位線/WBL設(shè)置的寫入行選擇門WRSG2、WRSG4、…被導(dǎo)電性地耦合在對(duì)應(yīng)的寫入位線/WBL和寫入數(shù)據(jù)線/WDL之間。
響應(yīng)根據(jù)行選擇結(jié)果被激活的寫入行選擇線WRSL，對(duì)應(yīng)的兩個(gè)寫入行選擇門WRSG導(dǎo)通。其結(jié)果，構(gòu)成對(duì)應(yīng)于所選擇的存儲(chǔ)單元行的寫入位線對(duì)的寫入位線WBL及/WBL導(dǎo)電性地分別與構(gòu)成寫入數(shù)據(jù)線對(duì)的寫入數(shù)據(jù)線WDL及/WDL耦合。
另外，在各寫入位線對(duì)中，配置連接寫入位線WBL及/WBL用的補(bǔ)償晶體管62，代替圖35所示的位線電流控制晶體管63。補(bǔ)償晶體管62例如響應(yīng)控制信號(hào)WE而工作，數(shù)據(jù)寫入時(shí)，使構(gòu)成同一寫入位線對(duì)的兩條位線之間短路。另外，對(duì)應(yīng)于各條寫入位線WBL及/WBL，配置與用圖35說明的相同的寫入位線電壓控制晶體管65。
與實(shí)施例1的寫入數(shù)據(jù)總線WDB及/WDB一樣，數(shù)據(jù)寫入電流±Iw被從數(shù)據(jù)寫入電流51b供給構(gòu)成寫入數(shù)據(jù)線對(duì)的寫入數(shù)據(jù)線WDL及/WDL。數(shù)據(jù)寫入電流51b的結(jié)構(gòu)及工作情況已示于圖7中，所以不重復(fù)說明。
其結(jié)果，與實(shí)施例1相同，在對(duì)應(yīng)于行選擇結(jié)果的寫入位線對(duì)中，利用由補(bǔ)償晶體管62返回的往復(fù)電流，能進(jìn)行數(shù)據(jù)寫入。
由于這樣構(gòu)成，所以所選擇的讀出位線對(duì)與數(shù)據(jù)讀出時(shí)的實(shí)施例1的位線對(duì)相同，流過讀出電流，進(jìn)行數(shù)據(jù)讀出。同樣，所選擇的寫入位線對(duì)通過對(duì)應(yīng)的補(bǔ)償晶體管62，與數(shù)據(jù)寫入時(shí)的實(shí)施例1的位線對(duì)同樣地流過數(shù)據(jù)寫入電流，進(jìn)行數(shù)據(jù)寫入。
因此，在能謀求減少芯片面積的實(shí)施例5的存儲(chǔ)單元被配置成行列狀的情況下，采用返回型位線結(jié)構(gòu)，能確保數(shù)據(jù)讀出及數(shù)據(jù)寫入的工作容限。
在實(shí)施例5的變形例4中，除了實(shí)施例5的變形例3所示的返回型位線結(jié)構(gòu)以外，還謀求相鄰存儲(chǔ)單元之間的寫入位線WBL的共有。
參照?qǐng)D40，在實(shí)施例5的變形例4的存儲(chǔ)陣列中，沿列方向相鄰的存儲(chǔ)單元共有同一寫入位線WBL。
讀出字線RWL被激活而進(jìn)行數(shù)據(jù)讀出時(shí)，由于各讀出位線RBL每隔一條與存儲(chǔ)單元列連接，所以每個(gè)由相鄰的兩個(gè)存儲(chǔ)單元列形成的存儲(chǔ)單元列的組形成讀出位線對(duì)，基于返回型位線結(jié)構(gòu)，能進(jìn)行與實(shí)施例5的變形例3同樣的數(shù)據(jù)讀出。
另一方面，在數(shù)據(jù)寫入時(shí)，由于共有寫入位線WBL，所以不能進(jìn)行基于返回型位線結(jié)構(gòu)的數(shù)據(jù)寫入。因此，在實(shí)施例5的變形例4中，與寫入位線WBL的選擇有關(guān)的外圍電路與圖35所示同樣地配置。因此，與實(shí)施例5的情況一樣，能用電路結(jié)構(gòu)簡單的數(shù)據(jù)寫入電路51b進(jìn)行數(shù)據(jù)寫入。
另外，雖然不能進(jìn)行基于返回型位線結(jié)構(gòu)的數(shù)據(jù)寫入，但能緩和存儲(chǔ)陣列10中的寫入位線WBL的布線間距。其結(jié)果，能進(jìn)一步謀求由存儲(chǔ)陣列10的高集成化實(shí)現(xiàn)的MRAM裝置的芯片面積的減少。還能謀求由寫入位線WBL的耐電遷移性能的提高實(shí)現(xiàn)的MRAM裝置的可靠性的提高。
另外，在圖40的結(jié)構(gòu)中，示出了數(shù)據(jù)寫入系統(tǒng)的信號(hào)布線中，相鄰的存儲(chǔ)單元之間共有寫入位線WBL的結(jié)構(gòu)，但也能用共有寫入字線WWL的結(jié)構(gòu)代替寫入位線WBL。但是，在此情況下，有必要在不能共有的各存儲(chǔ)單元行中配置寫入位線WBL。關(guān)于是否共有某種布線來緩和布線間距，考慮至磁隧道接合部MTJ的距離等結(jié)構(gòu)上的條件和設(shè)計(jì)情況等來確定即可。
在實(shí)施例5的變形例5中，除了實(shí)施例5的變形例3所示的返回型位線結(jié)構(gòu)以外，還謀求相鄰的存儲(chǔ)單元之間共有讀出字線RWL。
參照?qǐng)D41，在實(shí)施例5的變形例5的存儲(chǔ)陣列中，沿列方向相鄰的存儲(chǔ)單元共有同一條讀出字線RWL。
讀出/寫入控制電路60包括與實(shí)施例5的變形例3同樣配置的補(bǔ)償晶體管62、預(yù)充電晶體管64及寫入位線電壓控制晶體管65。
在寫入字線WWL被激活而進(jìn)行數(shù)據(jù)寫入時(shí)，由于各寫入位線WBL每隔一條與存儲(chǔ)單元列連接，所以每個(gè)由相鄰的兩個(gè)存儲(chǔ)單元行形成的存儲(chǔ)單元行的組形成寫入位線對(duì)。其結(jié)果，基于返回型位線結(jié)構(gòu)，能進(jìn)行與實(shí)施例5的變形例3同樣的數(shù)據(jù)寫入，具有同樣的效果。
另一方面，在多個(gè)存儲(chǔ)單元行之間共有的讀出字線RWL被激活而進(jìn)行數(shù)據(jù)讀出時(shí)，不能進(jìn)行基于返回型位線結(jié)構(gòu)的數(shù)據(jù)讀出。因此，在實(shí)施例5的變形例5中，與讀出位線RBL的選擇有關(guān)的外圍電路與圖35所示同樣地配置。
由于這樣構(gòu)成，所以雖然不能謀求確保返回型位線結(jié)構(gòu)的工作容限，但能緩和存儲(chǔ)陣列10中的讀出字線RWL的布線間距，能正常地進(jìn)行數(shù)據(jù)讀出。其結(jié)果，能謀求由存儲(chǔ)陣列10的高集成化實(shí)現(xiàn)的MRAM裝置的芯片面積的減少。
因此，采用實(shí)施例5的存儲(chǔ)單元，能實(shí)現(xiàn)以下兩個(gè)方面由基于返回型位線結(jié)構(gòu)的數(shù)據(jù)寫入來確保工作容限、簡化外圍電路及降低數(shù)據(jù)寫入噪聲；以及基于讀出字線RWL的共有化的存儲(chǔ)陣列10的高集成化。
另外，在圖41的結(jié)構(gòu)中，示出了數(shù)據(jù)讀出系統(tǒng)的信號(hào)布線中，相鄰的存儲(chǔ)單元之間共有讀出字線RWL的結(jié)構(gòu)，但也能用共有讀出位線RBL的結(jié)構(gòu)代替讀出字線RWL。但是，在此情況下，有必要在不能共有的各存儲(chǔ)單元行中配置讀出字線RWL。關(guān)于是否共有某種布線來緩和布線間距，考慮結(jié)構(gòu)上的條件和設(shè)計(jì)情況等來適當(dāng)?shù)卮_定即可。
參照?qǐng)D42，在實(shí)施例6的MTJ存儲(chǔ)單元中，與圖32所示的MTJ存儲(chǔ)單元相比較，讀出位線RBL及寫入位線WBL之間的連接關(guān)系不同。即，讀出位線RBL不與磁隧道接合部MTJ直接耦合，而是隨著存取晶體管ATR的導(dǎo)通，與磁隧道接合部MTJ耦合。另外，在與磁隧道接合部MTJ耦合進(jìn)行數(shù)據(jù)讀出時(shí)的讀出電流路徑中還包括寫入位線WBL。
其他部分的結(jié)構(gòu)、包括各信號(hào)布線的配置方向與圖32的情況相同，所以詳細(xì)說明從略。另外，數(shù)據(jù)寫入及數(shù)據(jù)讀出時(shí)的各布線的電壓及電流波形也與圖33相同，所以詳細(xì)說明從略。
因此，寫入字線WWL沿著與寫入位線WBL正交的方向、且與磁隧道接合部MTJ接近地設(shè)置。其結(jié)果，能獨(dú)立地配置讀出字線驅(qū)動(dòng)器30r和寫入字線驅(qū)動(dòng)器30w，能獲得與實(shí)施例5同樣的效果。
另外，寫入字線WWL不與MTJ存儲(chǔ)單元的其他部位耦合，能配置得優(yōu)先提高與磁隧道接合部MTJ之間的磁耦合。
另外，由于讀出位線RBL通過存取晶體管ATR與磁隧道接合部MTJ接合，所以能減少與讀出位線RBL耦合的磁隧道接合部MTJ的個(gè)數(shù)，降低讀出位線RBL的容量，使數(shù)據(jù)讀出高速化。
參照?qǐng)D43，在實(shí)施例6的MTJ存儲(chǔ)單元中，讀出位線RBL設(shè)置在第一金屬布線層M1中，以便導(dǎo)電性地與存取晶體管ATR的源/漏區(qū)110耦合。讀出字線RWL配置在與存取晶體管ATR的柵極為同一層中。存取晶體管ATR的源/漏區(qū)120通過第一及第二金屬布線層M1及M2中設(shè)置的金屬布線、勢(shì)壘金屬140及接觸孔中設(shè)置的金屬膜150，與磁隧道接合部MTJ耦合。
磁隧道接合部MTJ配置在第二金屬布線層M2及第三金屬布線層M3之間。寫入位線WBL配置在第三金屬布線層M3中，導(dǎo)電性地與磁隧道接合部MTJ耦合。寫入字線WWL配置在第二金屬布線層M2中。這時(shí)，寫入字線WWL能配置得提高與磁隧道接合部MTJ之間的磁耦合。
在實(shí)施例6的MTJ存儲(chǔ)單元中，與圖34所示的實(shí)施例5的MTJ存儲(chǔ)單元相比較，能縮短寫入位線WBL和磁隧道接合部MTJ之間的距離。因此，能降低流過寫入位線WBL的數(shù)據(jù)寫入電流量。
由于寫入字線WWL與磁隧道接合部MTJ之間的距離比寫入位線WBL與磁隧道接合部MTJ之間的距離大，所以在實(shí)施例6的MTJ存儲(chǔ)單元中，有必要使相對(duì)大的數(shù)據(jù)寫入電流流過寫入字線WWL。
參照?qǐng)D44，在實(shí)施例6的存儲(chǔ)陣列中，具有圖42所示結(jié)構(gòu)的存儲(chǔ)單元MC配置成行列狀。讀出字線RWL及寫入字線WWL分別沿著行方向及列方向配置，讀出位線RBL及寫入位線WBL分別沿著列方向及行方向配置。
沿著行方向相鄰的存儲(chǔ)單元共有讀出位線RBL。另外，沿著列方向相鄰的存儲(chǔ)單元共有寫入位線WBL。
例如，屬于第一及第二存儲(chǔ)單元列的存儲(chǔ)單元群共有同一讀出位線RBL1，屬于第三及第四存儲(chǔ)單元列的存儲(chǔ)單元群共有同一讀出位線RBL2。另外，屬于第二及第三存儲(chǔ)單元行的存儲(chǔ)單元群共有同一寫入位線WBL2。對(duì)于以后的存儲(chǔ)單元行及存儲(chǔ)單元列來說，讀出位線RBL及寫入位線WBL也同樣地配置。
如果對(duì)應(yīng)于同一讀出位線RBL或?qū)懭胛痪€WBL，多個(gè)存儲(chǔ)單元MC成為數(shù)據(jù)讀出或數(shù)據(jù)寫入的對(duì)象，則會(huì)發(fā)生數(shù)據(jù)沖突，所以存儲(chǔ)單元MC交替地配置。
由于這樣構(gòu)成，所以與實(shí)施例5相同，能緩和存儲(chǔ)陣列10的讀出位線RBL和寫入位線WBL的布線間距。其結(jié)果，能有效地配置存儲(chǔ)單元MC，使存儲(chǔ)陣列10高集成化，能減少M(fèi)RAM裝置的芯片面積。
有選擇地對(duì)讀出位線RBL和寫入位線WBL供給數(shù)據(jù)寫入電流及讀出電流用的外圍電路的結(jié)構(gòu)與圖35相同，所以詳細(xì)說明從略。
參照?qǐng)D45，在實(shí)施例6的變形例1的存儲(chǔ)陣列中，相鄰的存儲(chǔ)單元共有同一條寫入字線WWL。例如屬于第二及第三存儲(chǔ)單元列的存儲(chǔ)單元群共有一條寫入字線WWL2。對(duì)于以后的存儲(chǔ)單元列來說，寫入字線WWL也同樣配置。
這里，為了正常地進(jìn)行數(shù)據(jù)寫入，必要的是不存在配置在同一條寫入字線WWL及同一條寫入位線WBL的交點(diǎn)上的多個(gè)存儲(chǔ)單元MC。因此，存儲(chǔ)單元MC交替地配置。
另外，與實(shí)施例6一樣，沿行方向相鄰的存儲(chǔ)單元共有讀出位線RBL。
與對(duì)應(yīng)于讀出位線RBL及寫入位線WBL的數(shù)據(jù)寫入及數(shù)據(jù)讀出有關(guān)的外圍電路的結(jié)構(gòu)、以及數(shù)據(jù)讀出及數(shù)據(jù)寫入時(shí)的各存儲(chǔ)單元的工作情況與實(shí)施例6相同，所以詳細(xì)說明從略。
已經(jīng)說明過，在實(shí)施例6的MTJ存儲(chǔ)單元中，有必要使相對(duì)大的數(shù)據(jù)寫入電流流過寫入字線WWL。因此，通過在相鄰的存儲(chǔ)單元之間共有寫入字線WWL，來確保布線間距，能抑制電流密度。其結(jié)果，能提高M(jìn)RAM裝置的可靠性。另外，已經(jīng)說明過，考慮耐電遷移性能選擇這些布線材質(zhì)也具有提高工作可靠性的效果。
參照?qǐng)D46，在實(shí)施例6的變形例2的存儲(chǔ)陣列中，隨著沿列方向相鄰的存儲(chǔ)單元的不同，而共有同一的讀出字線RWL。例如，屬于第二及第三存儲(chǔ)單元行的存儲(chǔ)單元群共有同一的讀出字線RWL2。對(duì)于以后的存儲(chǔ)單元行來說，也同樣地配置讀出字線RWL。
這里，為了正常地進(jìn)行數(shù)據(jù)讀出，由同一條讀出字線RWL選擇的多個(gè)存儲(chǔ)單元MC必須不同時(shí)與同一條讀出位線RBL耦合。因此，讀出位線RBL沿各存儲(chǔ)單元列配置，另外，存儲(chǔ)單元MC交替地配置。
由于這樣構(gòu)成，所以能緩和存儲(chǔ)陣列10的寫入位線WBL的布線間距。其結(jié)果，能有效地配置存儲(chǔ)單元MC，使存儲(chǔ)陣列10高集成化，能減少M(fèi)RAM裝置的芯片面積。
參照?qǐng)D47，對(duì)于按照配置成行列狀的實(shí)施例6構(gòu)成的存儲(chǔ)單元來說，在利用相鄰的兩個(gè)存儲(chǔ)單元列形成的每個(gè)存儲(chǔ)單元列的組中，用對(duì)應(yīng)的兩條讀出位線RBL實(shí)現(xiàn)返回型位線結(jié)構(gòu)。例如，由分別對(duì)應(yīng)于第一及第二存儲(chǔ)單元列的讀出位線RBL1及RBL2(/RBL1)能構(gòu)成讀出位線對(duì)。
同樣，在利用相鄰的兩個(gè)存儲(chǔ)單元行形成的每個(gè)存儲(chǔ)單元行的組中，用對(duì)應(yīng)的兩條寫入位線WBL實(shí)現(xiàn)返回型位線結(jié)構(gòu)。例如，由分別對(duì)應(yīng)于第一及第二存儲(chǔ)單元行的寫入位線WBL1及WBL2(/WBL1)能構(gòu)成寫入位線對(duì)。
進(jìn)行對(duì)構(gòu)成寫入位線對(duì)的寫入位線WBL及/WBL的行選擇及數(shù)據(jù)寫入電流±Iw的供給、以及對(duì)構(gòu)成讀出位線對(duì)的讀出位線RBL及/RBL的列選擇及讀出電流Is的供給用的外圍電路的結(jié)構(gòu)與圖39相同，詳細(xì)說明從略。
因此，在實(shí)施例6的將存儲(chǔ)單元配置成行列狀的情況下，也能用返回型位線結(jié)構(gòu)，確保數(shù)據(jù)讀出及數(shù)據(jù)寫入的工作容限。
在實(shí)施例6的變形例4中，除了實(shí)施例6的變形例3所示的返回型位線結(jié)構(gòu)以外，還謀求相鄰的存儲(chǔ)單元之間的寫入位線WBL的共有。
參照?qǐng)D48，在實(shí)施例6的變形例4的存儲(chǔ)陣列中，沿列方向相鄰的存儲(chǔ)單元共有同一條寫入位線WBL。
在讀出字線RWL被激活而進(jìn)行數(shù)據(jù)讀出時(shí)，由于存儲(chǔ)單元列與各讀出位線RBL每隔一條相連接，所以在由相鄰的兩個(gè)存儲(chǔ)單元列形成的存儲(chǔ)單元列的組中形成讀出位線對(duì)，基于返回型位線結(jié)構(gòu)，能進(jìn)行與實(shí)施例6的變形例3同樣的數(shù)據(jù)讀出。
另一方面，在數(shù)據(jù)寫入時(shí)，由于共有寫入位線WBL，所以不能進(jìn)行基于返回型位線結(jié)構(gòu)的數(shù)據(jù)寫入。因此，在實(shí)施例6的變形例4中，與寫入位線WBL的選擇有關(guān)的外圍電路與圖44所示同樣地配置。因此，與實(shí)施例6的情況一樣，能用電路結(jié)構(gòu)簡單的數(shù)據(jù)寫入電路51b進(jìn)行數(shù)據(jù)寫入。
另外，雖然不能進(jìn)行基于返回型位線結(jié)構(gòu)的數(shù)據(jù)寫入，但能緩和存儲(chǔ)陣列10中的寫入位線WBL的布線間距。其結(jié)果，能進(jìn)一步謀求由存儲(chǔ)陣列10的高集成化實(shí)現(xiàn)的MRAM裝置的芯片面積的減少。
另外，在圖48的結(jié)構(gòu)中，示出了數(shù)據(jù)寫入系統(tǒng)的信號(hào)布線中，相鄰的存儲(chǔ)單元之間共有寫入位線WBL的結(jié)構(gòu)，但也能用共有寫入字線WWL的結(jié)構(gòu)代替寫入位線WBL。但是，在此情況下，有必要在不能共有的各存儲(chǔ)單元行中配置寫入位線WBL。關(guān)于是否共有某種布線來緩和布線間距，考慮至磁隧道接合部MTJ的距離等來確定即可。
在實(shí)施例6的變形例5中，除了實(shí)施例6的變形例3所示的返回型位線結(jié)構(gòu)以外，還謀求相鄰的存儲(chǔ)單元之間共有讀出字線RWL。
參照?qǐng)D49，在實(shí)施例6的變形例5的存儲(chǔ)陣列中，沿列方向相鄰的存儲(chǔ)單元共有同一條讀出字線RWL。
讀出/寫入控制電路60包括與實(shí)施例6的變形例3同樣配置的補(bǔ)償晶體管62、預(yù)充電晶體管64及寫入位線電壓控制晶體管65。
在寫入字線WWL被激活而進(jìn)行數(shù)據(jù)寫入時(shí)，由于各寫入位線WBL每隔一條與存儲(chǔ)單元列連接，所以每個(gè)由相鄰的兩個(gè)存儲(chǔ)單元行形成的存儲(chǔ)單元行的組能形成寫入位線對(duì)。其結(jié)果，基于返回型位線結(jié)構(gòu)，能進(jìn)行與實(shí)施例6的變形例3同樣的數(shù)據(jù)寫入，具有同樣的效果。
另一方面，在多個(gè)存儲(chǔ)單元行之間共有的讀出字線RWL被激活而進(jìn)行數(shù)據(jù)讀出時(shí)，不能進(jìn)行基于返回型位線結(jié)構(gòu)的數(shù)據(jù)讀出。因此，在實(shí)施例6的變形例5中，與讀出位線RBL的選擇有關(guān)的外圍電路與圖44所示同樣地配置。
由于這樣構(gòu)成，所以雖然不能謀求確保返回型位線結(jié)構(gòu)的工作容限，但能緩和存儲(chǔ)陣列10中的讀出字線RWL的布線間距，能正常地進(jìn)行數(shù)據(jù)讀出。其結(jié)果，能謀求由存儲(chǔ)陣列10的高集成化實(shí)現(xiàn)的MRAM裝置的芯片面積的減少。
因此，采用實(shí)施例6的存儲(chǔ)單元，能實(shí)現(xiàn)以下兩個(gè)方面由基于返回型位線結(jié)構(gòu)的數(shù)據(jù)寫入來確保工作容限、簡化外圍電路及降低數(shù)據(jù)寫入噪聲；以及基于讀出字線RWL的共有化的存儲(chǔ)陣列10的高集成化。
另外，在圖49的結(jié)構(gòu)中，示出了數(shù)據(jù)讀出系統(tǒng)的信號(hào)布線中，相鄰的存儲(chǔ)單元之間共有讀出字線RWL的結(jié)構(gòu)，但也能用共有讀出位線RBL的結(jié)構(gòu)代替讀出字線RWL。但是，在此情況下，有必要在不能共有的各存儲(chǔ)單元行中配置讀出字線RWL。關(guān)于是否共有某種布線來緩和布線間距，考慮結(jié)構(gòu)上的條件和設(shè)計(jì)情況等來適當(dāng)?shù)卮_定即可。
參照?qǐng)D50，在實(shí)施例7的MTJ存儲(chǔ)單元中，讀出位線RBL通過存取晶體管ATR與磁隧道接合部MTJ耦合。磁隧道接合部MTJ被耦合在寫入字線WWL及存取晶體管ATR之間。讀出字線RWL與存取晶體管ATR的柵極耦合。在圖50的結(jié)構(gòu)中，讀出字線RWL和寫入字線WWL沿互相正交的方向配置。
參照?qǐng)D51，讀出位線RBL配置在金屬布線層M1中。在與存取晶體管ATR的柵極130為同一層中形成讀出字線RWL。讀出字線RWL與存取晶體管ATR的源/漏區(qū)110耦合。源/漏區(qū)120通過第一及第二金屬布線層M1及M2中設(shè)置的金屬布線、勢(shì)壘金屬140及接觸孔中設(shè)置的金屬膜150，與磁隧道接合部MTJ耦合。
寫入位線WBL與磁隧道接合部MTJ接近地配置在第二金屬布線層M2中。寫入字線WWL與磁隧道接合部MTJ導(dǎo)電性地耦合，配置在第三金屬布線層M3中。
由于這樣構(gòu)成，所以讀出位線RBL通過存取晶體管ATR與磁隧道接合部MTJ耦合。因此，讀出位線RBL只與成為數(shù)據(jù)讀出對(duì)象的、即屬于對(duì)應(yīng)的讀出字線RWL被激活為選擇狀態(tài)(高電平)的存儲(chǔ)單元行的MTJ存儲(chǔ)單元MC導(dǎo)電性地耦合。其結(jié)果，能抑制讀出位線RBL的容量，能使數(shù)據(jù)讀出工作高速化。
另外，實(shí)施例7的MTJ存儲(chǔ)單元中的數(shù)據(jù)寫入及數(shù)據(jù)讀出時(shí)的各布線的電壓及電流波形與圖33相同，所以詳細(xì)說明從略。
在實(shí)施例7的MTJ存儲(chǔ)單元中，與圖34所示的實(shí)施例5的MTJ存儲(chǔ)單元相比，能使寫入位線WBL和磁隧道接合部MTJ之間的距離小。因此，能降低流過寫入位線WBL的數(shù)據(jù)寫入電流量。
另外，由于寫入位線WBL與磁隧道接合部MTJ之間的距離比寫入字線WWL與磁隧道接合部MTJ之間的距離大，所以在實(shí)施例7的MTJ存儲(chǔ)單元中，有必要使相對(duì)大的數(shù)據(jù)寫入電流流過寫入位線WBL。
參照?qǐng)D52，在實(shí)施例7的存儲(chǔ)陣列中，具有圖50所示的存儲(chǔ)單元MC被配置成行列狀。讀出字線RWL及寫入字線WWL分別沿著行方向及列方向配置，讀出位線RBL及寫入位線WBL分別沿著列方向及行方向配置。
沿著行方向相鄰的存儲(chǔ)單元共有讀出位線RBL。另外，沿著列方向相鄰的存儲(chǔ)單元共有寫入位線WBL。
例如，屬于第一及第二存儲(chǔ)單元列的存儲(chǔ)單元群共有同一讀出位線RBL1，屬于第三及第四存儲(chǔ)單元列的存儲(chǔ)單元群共有同一讀出位線RBL2。另外，屬于第二及第三存儲(chǔ)單元行的存儲(chǔ)單元群共有同一寫入位線WBL2。對(duì)于以后的存儲(chǔ)單元行及存儲(chǔ)單元列來說，讀出位線RBL及寫入位線WBL也同樣地配置。
如果對(duì)應(yīng)于同一讀出位線RBL或?qū)懭胛痪€WBL，多個(gè)存儲(chǔ)單元MC成為數(shù)據(jù)讀出或數(shù)據(jù)寫入的對(duì)象，則會(huì)發(fā)生數(shù)據(jù)沖突，所以存儲(chǔ)單元MC交替地配置。
由于這樣構(gòu)成，所以能緩和存儲(chǔ)陣列10的讀出位線RBL及寫入位線WBL的布線間距。其結(jié)果，能有效地配置存儲(chǔ)單元MC，使存儲(chǔ)陣列10高集成化，能減少M(fèi)RAM裝置的芯片面積。
對(duì)讀出位線RBL和寫入位線WBL有選擇地供給數(shù)據(jù)寫入電流及讀出電流用的外圍電路的結(jié)構(gòu)與圖35相同，所以詳細(xì)說明從略。
已經(jīng)說明過，在實(shí)施例7的MTJ存儲(chǔ)單元中，有必要使相對(duì)大的數(shù)據(jù)寫入電流流過寫入位線WBL。因此，通過在相鄰的存儲(chǔ)單元之間共有寫入位線WBL，來確保布線間距，能確保寫入位線WBL的布線幅度即斷面積，抑制電流密度。其結(jié)果，能提高M(jìn)RAM裝置的可靠性。另外，已經(jīng)說明過，考慮耐電遷移性能選擇這些布線材質(zhì)也具有提高工作可靠性的效果。
參照?qǐng)D53，在實(shí)施例7的變形例1的存儲(chǔ)陣列中，相鄰的存儲(chǔ)單元共有同一的寫入字線WWL。例如，屬于第二及第三存儲(chǔ)單元列的存儲(chǔ)單元群共有一條寫入字線WWL2。對(duì)于以后的存儲(chǔ)單元列來說，也同樣地配置寫入字線WWL。
這里，為了正常地進(jìn)行數(shù)據(jù)寫入，必要的是不存在配置在同一條寫入字線WWL及同一條寫入位線WBL的交點(diǎn)上的多個(gè)存儲(chǔ)單元MC。因此，存儲(chǔ)單元MC交替地配置。
另外，與實(shí)施例7一樣，沿行方向相鄰的存儲(chǔ)單元共有讀出位線RBL。
與對(duì)應(yīng)于讀出位線RBL及寫入位線WBL的數(shù)據(jù)寫入及數(shù)據(jù)讀出有關(guān)的外圍電路的結(jié)構(gòu)、以及數(shù)據(jù)讀出及數(shù)據(jù)寫入時(shí)的各存儲(chǔ)單元的工作情況與實(shí)施例7相同，所以詳細(xì)說明從略。
由于這樣構(gòu)成，所以能緩和存儲(chǔ)陣列10的讀出位線RBL及寫入位線WBL的布線間距。其結(jié)果，能有效地配置存儲(chǔ)單元MC，使存儲(chǔ)陣列10高集成化，能減少M(fèi)RAM裝置的芯片面積。
參照?qǐng)D54，在實(shí)施例7的變形例2的存儲(chǔ)陣列中，隨著沿列方向相鄰的存儲(chǔ)單元的不同，而共有同一的讀出字線RWL。例如，屬于第二及第三存儲(chǔ)單元行的存儲(chǔ)單元群共有同一的讀出字線RWL2。對(duì)于以后的存儲(chǔ)單元行來說，也同樣地配置讀出字線RWL。
另外，隨著沿行方向相鄰的存儲(chǔ)單元的不同，而共有同一的寫入字線WWL。例如，屬于第二及第三存儲(chǔ)單元列的存儲(chǔ)單元群共有同一的寫入字線WWL2。對(duì)于以后的存儲(chǔ)單元列來說，也同樣地配置寫入字線WWL。
這里，為了正常地進(jìn)行數(shù)據(jù)讀出及數(shù)據(jù)寫入，由同一條讀出字線RWL或?qū)懭胱志€WWL選擇的多個(gè)存儲(chǔ)單元MC必須不同時(shí)與同一條讀出位線RBL或?qū)懭胛痪€WBL耦合。因此，讀出位線RBL及寫入位線WBL沿各存儲(chǔ)單元列及各存儲(chǔ)單元行配置，另外，存儲(chǔ)單元MC交替地配置。
其他部分的結(jié)構(gòu)與實(shí)施例7相同，所以詳細(xì)說明從略。
由于這樣構(gòu)成，所以能緩和存儲(chǔ)陣列10的寫入字線WWL及讀出字線RWL的布線間距。其結(jié)果，能有效地配置存儲(chǔ)單元MC，使存儲(chǔ)陣列10高集成化，能減少M(fèi)RAM裝置的芯片面積。
參照?qǐng)D55，對(duì)于按照配置成行列狀的實(shí)施例7構(gòu)成的存儲(chǔ)單元來說，在利用相鄰的兩個(gè)存儲(chǔ)單元列形成的每個(gè)存儲(chǔ)單元列的組中，用對(duì)應(yīng)的兩條讀出位線RBL實(shí)現(xiàn)返回型位線結(jié)構(gòu)。例如，由分別對(duì)應(yīng)于第一及第二存儲(chǔ)單元列的讀出位線RBL1及RBL2(/RBL1)能構(gòu)成讀出位線對(duì)。
同樣，在利用相鄰的兩個(gè)存儲(chǔ)單元行形成的每個(gè)存儲(chǔ)單元行的組中，用對(duì)應(yīng)的兩條寫入位線WBL實(shí)現(xiàn)返回型位線結(jié)構(gòu)。例如，由分別對(duì)應(yīng)于第一及第二存儲(chǔ)單元行的寫入位線WBL1及WBL2(/WBL1)能構(gòu)成寫入位線對(duì)。
進(jìn)行對(duì)構(gòu)成寫入位線對(duì)的寫入位線WBL及/WBL的行選擇及數(shù)據(jù)寫入電流±Iw的供給、以及對(duì)構(gòu)成讀出位線對(duì)的讀出位線RBL及/RBL的列選擇及讀出電流Is的供給用的外圍電路的結(jié)構(gòu)與圖39相同，詳細(xì)說明從略。
因此，在實(shí)施例7的將存儲(chǔ)單元配置成行列狀的情況下，也能用返回型位線結(jié)構(gòu)，確保數(shù)據(jù)讀出及數(shù)據(jù)寫入的工作容限。
在實(shí)施例7的變形例4中，除了實(shí)施例7的變形例3所示的返回型位線結(jié)構(gòu)以外，還謀求相鄰的存儲(chǔ)單元之間的寫入字線WWL的共有。
參照?qǐng)D56，在實(shí)施例7的變形例4的存儲(chǔ)陣列中，沿行方向相鄰的存儲(chǔ)單元共有同一條寫入字線WWL。
在讀出字線RWL被激活而進(jìn)行數(shù)據(jù)讀出時(shí)，由于存儲(chǔ)單元列與各讀出位線RBL每隔一條相連接，所以在由相鄰的兩個(gè)存儲(chǔ)單元列形成的存儲(chǔ)單元列的組中形成讀出位線對(duì)，基于返回型位線結(jié)構(gòu)，能進(jìn)行與實(shí)施例7的變形例3同樣的數(shù)據(jù)讀出。
另一方面，在數(shù)據(jù)寫入時(shí)，由于共有寫入字線WWL，所以不能進(jìn)行基于返回型位線結(jié)構(gòu)的數(shù)據(jù)寫入。因此，在實(shí)施例7的變形例4中，與寫入位線WBL的選擇有關(guān)的外圍電路與圖52所示同樣地配置。因此，與實(shí)施例7的情況一樣，能用電路結(jié)構(gòu)簡單的數(shù)據(jù)寫入電路51b進(jìn)行數(shù)據(jù)寫入。
另外，雖然不能進(jìn)行基于返回型位線結(jié)構(gòu)的數(shù)據(jù)寫入，但能緩和存儲(chǔ)陣列10中的寫入字線WWL的布線間距。其結(jié)果，能進(jìn)一步謀求由存儲(chǔ)陣列10的高集成化實(shí)現(xiàn)的MRAM裝置的芯片面積的減少。
另外，在圖56的結(jié)構(gòu)中，示出了數(shù)據(jù)寫入系統(tǒng)的信號(hào)布線中，相鄰的存儲(chǔ)單元之間共有寫入字線WWL的結(jié)構(gòu)，但也能用共有寫入位線WBL的結(jié)構(gòu)代替寫入字線。但是，在此情況下，有必要在不能共有的各存儲(chǔ)單元列中配置寫入字線WWL。關(guān)于是否共有某種布線來緩和布線間距，考慮至磁隧道接合部MTJ的距離等來確定即可。
在實(shí)施例7的變形例5中，除了實(shí)施例7的變形例3所示的返回型位線結(jié)構(gòu)以外，還謀求相鄰的存儲(chǔ)單元之間共有讀出字線RWL。
參照?qǐng)D57，在實(shí)施例7的變形例5的存儲(chǔ)陣列中，沿列方向相鄰的存儲(chǔ)單元共有同一條讀出字線RWL。
讀出/寫入控制電路60包括與實(shí)施例7的變形例3同樣配置的補(bǔ)償晶體管62、預(yù)充電晶體管64及寫入位線電壓控制晶體管65。
在寫入字線WWL被激活而進(jìn)行數(shù)據(jù)寫入時(shí)，由于各寫入位線WBL每隔一條與存儲(chǔ)單元列連接，所以每個(gè)由相鄰的兩個(gè)存儲(chǔ)單元行形成的存儲(chǔ)單元行的組能形成寫入位線對(duì)。其結(jié)果，基于返回型位線結(jié)構(gòu)，能進(jìn)行與實(shí)施例7的變形例3同樣的數(shù)據(jù)寫入，具有同樣的效果。
另一方面，在多個(gè)存儲(chǔ)單元行之間共有的讀出字線RWL被激活而進(jìn)行數(shù)據(jù)讀出時(shí)，不能進(jìn)行基于返回型位線結(jié)構(gòu)的數(shù)據(jù)讀出。因此，在實(shí)施例7的變形例5中，與讀出位線RBL的列選擇有關(guān)的外圍電路與圖52所示同樣地配置。
由于這樣構(gòu)成，所以雖然不能謀求確保返回型位線結(jié)構(gòu)的工作容限，但能緩和存儲(chǔ)陣列10中的讀出字線RWL的布線間距，能正常地進(jìn)行數(shù)據(jù)讀出。其結(jié)果，能謀求由存儲(chǔ)陣列10的高集成化實(shí)現(xiàn)的MRAM裝置的芯片面積的減少。
因此，采用實(shí)施例7的存儲(chǔ)單元，能實(shí)現(xiàn)以下兩個(gè)方面由基于返回型位線結(jié)構(gòu)的數(shù)據(jù)寫入來確保工作容限、簡化外圍電路及降低數(shù)據(jù)寫入噪聲；以及基于讀出字線RWL的共有化的存儲(chǔ)陣列10的高集成化。
另外，在圖57的結(jié)構(gòu)中，示出了數(shù)據(jù)讀出系統(tǒng)的信號(hào)布線中，相鄰的存儲(chǔ)單元之間共有讀出字線RWL的結(jié)構(gòu)，但也能用共有讀出位線RBL的結(jié)構(gòu)代替讀出字線RWL。但是，在此情況下，有必要在不能共有的各存儲(chǔ)單元行中配置讀出字線RWL。關(guān)于是否共有某種布線來緩和布線間距，考慮結(jié)構(gòu)上的條件和設(shè)計(jì)情況等來適當(dāng)?shù)卮_定即可。
參照?qǐng)D58，實(shí)施例8的MTJ存儲(chǔ)單元與圖50所示的實(shí)施例7的MTJ存儲(chǔ)單元相比較，交替地配置讀出位線RBL和寫入字線WWL。作為這樣的結(jié)構(gòu)，讀出字線RWL和寫入字線WWL能沿互相正交的方向配置。
參照?qǐng)D59，在實(shí)施例8的MTJ存儲(chǔ)單元中，與圖51所示的實(shí)施例7的MTJ存儲(chǔ)單元的結(jié)構(gòu)相比較，寫入字線WWL和讀出位線RBL的配置位置互相交替。即，寫入字線WWL設(shè)置在第一金屬布線層M1中，與存取晶體管ATR的源/漏區(qū)110耦合。另一方面，讀出位線RBL設(shè)置在第三金屬布線層M3中，以便與磁隧道接合部MTJ導(dǎo)電性地耦合。
這樣，在實(shí)施例8的結(jié)構(gòu)中，由于讀出位線RBL與磁隧道接合部MTJ直接耦合，所以不能謀求實(shí)施例7所示的數(shù)據(jù)讀出工作的高速化。因此，在實(shí)施例8的結(jié)構(gòu)中，獨(dú)立地配置讀出字線驅(qū)動(dòng)器30r和寫入字線驅(qū)動(dòng)器30w，能獲得與實(shí)施例7同樣的效果。
另外，實(shí)施例8的MTJ存儲(chǔ)單元中的數(shù)據(jù)寫入及數(shù)據(jù)讀出時(shí)的各布線的電壓及電流波形與圖33相同，所以詳細(xì)說明從略。
另外，在實(shí)施例8的MTJ存儲(chǔ)單元中，由于寫入字線WWL與磁隧道接合部MTJ之間的距離比寫入位線WBL與磁隧道接合部MTJ之間的距離大，所以有必要使相對(duì)大的數(shù)據(jù)寫入電流流過寫入字線WWL。
參照?qǐng)D60，在實(shí)施例8的存儲(chǔ)陣列中，具有圖58所示結(jié)構(gòu)的存儲(chǔ)單元MC配置成行列狀。讀出字線RWL及寫入字線WWL分別沿著行方向及列方向配置，讀出位線RBL及寫入位線WBL分別沿著列方向及行方向配置。
沿著行方向相鄰的存儲(chǔ)單元共有同一寫入字線WWL。
例如，屬于第一及第二存儲(chǔ)單元列的存儲(chǔ)單元群共有同一寫入字線WWL1，屬于第三及第四存儲(chǔ)單元列的存儲(chǔ)單元群共有同一寫入字線WWL2。對(duì)于以后的存儲(chǔ)單元列來說，也同樣地配置寫入字線WWL。
如果對(duì)應(yīng)于同一寫入位線WBL，多個(gè)存儲(chǔ)單元MC成為數(shù)據(jù)寫入的對(duì)象，則會(huì)發(fā)生數(shù)據(jù)沖突，所以存儲(chǔ)單元MC交替地配置。
由于這樣構(gòu)成，所以能緩和存儲(chǔ)陣列10的寫入字線WWL的布線間距。其結(jié)果，能有效地配置存儲(chǔ)單元MC，使存儲(chǔ)陣列10高集成化，能減少M(fèi)RAM裝置的芯片面積。
有選擇地對(duì)讀出位線RBL及寫入位線WBL供給數(shù)據(jù)寫入電流及讀出電流用的外圍電路的結(jié)構(gòu)與圖35相同，所以詳細(xì)說明從略。
已經(jīng)說明過，在實(shí)施例8的MTJ存儲(chǔ)單元中，有必要使相對(duì)大的數(shù)據(jù)寫入電流流過寫入字線WWL。因此，通過在相鄰的存儲(chǔ)單元之間共有寫入字線WWL，來確保布線間距，能確保寫入字線WWL的布線幅度即斷面積，抑制電流密度。其結(jié)果，能提高M(jìn)RAM裝置的可靠性。另外，已經(jīng)說明過，考慮耐電遷移性能選擇這些布線材質(zhì)也具有提高工作可靠性的效果。
參照?qǐng)D61，在實(shí)施例8的變形例1的存儲(chǔ)陣列中，相鄰的存儲(chǔ)單元共有同一條讀出位線RBL。例如屬于第二及第三存儲(chǔ)單元列的存儲(chǔ)單元群共有一條讀出位線RBL2。對(duì)于以后的存儲(chǔ)單元列來說，讀出位線RBL也同樣配置。
為了正常地進(jìn)行數(shù)據(jù)讀出，必要的是不存在配置在同一條讀出字線RWL及同一條讀出位線RBL的交點(diǎn)上的多個(gè)存儲(chǔ)單元MC。因此，存儲(chǔ)單元MC交替地配置。
另外，隨著相鄰的存儲(chǔ)單元的不同，共有同一寫入位線WBL。例如，屬于第一及第二存儲(chǔ)單元行的存儲(chǔ)單元群共有同一條讀出字線RWL1。對(duì)于以后的存儲(chǔ)單元行來說，也同樣配置寫入位線WBL。
這里，為了正常地進(jìn)行數(shù)據(jù)寫入，必要的是不存在配置在同一條寫入字線WWL及同一條寫入位線WBL的交點(diǎn)上的多個(gè)存儲(chǔ)單元MC。
對(duì)讀出位線RBL及寫入位線WBL進(jìn)行與數(shù)據(jù)寫入及數(shù)據(jù)讀出有關(guān)的外圍電路的結(jié)構(gòu)、以及數(shù)據(jù)讀出及數(shù)據(jù)寫入時(shí)的各存儲(chǔ)單元的工作情況與實(shí)施例8相同，其詳細(xì)說明從略。
由于這樣構(gòu)成，所以能緩和存儲(chǔ)陣列10的讀出位線RBL及寫入位線WBL的布線間距。其結(jié)果，能有效地配置存儲(chǔ)單元MC，使存儲(chǔ)陣列10高集成化，能減少M(fèi)RAM裝置的芯片面積。
參照?qǐng)D62，在實(shí)施例8的變形例2的存儲(chǔ)陣列中，隨著沿列方向相鄰的存儲(chǔ)單元的不同，而共有同一的讀出字線RWL。例如，屬于第二及第三存儲(chǔ)單元行的存儲(chǔ)單元群共有同一的讀出字線RWL2。對(duì)于以后的存儲(chǔ)單元行來說，也同樣地配置讀出字線RWL。
另外，隨著沿列方向相鄰的存儲(chǔ)單元的不同，而共有同一的寫入位線WBL。例如，屬于第一及第二存儲(chǔ)單元行的存儲(chǔ)單元群共有同一的寫入位線WBL1。對(duì)于以后的存儲(chǔ)單元行來說，也同樣地配置寫入位線WBL。
這里，為了正常地進(jìn)行數(shù)據(jù)讀出，由同一條讀出字線RWL選擇的多個(gè)存儲(chǔ)單元MC必須不同時(shí)與同一條讀出位線RBL耦合。因此，讀出位線RBL沿各存儲(chǔ)單元行配置，另外，存儲(chǔ)單元MC交替地配置。
其他部分的結(jié)構(gòu)與實(shí)施例8相同，所以詳細(xì)說明從略。
由于這樣構(gòu)成，所以能緩和存儲(chǔ)陣列10的讀出字線RWL的布線間距。其結(jié)果，能有效地配置存儲(chǔ)單元MC，使存儲(chǔ)陣列10高集成化，能減少M(fèi)RAM裝置的芯片面積。
參照?qǐng)D63，對(duì)于按照配置成行列狀的實(shí)施例8構(gòu)成的存儲(chǔ)單元來說，在利用相鄰的兩個(gè)存儲(chǔ)單元列形成的每個(gè)存儲(chǔ)單元列的組中，用對(duì)應(yīng)的兩條讀出位線RBL實(shí)現(xiàn)返回型位線結(jié)構(gòu)。例如，由分別對(duì)應(yīng)于第一及第二存儲(chǔ)單元列的讀出位線RBL1及RBL2(/RBL1)能構(gòu)成讀出位線對(duì)。
同樣，在利用相鄰的兩個(gè)存儲(chǔ)單元行形成的每個(gè)存儲(chǔ)單元行的組中，用對(duì)應(yīng)的兩條寫入位線WBL實(shí)現(xiàn)返回型位線結(jié)構(gòu)。例如，由分別對(duì)應(yīng)于第一及第二存儲(chǔ)單元行的寫入位線WBL1及WBL2(/WBL1)能構(gòu)成寫入位線對(duì)。
進(jìn)行對(duì)構(gòu)成寫入位線對(duì)的寫入位線WBL及/WBL的行選擇及數(shù)據(jù)寫入電流±Iw的供給、以及對(duì)構(gòu)成讀出位線對(duì)的讀出位線RBL及/RBL的列選擇及讀出電流Is的供給用的外圍電路的結(jié)構(gòu)與圖39相同，詳細(xì)說明從略。
因此，在實(shí)施例8的將存儲(chǔ)單元配置成行列狀的情況下，也能用返回型位線結(jié)構(gòu)，確保數(shù)據(jù)讀出及數(shù)據(jù)寫入的工作容限。
在實(shí)施例8的變形例4中，除了實(shí)施例8的變形例3所示的返回型位線結(jié)構(gòu)以外，還謀求相鄰的存儲(chǔ)單元之間的寫入字線WWL的共有。
參照?qǐng)D64，在實(shí)施例8的變形例4的存儲(chǔ)陣列10中，沿行方向相鄰的存儲(chǔ)單元共有同一條寫入字線WWL。
在讀出字線RWL被激活而進(jìn)行數(shù)據(jù)讀出時(shí)，由于存儲(chǔ)單元列與各讀出位線RBL每隔一條相連接，所以在由相鄰的兩個(gè)存儲(chǔ)單元列形成的存儲(chǔ)單元列的組中形成讀出位線對(duì)，基于返回型位線結(jié)構(gòu)，能進(jìn)行與實(shí)施例8的變形例3同樣的數(shù)據(jù)讀出。
另一方面，在數(shù)據(jù)寫入時(shí)，由于共有寫入字線WWL，所以不能進(jìn)行基于返回型位線結(jié)構(gòu)的數(shù)據(jù)寫入。因此，在實(shí)施例8的變形例4中，與寫入位線WBL的選擇有關(guān)的外圍電路與圖60所示同樣地配置。因此，與實(shí)施例8的情況一樣，能用電路結(jié)構(gòu)簡單的數(shù)據(jù)寫入電路51b進(jìn)行數(shù)據(jù)寫入。
另外，雖然不能進(jìn)行基于返回型位線結(jié)構(gòu)的數(shù)據(jù)寫入，但能緩和存儲(chǔ)陣列10中的寫入字線WWL的布線間距。其結(jié)果，能進(jìn)一步謀求由存儲(chǔ)陣列10的高集成化實(shí)現(xiàn)的MRAM裝置的芯片面積的減少。
另外，在圖64的結(jié)構(gòu)中，示出了數(shù)據(jù)寫入系統(tǒng)的信號(hào)布線中，相鄰的存儲(chǔ)單元之間共有寫入字線WWL的結(jié)構(gòu)，但也能用共有寫入位線WBL的結(jié)構(gòu)代替寫入字線。但是，在此情況下，有必要在不能共有的各存儲(chǔ)單元列中配置寫入字線WWL。關(guān)于是否共有某種布線來緩和布線間距，考慮至磁隧道接合部MTJ的距離等來確定即可。
在實(shí)施例8的變形例5中，除了實(shí)施例8的變形例3所示的返回型位線結(jié)構(gòu)以外，還謀求相鄰的存儲(chǔ)單元之間共有讀出字線RWL。
參照?qǐng)D65，在實(shí)施例8的變形例5的存儲(chǔ)陣列中，沿列方向相鄰的存儲(chǔ)單元共有同一條讀出字線RWL。
讀出/寫入控制電路60包括與實(shí)施例8的變形例3同樣配置的補(bǔ)償晶體管62、預(yù)充電晶體管64及寫入位線電壓控制晶體管65。
在寫入字線WWL被激活而進(jìn)行數(shù)據(jù)寫入時(shí)，由于各寫入位線WBL每隔一條與存儲(chǔ)單元列連接，所以每個(gè)由相鄰的兩個(gè)存儲(chǔ)單元行形成的存儲(chǔ)單元行的組能形成寫入位線對(duì)。其結(jié)果，基于返回型位線結(jié)構(gòu)，能進(jìn)行與實(shí)施例8的變形例3同樣的數(shù)據(jù)寫入，具有同樣的效果。
另一方面，在多個(gè)存儲(chǔ)單元行之間共有的讀出字線RWL被激活而進(jìn)行數(shù)據(jù)讀出時(shí)，不能進(jìn)行基于返回型位線結(jié)構(gòu)的數(shù)據(jù)讀出。因此，在實(shí)施例8的變形例5中，與讀出位線RBL的選擇有關(guān)的外圍電路與圖60所示同樣地配置。
由于這樣構(gòu)成，所以雖然不能謀求確保返回型位線結(jié)構(gòu)的工作容限，但能緩和存儲(chǔ)陣列10中的讀出字線RWL的布線間距，能正常地進(jìn)行數(shù)據(jù)讀出。其結(jié)果，能謀求由存儲(chǔ)陣列10的高集成化實(shí)現(xiàn)的MRAM裝置的芯片面積的減少。
因此，采用實(shí)施例8的存儲(chǔ)單元，能實(shí)現(xiàn)以下兩個(gè)方面由基于返回型位線結(jié)構(gòu)的數(shù)據(jù)寫入來確保工作容限、簡化外圍電路及降低數(shù)據(jù)寫入噪聲；以及基于讀出字線RWL的共有化的存儲(chǔ)陣列10的高集成化。
另外，在圖65的結(jié)構(gòu)中，示出了數(shù)據(jù)讀出系統(tǒng)的信號(hào)布線中，相鄰的存儲(chǔ)單元之間共有讀出字線RWL的結(jié)構(gòu)，但也能用共有讀出位線RBL的結(jié)構(gòu)代替讀出字線RWL。但是，在此情況下，有必要在不能共有的各存儲(chǔ)單元行中配置讀出字線RWL。關(guān)于是否共有某種布線來緩和布線間距，考慮結(jié)構(gòu)上的條件和設(shè)計(jì)情況等來適當(dāng)?shù)卮_定即可。
參照?qǐng)D66，在實(shí)施例9的MTJ存儲(chǔ)單元中，存取晶體管ATR導(dǎo)電性地耦合在磁隧道接合部MTJ和寫入位線WBL之間。磁隧道接合部MTJ被耦合在存取晶體管ATR和公用布線CML之間。存取晶體管ATR的柵極與讀出字線RWL耦合。在圖66的結(jié)構(gòu)中，具有作為寫入字線WWL的功能的公用布線CML和讀出字線RWL沿互相正交的方向配置，所以獨(dú)立地配置兩者的驅(qū)動(dòng)電路，能提高布局設(shè)計(jì)的自由度。
圖67中示出了說明實(shí)施例9的MTJ存儲(chǔ)單元的數(shù)據(jù)寫入及數(shù)據(jù)讀出用的時(shí)序圖。
參照?qǐng)D67，在數(shù)據(jù)寫入時(shí)，數(shù)據(jù)寫入電流±Iw流過寫入位線WBL。另外，利用后面說明的電流控制晶體管的導(dǎo)通，根據(jù)列選擇結(jié)果，數(shù)據(jù)寫入電流Ip流過對(duì)應(yīng)于選擇列的公用布線CML。這樣，數(shù)據(jù)寫入時(shí)的公用布線CML的電壓及電流與圖33所示的寫入字線WWL同樣地設(shè)定。
因此能將對(duì)應(yīng)于寫入數(shù)據(jù)DIN的電平的磁場寫入磁隧道接合部MTJ中。另外，如圖33所示，由于數(shù)據(jù)寫入時(shí)讀出位線RBL并不特別需要，所以能將兩者的功能合并在公用布線CML中。
除了數(shù)據(jù)寫入時(shí)以外，上述的電流控制晶體管被阻斷。在數(shù)據(jù)讀出之前，公用布線CML被預(yù)充電到接地電壓Vss。
數(shù)據(jù)讀出時(shí)，將寫入位線WBL的電壓電平設(shè)定為接地電壓電平Vss。另外，數(shù)據(jù)讀出用的讀出電流Is被供給公用布線CML。因此，數(shù)據(jù)讀出時(shí)，通過將讀出字線RWL激活到選擇狀態(tài)(高電平)，使存取晶體管ATR導(dǎo)通，能使讀出電流Is流過公用布線CML～磁隧道接合部MTJ～存取晶體管ATR～寫入位線WBL這樣的路徑。
如果在MTJ存儲(chǔ)單元內(nèi)形成讀出電流Is的電流路徑，則在公用布線CML中產(chǎn)生對(duì)應(yīng)于存儲(chǔ)數(shù)據(jù)的電壓變化(上升)。
在圖67中，作為一例，在存儲(chǔ)數(shù)據(jù)電平為“1”的情況下，假定固定磁性層FL和自由磁性層VL中的磁場方向相同，則在存儲(chǔ)數(shù)據(jù)為“1”的情況下，公用布線CML的電壓變化ΔV1小，在存儲(chǔ)數(shù)據(jù)為“0”的情況下，公用布線CML的電壓變化ΔV2比ΔV1大。通過檢測在公用布線CML中產(chǎn)生的電壓變化ΔV1及ΔV2的差，能讀出MTJ存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)。
另外，如圖33所示，由于數(shù)據(jù)讀出時(shí)不特別需要寫入字線WWL，所以能將寫入字線WWL和讀出位線RBL合并在公用布線CML中。
這樣，能用將寫入字線WWL和讀出位線RBL的功能合并起來的公用布線CML，對(duì)削減了布線數(shù)的MTJ存儲(chǔ)單元進(jìn)行同樣的數(shù)據(jù)寫入及數(shù)據(jù)讀出。
另外，在具有作為讀出位線RBL功能的公用布線CML中，由于使數(shù)據(jù)讀出所備有的預(yù)充電電壓和數(shù)據(jù)寫入時(shí)的設(shè)定電壓與同一接地電壓Vss一致，所以能使數(shù)據(jù)讀出開始時(shí)的預(yù)充電工作高效化，能謀求數(shù)據(jù)讀出工作的高速化。
參照?qǐng)D68，在實(shí)施例9的MTJ存儲(chǔ)單元中，寫入位線WBL配置在第一金屬布線層M1中，讀出字線RWL配置在與存取晶體管ATR的柵極130為同一層中。寫入位線WBL與存取晶體管ATR的源/漏區(qū)110耦合。其他源/漏區(qū)120通過第一金屬布線層M1設(shè)置的金屬布線、勢(shì)壘金屬140及接觸孔中設(shè)置的金屬膜150，與磁隧道接合部MTJ耦合。
公用布線CML設(shè)置在第二金屬布線層M2中，以便與磁隧道接合部MTJ導(dǎo)電性地耦合。這樣，由于公用布線CML具有讀出位線RBL及寫入字線WWL兩種功能，所以除了實(shí)施例6的MTJ存儲(chǔ)單元所具有的效果以外，還能謀求減少布線數(shù)及金屬布線層數(shù)，能謀求降低制造成本。
另外，在實(shí)施例9的MTJ存儲(chǔ)單元中，由于寫入位線WBL與磁隧道接合部MTJ之間的距離比具有作為寫入字線WWL功能的公用布線CML與磁隧道接合部MTJ之間的距離大。其結(jié)果，在實(shí)施例9的MTJ存儲(chǔ)單元中，有必要使相對(duì)大的數(shù)據(jù)寫入電流流過寫入位線WBL。
參照?qǐng)D69，在實(shí)施例9的存儲(chǔ)陣列中，如圖66所示的存儲(chǔ)單元MC被配置成行列狀。讀出字線RWL及寫入位線WBL沿著行方向配置。公用布線CML沿列方向配置。
關(guān)于公用布線CML也與讀出字線RWL等一樣，進(jìn)行總括的或表示特定的布線用的表記。
沿著行方向相鄰的存儲(chǔ)單元共有公用布線CML。
例如，屬于第一及第二存儲(chǔ)單元列的存儲(chǔ)單元群共有同一公用布線CML1，屬于第三及第四存儲(chǔ)單元列的存儲(chǔ)單元群共有同一公用布線CML2。對(duì)于以后的存儲(chǔ)單元列來說，也同樣地配置公用布線CML。
如果對(duì)應(yīng)于同一公用布線CML，多個(gè)存儲(chǔ)單元MC成為數(shù)據(jù)寫入及數(shù)據(jù)讀出的對(duì)象，則會(huì)發(fā)生數(shù)據(jù)沖突，所以存儲(chǔ)單元MC交替地配置。
由于這樣構(gòu)成，所以能緩和存儲(chǔ)陣列10的公用布線CML的布線間距。其結(jié)果，能有效地配置存儲(chǔ)單元MC，使存儲(chǔ)陣列10高集成化，能減少M(fèi)RAM裝置的芯片面積。
對(duì)于公用布線CML配置在圖35中設(shè)置的有選擇地將讀出電流供給讀出位線RBL用的外圍電路。
另外，對(duì)應(yīng)于各公用布線CML配置電流控制晶體管。在圖69中，代表性地示出了分別對(duì)應(yīng)于公用布線CML1及CML2的電流控制晶體管41-1及41-2。以下，在總括表記電流控制晶體管的情況下，只使用符號(hào)41。
電流控制晶體管41配置在對(duì)應(yīng)的公用布線CML和接地電壓Vss之間。電流控制晶體管41在公用布線CML起寫入字線WWL的作用的數(shù)據(jù)寫入時(shí)，影響控制信號(hào)WE的激活而導(dǎo)通。因此，能利用寫入字線驅(qū)動(dòng)器30w，使數(shù)據(jù)寫入電流Ip流過被激活成選擇狀態(tài)(電源電壓Vcc)的公用布線CML。
用圖67說明過，公用布線CML在數(shù)據(jù)讀出前的預(yù)充電電壓被設(shè)定為接地電壓Vss，所以通過再次響應(yīng)位線預(yù)充電信號(hào)BLPR而使電流控制晶體管41工作，能省略預(yù)充電晶體管44的配置。
另一方面，有選擇地將數(shù)據(jù)寫入電流供給寫入位線WBL用的外圍電路的結(jié)構(gòu)與圖35相同，所以詳細(xì)說明從略。
參照?qǐng)D70，在實(shí)施例9的變形例1的存儲(chǔ)陣列中，相鄰的存儲(chǔ)單元共有同一條寫入位線WBL。例如，屬于第二及第三存儲(chǔ)單元行的存儲(chǔ)單元群共有同一條寫入位線WBL2。對(duì)于以后的存儲(chǔ)單元列來說，也同樣配置寫入位線WBL。
為了正常地進(jìn)行數(shù)據(jù)寫入，必要的是不存在配置在同一條公用布線CML及同一條寫入位線WBL的交點(diǎn)上的多個(gè)存儲(chǔ)單元MC。因此，公用布線CML配置在各列中，另外存儲(chǔ)單元MC交替地配置。
對(duì)公用布線CML及寫入位線WBL進(jìn)行與數(shù)據(jù)寫入及數(shù)據(jù)讀出有關(guān)的外圍電路的結(jié)構(gòu)、以及數(shù)據(jù)讀出及數(shù)據(jù)寫入時(shí)的各存儲(chǔ)單元的工作情況與實(shí)施例9相同，其詳細(xì)說明從略。
由于這樣構(gòu)成，所以能緩和存儲(chǔ)陣列10中的寫入位線WBL的布線間距。其結(jié)果，能有效地配置存儲(chǔ)單元MC，使存儲(chǔ)陣列10高集成化，減少M(fèi)RAM裝置的芯片面積。
已經(jīng)說明過，在實(shí)施例9的MTJ存儲(chǔ)單元中，有必要使總體上大的數(shù)據(jù)寫入電流流過寫入位線WBL。因此，通過在相鄰的存儲(chǔ)單元之間共有寫入位線WBL，確保布線間距，能確保寫入位線WBL的布線幅度即斷面積，抑制電流密度。其結(jié)果，能提高M(jìn)RAM裝置的可靠性。另外，已經(jīng)說明過，考慮耐電遷移性能，選擇這些布線材質(zhì)，具有提高工作可靠性的效果。
參照?qǐng)D71，在實(shí)施例9的變形例2的存儲(chǔ)陣列中，隨著沿列方向相鄰的存儲(chǔ)單元的不同，共有同一條讀出字線RWL。例如，屬于第一及第二存儲(chǔ)單元行的存儲(chǔ)單元群共有同一條讀出字線RWL1。對(duì)于以后的存儲(chǔ)單元行來說，也同樣配置讀出字線RWL。
另外，隨著沿列方向相鄰的存儲(chǔ)單元的不同，共有同一條寫入位線WBL。例如，屬于第二及第三存儲(chǔ)單元行的存儲(chǔ)單元群共有同一條寫入位線WBL2。對(duì)于以后的存儲(chǔ)單元行來說，也同樣配置寫入位線WBL。
這里，為了正常地進(jìn)行數(shù)據(jù)讀出，由同一條讀出字線RWL選擇的多個(gè)存儲(chǔ)單元MC必須不同時(shí)與同一條公用布線CML耦合。因此，公用布線CML分別沿各存儲(chǔ)單元行配置，另外，存儲(chǔ)單元MC交替地配置。
其他部分的結(jié)構(gòu)與實(shí)施例9相同，其詳細(xì)說明從略。
由于這樣構(gòu)成，所以能緩和存儲(chǔ)陣列10中的讀出字線RWL及寫入位線WBL的布線間距。其結(jié)果，能有效地配置存儲(chǔ)單元MC，使存儲(chǔ)陣列10高集成化，減少M(fèi)RAM裝置的芯片面積。
參照?qǐng)D72，對(duì)于按照呈行列狀配置的實(shí)施例9構(gòu)成的存儲(chǔ)單元來說，在每個(gè)由相鄰的兩個(gè)存儲(chǔ)單元列形成的存儲(chǔ)單元列的組中，用對(duì)應(yīng)的兩條公用布線CML實(shí)現(xiàn)返回型位線結(jié)構(gòu)。例如，利用分別對(duì)應(yīng)于第一及第二存儲(chǔ)單元列的公用布線CML1及CML2(/CML)，能構(gòu)成相當(dāng)于讀出位線對(duì)的數(shù)據(jù)線對(duì)。
同樣，在每個(gè)由相鄰的兩個(gè)存儲(chǔ)單元行形成的存儲(chǔ)單元行的組中，用對(duì)應(yīng)的兩條寫入位線WBL實(shí)現(xiàn)返回型位線結(jié)構(gòu)。例如，利用分別對(duì)應(yīng)于第一及第二存儲(chǔ)單元行的寫入位線WBL1及WBL2(/WBL1)，能構(gòu)成寫入位線對(duì)。
對(duì)構(gòu)成寫入位線對(duì)的寫入位線WBL及/WBL進(jìn)行行選擇及數(shù)據(jù)寫入電流±Iw的供給用的外圍電路的結(jié)構(gòu)與圖39所示的相同，所以詳細(xì)說明從略。
另外，如果用符號(hào)CML及/CML統(tǒng)稱數(shù)據(jù)讀出時(shí)構(gòu)成數(shù)據(jù)線對(duì)的公用布線的各自的一條及各自的另一條，則對(duì)圖39所示結(jié)構(gòu)中的讀出位線RBL及/RBL進(jìn)行列選擇及讀出電流Is的供給用的外圍電路的結(jié)構(gòu)分別對(duì)應(yīng)于公用布線CML及/CML配置。
因此，在將實(shí)施例9的存儲(chǔ)單元配置成行列狀的情況下，也能用返回型位線結(jié)構(gòu)確保數(shù)據(jù)讀出及數(shù)據(jù)寫入的工作容限。
在實(shí)施例9的變形例4中，除了實(shí)施例9的變形例3所示的返回型位線結(jié)構(gòu)以外，還謀求相鄰的存儲(chǔ)單元之間的寫入位線WBL的共有。
參照?qǐng)D73，在實(shí)施例9的變形例4的存儲(chǔ)陣列中，隨著沿列方向相鄰的存儲(chǔ)單元的不同，而共有同一的寫入位線WBL。
另一方面，在讀出字線RWL被激活而進(jìn)行數(shù)據(jù)讀出時(shí)，由于存儲(chǔ)單元列與具有作為讀出位線RBL功能的各公用布線CML每隔一條相連接，所以在由相鄰的兩個(gè)存儲(chǔ)單元列形成的存儲(chǔ)單元列的組中形成數(shù)據(jù)線對(duì)，基于返回型位線結(jié)構(gòu)，能進(jìn)行與實(shí)施例9的變形例3同樣的數(shù)據(jù)讀出。
另一方面，在數(shù)據(jù)寫入時(shí)，由于共有寫入位線WBL，所以不能進(jìn)行基于返回型位線結(jié)構(gòu)的數(shù)據(jù)寫入。因此，在實(shí)施例9的變形例4中，與寫入位線WBL的選擇有關(guān)的外圍電路與圖69所示同樣地配置。因此，與實(shí)施例9的情況一樣，能用電路結(jié)構(gòu)簡單的數(shù)據(jù)寫入電路51b進(jìn)行數(shù)據(jù)寫入。
另外，雖然不能進(jìn)行基于返回型位線結(jié)構(gòu)的數(shù)據(jù)寫入，但能緩和存儲(chǔ)陣列10中的寫入字線WWL的布線間距。其結(jié)果，能進(jìn)一步謀求由存儲(chǔ)陣列10的高集成化實(shí)現(xiàn)的MRAM裝置的芯片面積的減少。
在實(shí)施例9的變形例5中，除了實(shí)施例9的變形例3所示的返回型位線結(jié)構(gòu)以外，還謀求相鄰的存儲(chǔ)單元之間的讀出位線RBL的共有。
參照?qǐng)D74，在實(shí)施例9的變形例5的存儲(chǔ)陣列中，隨著沿列方向相鄰的存儲(chǔ)單元的不同，而共有同一的讀出字線RWL。
讀出/寫入控制電路60包括與實(shí)施例9的變形例3同樣配置的補(bǔ)償晶體管62及寫入位線電壓控制晶體管65。
在數(shù)據(jù)寫入時(shí)，由于各寫入位線WBL每隔一條與存儲(chǔ)單元列連接，所以每個(gè)由相鄰的兩個(gè)存儲(chǔ)單元行形成的存儲(chǔ)單元行的組能形成寫入位線對(duì)。其結(jié)果，基于返回型位線結(jié)構(gòu)，能進(jìn)行與實(shí)施例9的變形例3同樣的數(shù)據(jù)寫入，具有同樣的效果。
另一方面，在多個(gè)存儲(chǔ)單元行之間共有的讀出字線RWL被激活而進(jìn)行數(shù)據(jù)讀出時(shí)，不能進(jìn)行基于返回型位線結(jié)構(gòu)的數(shù)據(jù)讀出。因此，在實(shí)施例9的變形例5中，與具有作為讀出位線RBL功能的公用布線CML的選擇有關(guān)的外圍電路與圖69所示同樣地配置。
由于這樣構(gòu)成，所以雖然不能謀求確保返回型位線結(jié)構(gòu)的工作容限，但能緩和存儲(chǔ)陣列10中的讀出字線RWL的布線間距，能正常地進(jìn)行數(shù)據(jù)讀出。其結(jié)果，能謀求由存儲(chǔ)陣列10的高集成化實(shí)現(xiàn)的MRAM裝置的芯片面積的減少。
因此，采用實(shí)施例9的存儲(chǔ)單元，能實(shí)現(xiàn)以下兩個(gè)方面由基于返回型位線結(jié)構(gòu)的數(shù)據(jù)寫入來確保工作容限、簡化外圍電路及降低數(shù)據(jù)寫入噪聲；以及基于讀出字線RWL的共有化的存儲(chǔ)陣列10的高集成化。
參照?qǐng)D75，在實(shí)施例10的MTJ存儲(chǔ)單元中，存取晶體管ATR被耦合在公用布線CML和磁隧道接合部MTJ之間。讀出字線RWL與存取晶體管ATR的柵極耦合。寫入位線WBL沿著與讀出字線RWL同一方向配置，與磁隧道接合部MTJ導(dǎo)電性地耦合。
數(shù)據(jù)寫入時(shí)，公用布線CML與寫入字線WWL一樣，由寫入字線驅(qū)動(dòng)器30w有選擇地被激活。另一方面，在數(shù)據(jù)讀出時(shí)，讀出電流Is被供給公用布線CML。
數(shù)據(jù)寫入時(shí)，由于電流控制晶體管41-1～41-m導(dǎo)通，所以被激活成選擇狀態(tài)(高電平)的公用布線CML與寫入字線WWL一樣，有數(shù)據(jù)寫入電流±Iw流過。另一方面，數(shù)據(jù)讀出時(shí)，電流控制晶體管41-1～41-m被阻斷，用圖67說明過，由沿著公用布線CML～磁隧道接合部MTJ～存取晶體管ATR～寫入位線WBL(接地電壓Vss)路徑流過的讀出電流Is在公用布線CML中產(chǎn)生與磁隧道接合部MTJ的存儲(chǔ)數(shù)據(jù)對(duì)應(yīng)的電壓變化。
因此，與實(shí)施例9相同，能使公用布線CML一并具有數(shù)據(jù)寫入時(shí)的寫入字線WWL的功能及數(shù)據(jù)讀出時(shí)的讀出位線RBL的功能，能減少布線數(shù)。
另外，由于將讀出字線RWL和數(shù)據(jù)寫入時(shí)具有作為寫入字線功能的公用布線CML沿互相正交的方向配置，所以獨(dú)立地配置讀出字線驅(qū)動(dòng)器30r和寫入字線驅(qū)動(dòng)器30w，能獲得與實(shí)施例6同樣的效果。
參照?qǐng)D76，在實(shí)施例10的MTJ存儲(chǔ)單元中，公用布線CML配置在第一金屬布線層M1中，與存取晶體管ATR的源/漏區(qū)110導(dǎo)電性地耦合。讀出字線RWL與存取晶體管ATR的柵極130在同一層中形成。
源/漏區(qū)120配置在第二金屬布線層M2中，以便通過在第一金屬布線層M1中形成的金屬布線、勢(shì)壘金屬140及在接觸孔中形成的金屬膜150，與磁隧道接合部MTJ導(dǎo)電性地耦合。
因此，利用通過存取晶體管ATR將公用布線CML和磁隧道接合部MTJ耦合起來的結(jié)構(gòu)，公用布線CML能只在存取晶體管ATR導(dǎo)通時(shí)與磁隧道接合部MTJ耦合。其結(jié)果，數(shù)據(jù)讀出時(shí)能抑制具有作為寫入位線RBL功能的公用布線CML的容量，能進(jìn)一步謀求數(shù)據(jù)讀出工作的高速化。
另外，實(shí)施例10的MTJ存儲(chǔ)單元中的數(shù)據(jù)寫入及數(shù)據(jù)讀出時(shí)的各布線的電壓及電流波形與圖實(shí)施例9相同，所以詳細(xì)說明從略。
另外，在實(shí)施例10的MTJ存儲(chǔ)單元中，具有作為寫入字線WWL功能的公用布線CML與磁隧道接合部MTJ之間的距離比寫入位線WBL與磁隧道接合部MTJ之間的距離大。其結(jié)果，在實(shí)施例10的MTJ存儲(chǔ)單元中，有必要使相對(duì)大的數(shù)據(jù)寫入電流流過公用布線CML。
參照?qǐng)D77，在實(shí)施例10的存儲(chǔ)陣列中，圖75所示的存儲(chǔ)單元MC配置成行列狀。
讀出字線RWL及寫入位線WBL沿行方向配置。公用布線CML沿列方向配置。
沿著行方向相鄰的存儲(chǔ)單元共有公用布線CML。
例如，屬于第一及第二存儲(chǔ)單元列的存儲(chǔ)單元群共有同一公用布線CML1，屬于第三及第四存儲(chǔ)單元列的存儲(chǔ)單元群共有同一公用布線CML2。對(duì)于以后的存儲(chǔ)單元列來說，也同樣地配置公用布線CML。
如果對(duì)應(yīng)于同一公用布線CML，多個(gè)存儲(chǔ)單元MC成為數(shù)據(jù)寫入及數(shù)據(jù)讀出的對(duì)象，則會(huì)發(fā)生數(shù)據(jù)沖突，所以存儲(chǔ)單元MC交替地配置。
由于這樣構(gòu)成，所以能緩和存儲(chǔ)陣列10的公用布線CML的布線間距。其結(jié)果，能有效地配置存儲(chǔ)單元MC，使存儲(chǔ)陣列10高集成化，能減少M(fèi)RAM裝置的芯片面積。
有選擇地將數(shù)據(jù)寫入電流供給公用布線CML及寫入位線WBL用的外圍電路的結(jié)構(gòu)與圖69相同，所以詳細(xì)說明從略。
已經(jīng)說明過，在實(shí)施例10的MTJ存儲(chǔ)單元中，有必要使總體上大的數(shù)據(jù)寫入電流流過公用布線CML。因此，通過在相鄰的存儲(chǔ)單元之間共有公用布線CML，能確保公用布線CML的布線幅度即斷面積，抑制電流密度。其結(jié)果，能提高M(jìn)RAM裝置的可靠性。另外，已經(jīng)說明過，考慮耐電遷移性能，選擇這些布線材質(zhì)，具有提高工作可靠性的效果。
參照?qǐng)D78，在實(shí)施例10的變形例1的存儲(chǔ)陣列中，相鄰的存儲(chǔ)單元共有同一條寫入位線WBL。例如，屬于第二及第三存儲(chǔ)單元行的存儲(chǔ)單元群共有同一條寫入位線WBL2。對(duì)于以后的存儲(chǔ)單元行來說，也同樣配置寫入位線WBL。
為了正常地進(jìn)行數(shù)據(jù)寫入，必要的是不存在配置在同一條公用布線CML及同一條寫入位線WBL的交點(diǎn)上的多個(gè)存儲(chǔ)單元MC。因此，公用布線CML配置在各行中，另外存儲(chǔ)單元MC交替地配置。
對(duì)公用布線CML及寫入位線WBL進(jìn)行與數(shù)據(jù)寫入及數(shù)據(jù)讀出有關(guān)的外圍電路的結(jié)構(gòu)、以及數(shù)據(jù)讀出及數(shù)據(jù)寫入時(shí)的各存儲(chǔ)單元的工作情況與實(shí)施例10相同，其詳細(xì)說明從略。
由于這樣構(gòu)成，所以能緩和存儲(chǔ)陣列10的寫入位線WBL的布線間距。其結(jié)果，能有效地配置存儲(chǔ)單元MC，使存儲(chǔ)陣列10高集成化，能減少M(fèi)RAM裝置的芯片面積。
參照?qǐng)D79，在實(shí)施例10的變形例2的存儲(chǔ)陣列中，隨著沿列方向相鄰的存儲(chǔ)單元的不同，共有同一條讀出字線RWL。例如，屬于第一及第二存儲(chǔ)單元行的存儲(chǔ)單元群共有同一條讀出字線RWL1。對(duì)于以后的存儲(chǔ)單元行來說，也同樣配置讀出字線RWL。
另外，隨著沿列方向相鄰的存儲(chǔ)單元的不同，共有同一條寫入位線WBL。例如，屬于第二及第三存儲(chǔ)單元行的存儲(chǔ)單元群共有同一條寫入位線WBL2。對(duì)于以后的存儲(chǔ)單元行來說，也同樣配置寫入位線WBL。
這里，為了正常地進(jìn)行數(shù)據(jù)讀出，由同一條讀出字線RWL選擇的多個(gè)存儲(chǔ)單元MC必須不同時(shí)與同一條公用布線CML耦合。因此，公用布線CML分別沿各存儲(chǔ)單元行配置，另外，存儲(chǔ)單元MC交替地配置。
其他部分的結(jié)構(gòu)與實(shí)施例10相同，其詳細(xì)說明從略。
由于這樣構(gòu)成，所以能緩和存儲(chǔ)陣列10中的讀出字線RWL及寫入位線WBL的布線間距。其結(jié)果，能有效地配置存儲(chǔ)單元MC，使存儲(chǔ)陣列10高集成化，減少M(fèi)RAM裝置的芯片面積。
參照?qǐng)D80，對(duì)于按照呈行列狀配置的實(shí)施例10構(gòu)成的存儲(chǔ)單元來說，在每個(gè)由相鄰的兩個(gè)存儲(chǔ)單元列形成的存儲(chǔ)單元列的組中，用對(duì)應(yīng)的兩條公用布線CML實(shí)現(xiàn)返回型位線結(jié)構(gòu)。例如，利用分別對(duì)應(yīng)于第一及第二存儲(chǔ)單元列的公用布線CML1及CML2(/CML)，能構(gòu)成相當(dāng)于讀出位線對(duì)的數(shù)據(jù)線對(duì)。
同樣，在每個(gè)由相鄰的兩個(gè)存儲(chǔ)單元行形成的存儲(chǔ)單元行的組中，用對(duì)應(yīng)的兩條寫入位線WBL實(shí)現(xiàn)返回型位線結(jié)構(gòu)。例如，利用分別對(duì)應(yīng)于第一及第二存儲(chǔ)單元行的寫入位線WBL1及WBL2(/WBL1)，能構(gòu)成寫入位線對(duì)。
對(duì)構(gòu)成寫入位線對(duì)的寫入位線WBL及/WBL進(jìn)行行選擇及數(shù)據(jù)寫入電流±Iw的供給用的外圍電路的結(jié)構(gòu)與圖72所示的相同，所以詳細(xì)說明從略。
同樣，數(shù)據(jù)讀出時(shí)對(duì)構(gòu)成數(shù)據(jù)線對(duì)的公用布線CML及/CML進(jìn)行對(duì)應(yīng)的列選擇及讀出電流Is的供給用的外圍電路的結(jié)構(gòu)與圖72所示的相同，所以詳細(xì)說明從略。
因此，在將實(shí)施例10的存儲(chǔ)單元配置成行列狀的情況下，也能用返回型位線結(jié)構(gòu)確保數(shù)據(jù)讀出及數(shù)據(jù)寫入的工作容限。

在實(shí)施例10的變形例4中，除了實(shí)施例10的變形例3所示的返回型位線結(jié)構(gòu)以外，還謀求相鄰的存儲(chǔ)單元之間的寫入位線WBL的共有。
參照?qǐng)D81，在實(shí)施例10的變形例4的存儲(chǔ)陣列中，隨著沿列方向相鄰的存儲(chǔ)單元的不同，而共有寫入位線WBL。
在讀出字線RWL被激活而進(jìn)行數(shù)據(jù)讀出時(shí)，由于存儲(chǔ)單元列與具有作為讀出位線RBL功能的各公用布線CML每隔一條相連接，所以在由相鄰的兩個(gè)存儲(chǔ)單元列形成的存儲(chǔ)單元列的組中形成數(shù)據(jù)線對(duì)，基于返回型位線結(jié)構(gòu)，能進(jìn)行與實(shí)施例10的變形例3同樣的數(shù)據(jù)讀出。
另一方面，在數(shù)據(jù)寫入時(shí)，由于共有寫入位線WBL，所以不能進(jìn)行基于返回型位線結(jié)構(gòu)的數(shù)據(jù)寫入。因此，在實(shí)施例10的變形例4中，與寫入位線WBL的選擇有關(guān)的外圍電路與圖77所示同樣地配置。因此，與實(shí)施例10的情況一樣，能用電路結(jié)構(gòu)簡單的數(shù)據(jù)寫入電路51b進(jìn)行數(shù)據(jù)寫入。
另外，雖然不能進(jìn)行基于返回型位線結(jié)構(gòu)的數(shù)據(jù)寫入，但能緩和存儲(chǔ)陣列10中的寫入字線WWL的布線間距。其結(jié)果，能進(jìn)一步謀求由存儲(chǔ)陣列10的高集成化實(shí)現(xiàn)的MRAM裝置的芯片面積的減少。
在實(shí)施例10的變形例5中，除了實(shí)施例10的變形例3所示的返回型位線結(jié)構(gòu)以外，還謀求相鄰的存儲(chǔ)單元之間的讀出位線RBL的共有。
參照?qǐng)D82，在實(shí)施例10的變形例5的存儲(chǔ)陣列中，隨著沿列方向相鄰的存儲(chǔ)單元的不同，而共有同一的讀出字線RWL。
讀出/寫入控制電路60包括與實(shí)施例10的變形例3同樣配置的補(bǔ)償晶體管62及寫入位線電壓控制晶體管65。
在數(shù)據(jù)寫入時(shí)，由于各寫入位線WBL每隔一條與存儲(chǔ)單元列連接，所以每個(gè)由相鄰的兩個(gè)存儲(chǔ)單元行形成的存儲(chǔ)單元行的組能形成寫入位線對(duì)。其結(jié)果，基于返回型位線結(jié)構(gòu)，能進(jìn)行與實(shí)施例10的變形例3同樣的數(shù)據(jù)寫入，具有同樣的效果。
另一方面，在多個(gè)存儲(chǔ)單元行之間共有的讀出字線RWL被激活而進(jìn)行數(shù)據(jù)讀出時(shí)，不能進(jìn)行基于返回型位線結(jié)構(gòu)的數(shù)據(jù)讀出。因此，在實(shí)施例10的變形例5中，與具有作為讀出位線RBL功能的公用布線CML的選擇有關(guān)的外圍電路與圖69所示同樣地配置。
由于這樣構(gòu)成，所以雖然不能謀求確保返回型位線結(jié)構(gòu)的工作容限，但能緩和存儲(chǔ)陣列10中的讀出字線RWL的布線間距，能正常地進(jìn)行數(shù)據(jù)讀出。其結(jié)果，能謀求由存儲(chǔ)陣列10的高集成化實(shí)現(xiàn)的MRAM裝置的芯片面積的減少。
因此，采用實(shí)施例10的存儲(chǔ)單元，能實(shí)現(xiàn)以下兩個(gè)方面由基于返回型位線結(jié)構(gòu)的數(shù)據(jù)寫入來確保工作容限、簡化外圍電路及降低數(shù)據(jù)寫入噪聲；以及基于讀出字線RWL的共有化的存儲(chǔ)陣列10的高集成化。
權(quán)利要求
1.一種薄膜磁性體存儲(chǔ)裝置，其特征在于備有存儲(chǔ)陣列(10)，包括呈行列狀配置的分別對(duì)應(yīng)于存儲(chǔ)數(shù)據(jù)的電平、具有第一及第二電阻值兩者中的某一者的多個(gè)磁性體存儲(chǔ)單元(MC、MCD)；多條第一位線(BL)，分別對(duì)應(yīng)于磁性體存儲(chǔ)單元的列設(shè)置；多條讀出字線(RWL)，分別對(duì)應(yīng)于磁性體存儲(chǔ)單元的行設(shè)置，將對(duì)應(yīng)于進(jìn)行地址選擇的上述行的磁性體存儲(chǔ)單元分別導(dǎo)電性地耦合在設(shè)定為第一電壓(Vcc)的上述多條第一位線和第二電壓(Vss)之間，使數(shù)據(jù)讀出電流(Is)通過上述磁性體存儲(chǔ)單元；第一讀出數(shù)據(jù)線(RDB)，用來傳遞讀出數(shù)據(jù)(DOUT)；讀出門電路(RG、RCG)，對(duì)應(yīng)于多條第一位線中的進(jìn)行地址選擇的列中的一條的電壓，設(shè)定上述第一讀出數(shù)據(jù)線的電壓；數(shù)據(jù)讀出電路(55a、55b、55c)，根據(jù)上述第一讀出數(shù)據(jù)線的電壓，設(shè)定讀出數(shù)據(jù)的數(shù)據(jù)電平。
2.一種具有通常工作方式和測試方式的薄膜磁性體存儲(chǔ)裝置，其特征在于備有存儲(chǔ)陣列(10)，具有呈行列狀配置的多個(gè)磁性體存儲(chǔ)單元(MC、MCD)，上述多個(gè)磁性體存儲(chǔ)單元中的每一個(gè)具有在由第一及第二數(shù)據(jù)寫入電流(Ip、±Iw)施加的數(shù)據(jù)寫入磁場比規(guī)定磁場大的情況下，隨寫入的存儲(chǔ)數(shù)據(jù)電平的不同而不同的電阻值；多條寫入字線(WWL)，對(duì)應(yīng)于上述磁性體存儲(chǔ)單元的行分別設(shè)置，在數(shù)據(jù)寫入時(shí)根據(jù)行選擇結(jié)果，有選擇地被激活；寫入字線驅(qū)動(dòng)電路(30)，對(duì)被激活的上述多條字線供給對(duì)應(yīng)于第一控制結(jié)點(diǎn)(Np1)的電壓電平的電流量的上述第一數(shù)據(jù)寫入電流；數(shù)據(jù)寫入電路(51a、51b、51c)，在上述數(shù)據(jù)寫入時(shí)，供給對(duì)應(yīng)于第二控制結(jié)點(diǎn)(Nf1)的電壓電平的電流量的上述第二數(shù)據(jù)寫入電流；多條位線(BL)，分別對(duì)應(yīng)于上述磁性體存儲(chǔ)單元的列設(shè)置，上述數(shù)據(jù)寫入時(shí)，根據(jù)列選擇結(jié)果有選擇地連接上述數(shù)據(jù)寫入電路；上述寫入字線驅(qū)動(dòng)電路及上述數(shù)據(jù)寫入電路兩者中的至少一者包括在上述測試方式時(shí)，從外部設(shè)定對(duì)應(yīng)于上述第一及第二控制結(jié)點(diǎn)中的一者的電壓電平用的輸入端子(202、204/212、214/270-273)。
3.一種薄膜磁性體存儲(chǔ)裝置，其特征在于還備有存儲(chǔ)陣列(10)，有配置成行列狀的多個(gè)磁性體存儲(chǔ)單元(MC、MCD)，上述多個(gè)磁性體存儲(chǔ)單元中的每一個(gè)包括磁存儲(chǔ)部(MTJ)，該磁存儲(chǔ)部具有在由第一及第二數(shù)據(jù)寫入電流(Ip、±Iw)施加的數(shù)據(jù)寫入磁場比規(guī)定磁場大的情況下，隨寫入的存儲(chǔ)數(shù)據(jù)電平的不同而具有第一及第二電阻值中的某一者；多條寫入字線(WWL)，對(duì)應(yīng)于上述磁性體存儲(chǔ)單元的行分別設(shè)置，各條寫入字線在數(shù)據(jù)寫入時(shí)由于流過上述第一數(shù)據(jù)寫入電流，而根據(jù)地址選擇結(jié)果，有選擇地被激活；多條位線對(duì)(BLP)，為了流過上述第二數(shù)據(jù)寫入電流而對(duì)應(yīng)于上述磁性體存儲(chǔ)單元的列分別設(shè)置，各位線對(duì)包括第一及第二位線(BL、/BL)；上述各第一及第二位線是由在半導(dǎo)體基板(SUB)上將上述磁存儲(chǔ)部夾在中間配置的第一及第二金屬布線層(M2、M3/M4)中形成的布線構(gòu)成的，耦合電路(62)，分別對(duì)應(yīng)于上述多個(gè)位線對(duì)設(shè)置，用來將各個(gè)對(duì)應(yīng)的上述第一位線及第二位線之間導(dǎo)電性地耦合起來，上述第二數(shù)據(jù)寫入電流往復(fù)地流過由上述耦合電路導(dǎo)電性地耦合起來的上述第一及第二位線。
4.一種薄膜磁性體存儲(chǔ)裝置，其特征在于還備有存儲(chǔ)陣列(10)，有配置成行列狀的多個(gè)磁性體存儲(chǔ)單元(MC、MCD)，上述多個(gè)磁性體存儲(chǔ)單元中的每一個(gè)包括磁存儲(chǔ)部(MTJ)，該磁存儲(chǔ)部具有在由第一及第二數(shù)據(jù)寫入電流(±Iw、Ip)施加的數(shù)據(jù)寫入磁場比規(guī)定磁場大的情況下，隨寫入的存儲(chǔ)數(shù)據(jù)電平的不同而具有不同的電阻值；多條位線(BL)，對(duì)應(yīng)于上述磁性體存儲(chǔ)單元的列分別設(shè)置，每一條都是為了流過上述第一數(shù)據(jù)寫入電流而設(shè)置的；多條寫入字線(WWL)，對(duì)應(yīng)于上述磁性體存儲(chǔ)單元的行分別設(shè)置，各條寫入字線在上述數(shù)據(jù)寫入時(shí)為了流過上述第二數(shù)據(jù)寫入電流，根據(jù)地址選擇結(jié)果，有選擇地被激活；各上述寫入字線包括第一及第二子寫入字線，該第一及第二子寫入字線是在半導(dǎo)體基板(SUB)上，且在沿著上下方向?qū)⑸鲜龃糯鎯?chǔ)部夾在中間配置的第一及第二金屬布線層(M2、M4)上分別形成的，多個(gè)耦合電路(145、TSW)，分別對(duì)應(yīng)于上述多條寫入字線設(shè)置，用來將對(duì)應(yīng)的上述第一及第二子寫入字線之間導(dǎo)電性地耦合起來，上述第二數(shù)據(jù)寫入電流往復(fù)地流過由上述多個(gè)耦合電路中的對(duì)應(yīng)的一個(gè)導(dǎo)電性地耦合起來的上述第一及第二子寫入字線。
5.一種薄膜磁性體存儲(chǔ)裝置，其特征在于備有存儲(chǔ)陣列(10)，包括配置成行列狀的多個(gè)磁性體存儲(chǔ)單元(MCD)，上述多個(gè)磁性體存儲(chǔ)單元中的每一個(gè)包括磁存儲(chǔ)部(MTJ)，該磁存儲(chǔ)部具有在由第一及第二數(shù)據(jù)寫入電流(Ip、±Iw)施加的數(shù)據(jù)寫入磁場比規(guī)定磁場大的情況下，隨寫入的存儲(chǔ)數(shù)據(jù)電平的不同而不同的電阻值；多條讀出字線(RWL)，對(duì)應(yīng)于上述磁性體存儲(chǔ)單元的行設(shè)置，在數(shù)據(jù)讀出時(shí)，根據(jù)地址選擇結(jié)果，驅(qū)動(dòng)第一電壓(Vss)；多條寫入字線(WWL)，對(duì)應(yīng)于上述行設(shè)置，在數(shù)據(jù)寫入時(shí)為了流過上述第一數(shù)據(jù)寫入電流，根據(jù)上述地址選擇結(jié)果，有選擇地被激活；多條位線(BL)，對(duì)應(yīng)于上述磁性體存儲(chǔ)單元的列，沿著與上述多條寫入字線交叉的方向設(shè)置，每一條都與對(duì)應(yīng)的上述磁存儲(chǔ)部耦合；上述多條位線中根據(jù)上述地址選擇結(jié)果被選擇的一條在上述數(shù)據(jù)讀出時(shí)及數(shù)據(jù)寫入時(shí)，分別流過數(shù)據(jù)讀出電流(Is)及上述第二數(shù)據(jù)寫入電流，各上述磁性體存儲(chǔ)單元還包括連接在對(duì)應(yīng)的上述磁存儲(chǔ)部和上述對(duì)應(yīng)的讀出字線中的對(duì)應(yīng)的列之間的整流存取元件(DM)。
6.一種薄膜磁性體存儲(chǔ)裝置，其特征在于備有存儲(chǔ)陣列(10)，包括配置成行列狀的多個(gè)磁性體存儲(chǔ)單元(MCD’)，上述多個(gè)磁性體存儲(chǔ)單元中的每一個(gè)包括磁存儲(chǔ)部(MTJ)，上述磁存儲(chǔ)部具有在由第一及第二數(shù)據(jù)寫入電流(Ip、±Iw)施加的數(shù)據(jù)寫入磁場比規(guī)定磁場大的情況下，隨寫入的存儲(chǔ)數(shù)據(jù)電平的不同而不同的電阻值，多條字線(WL)，對(duì)應(yīng)于上述磁性體存儲(chǔ)單元的行設(shè)置，在沿著列方向相鄰的上述磁性體存儲(chǔ)單元之間共有各條字線，上述多條字線中根據(jù)地址選擇結(jié)果被選擇的一條在數(shù)據(jù)寫入時(shí)及數(shù)據(jù)讀出時(shí)，分別流過上述第一數(shù)據(jù)寫入電流數(shù)據(jù)及讀出電流(Is)而被激活；多條位線(BL)，對(duì)應(yīng)于上述磁性體存儲(chǔ)單元的列，沿著與上述多條字線交叉的方向設(shè)置，與對(duì)應(yīng)的上述磁存儲(chǔ)部耦合；上述多條位線中根據(jù)地址選擇結(jié)果被選擇的一條在上述數(shù)據(jù)讀出時(shí)及數(shù)據(jù)寫入時(shí)，分別流過上述數(shù)據(jù)讀出電流及上述第二數(shù)據(jù)寫入電流，上述磁性體存儲(chǔ)單元還包括連接在上述磁存儲(chǔ)部和上述字線之間的整流存取元件(DM)。
7.一種薄膜磁性體存儲(chǔ)裝置，其特征在于備有存儲(chǔ)陣列(10)，具有配置成行列狀的多個(gè)磁性體存儲(chǔ)單元(MC)，上述多個(gè)磁性體存儲(chǔ)單元中的每一個(gè)包括磁存儲(chǔ)部(MTJ)，上述磁存儲(chǔ)部具有在由第一及第二數(shù)據(jù)寫入電流(Ip、±Iw)施加的數(shù)據(jù)寫入磁場比規(guī)定磁場大的情況下，隨寫入的存儲(chǔ)數(shù)據(jù)電平的不同而不同的電阻值，以及存儲(chǔ)單元選擇門(ATR)，用來在數(shù)據(jù)讀出時(shí)使數(shù)據(jù)讀出電流(Is)通過上述磁存儲(chǔ)部；多條讀出字線(RWL)分別對(duì)應(yīng)于磁性體存儲(chǔ)單元的行設(shè)置，在數(shù)據(jù)讀出時(shí)，各條讀出字線根據(jù)地址選擇結(jié)果，使對(duì)應(yīng)的上述存儲(chǔ)單元選擇門工作；多條寫入字線(WWL)，分別對(duì)應(yīng)于磁性體存儲(chǔ)單元的列設(shè)置，在數(shù)據(jù)寫入時(shí)為了流過上述第一數(shù)據(jù)寫入電流，根據(jù)上述地址選擇結(jié)果，有選擇地被驅(qū)動(dòng)成激活狀態(tài)；多條寫入數(shù)據(jù)線(WBL)，分別對(duì)應(yīng)于上述行設(shè)置，在上述數(shù)據(jù)寫入時(shí)使上述第二數(shù)據(jù)寫入電流流過；多條讀出數(shù)據(jù)線(RBL)，分別對(duì)應(yīng)于上述列設(shè)置，在上述數(shù)據(jù)讀出時(shí)使上述數(shù)據(jù)讀出電流流過；相鄰的上述磁性體存儲(chǔ)單元共有上述多條寫入字線、上述多條讀出字線、多條寫入數(shù)據(jù)線、以及上述多條讀出數(shù)據(jù)線中的至少一個(gè)中的對(duì)應(yīng)的一條。
8.一種薄膜磁性體存儲(chǔ)裝置，其特征在于備有存儲(chǔ)陣列(10)，具有配置成行列狀的多個(gè)磁性體存儲(chǔ)單元(MC)，上述多個(gè)磁性體存儲(chǔ)單元中的每一個(gè)包括磁存儲(chǔ)部(MTJ)，具有在由第一及第二數(shù)據(jù)寫入電流(±Iw、Ip)施加的數(shù)據(jù)寫入磁場比規(guī)定磁場大的情況下，隨寫入的存儲(chǔ)數(shù)據(jù)電平的不同而不同的電阻值，以及存儲(chǔ)單元選擇門(ATR)，用來在數(shù)據(jù)讀出時(shí)使數(shù)據(jù)讀出電流(Is)通過上述磁存儲(chǔ)部；多條讀出字線(RWL)，分別對(duì)應(yīng)于上述磁性體存儲(chǔ)單元的行設(shè)置，在數(shù)據(jù)讀出時(shí)，各條讀出字線根據(jù)地址選擇結(jié)果，使對(duì)應(yīng)的上述存儲(chǔ)單元選擇門工作；多條寫入數(shù)據(jù)線(WBL)，分別對(duì)應(yīng)于上述行設(shè)置，在上述數(shù)據(jù)寫入時(shí)使第一數(shù)據(jù)寫入電流流過；多條公用布線(CML)分別對(duì)應(yīng)于上述列設(shè)置，上述多條公用布線中的每一條在數(shù)據(jù)讀出時(shí)，根據(jù)上述地址選擇結(jié)果，有選擇地接受上述數(shù)據(jù)讀出電流的供給，上述多條公用布線中的每一條在上述數(shù)據(jù)寫入時(shí)，根據(jù)上述地址選擇結(jié)果，為了流過上述第二數(shù)據(jù)寫入電流，有選擇地驅(qū)動(dòng)成第一電壓(Vcc)；電流控制電路(40)，在上述數(shù)據(jù)寫入時(shí)及上述數(shù)據(jù)讀出時(shí)，使與第一電壓不同的第二電壓(Vss)和各上述公用布線之間導(dǎo)電性地耦合及斷開；相鄰的上述磁性體存儲(chǔ)單元共有上述多條寫入數(shù)據(jù)線、上述多條讀出數(shù)據(jù)線及上述多條公用布線中的至少一個(gè)中的對(duì)應(yīng)的一條。
全文摘要
一種備有具有磁隧道接合部的存儲(chǔ)單元的薄膜磁性體存儲(chǔ)裝置,數(shù)據(jù)讀出時(shí),存儲(chǔ)單元(MC)及空存儲(chǔ)單元(DMC)分別被耦合在位線(BL、/BL)中的各一條上,流過數(shù)據(jù)讀出電流。在所選擇的存儲(chǔ)單元列中,讀出門(RG)根據(jù)兩條位線(BL、/BL)的電壓,驅(qū)動(dòng)對(duì)應(yīng)的兩條讀出數(shù)據(jù)總線(RDB、/RDB)的電壓。數(shù)據(jù)讀出電路55a放大讀出數(shù)據(jù)總線(RDB、/RDB)之間的電位差,輸出讀出數(shù)據(jù)(DOUT)。利用讀出門(RG)能將讀出數(shù)據(jù)總線(RDB、/RDB)和數(shù)據(jù)讀出電流路徑切斷,所以能使位線(BL、/BL)中的電壓迅速變化,使數(shù)據(jù)讀出高速化。
文檔編號(hào)H01L27/105GK1361534SQ01125558
公開日2002年7月31日 申請(qǐng)日期2001年8月13日 優(yōu)先權(quán)日2000年12月25日
發(fā)明者日高秀人 申請(qǐng)人:三菱電機(jī)株式會(huì)社