專(zhuān)利名稱(chēng)：具有基底接觸的絕緣層上有硅的結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種絕緣層上有硅(silicon on insulator，SOI)的組件的結(jié)構(gòu)，特別涉及一種具有基底接觸(substrate contact，body contact)的絕緣層上有硅的結(jié)構(gòu)。
絕緣層上有硅的結(jié)構(gòu)可提供傳統(tǒng)組件所無(wú)法提供的隔離結(jié)構(gòu)。在其具有較佳的組件隔離情況下，使閉鎖(latch-up)與基底耦合(substratecoupling)等效應(yīng)得以消除或減小。此外，絕緣層上有硅的組件結(jié)構(gòu)可減少因接面電容所導(dǎo)致的寄生電容，進(jìn)而使絕緣層上有硅的技術(shù)可以應(yīng)用于面積小、集成度高以及高速的細(xì)件上。基于上述優(yōu)點(diǎn)，使得絕緣層上有硅的組件技術(shù)已成為目前一個(gè)重要的半導(dǎo)體組件技術(shù)，并已發(fā)展出許多不同種類(lèi)的SOI金氧半晶體管，其中完全空乏(full depleted)的金氧半晶體管(MOS)為最受歡迎的一種。
完全空乏金氧半晶體管具有高電流驅(qū)動(dòng)能力，使信道效應(yīng)減弱，并可減少熱載子效應(yīng)(hot carrier degradation)等優(yōu)點(diǎn)。然而，SOI金氧半晶體管的浮動(dòng)基底(floating substrate)也造成其它問(wèn)題，例如，漏極電流的頸結(jié)效應(yīng)(kink effect)、不正常的次臨限斜率(sub-thresholdslope)、低崩潰電壓(break down voltage)和因?yàn)閭?cè)向寄生雙載子晶體管(lateral parasitic BJT)所造成的閉鎖效應(yīng)(latch effect)等。
有鑒于此，本發(fā)明的目的就是在于提供一種具有基底接觸的絕緣層上有硅的結(jié)構(gòu)，用以降低基底效應(yīng)，提升電路效能。
本發(fā)明提供一種具有基底接觸的絕緣層上有硅的結(jié)構(gòu)，包括一絕緣層上有硅的基底，而基底上具有一絕緣層，絕緣層上具有一硅層，硅層上形成一柵極，且柵極側(cè)邊的硅層中分別形成一源極區(qū)與一漏極區(qū)，而在絕緣層與硅層的界面處提供一基底接觸。其中較佳的基底接觸位置在源極區(qū)與柵極之間的絕緣層中，利用在絕緣層與硅層之間提供基底接觸而降低頸結(jié)與基底效應(yīng)等，以改善絕緣層上有硅芯片的組件特性。
此外，在傳統(tǒng)CMOS工藝中，在兩個(gè)金氧半晶體管串聯(lián)之時(shí)，將兩個(gè)金氧半晶體管的基底接觸連接，則其中之一的金氧半晶體管將因基底效應(yīng)而具有較高的臨界電壓。然而在本發(fā)明較佳實(shí)施例中的絕緣層上有硅組件可將其各自的基底接觸連接到各自的源極，以此降低基底效應(yīng)。
因此，利用本發(fā)明提出的具有基底接觸的絕緣層上有硅的芯片形成的組件，不僅可具有絕緣層上有硅、包括改善閉鎖與接面電容等優(yōu)點(diǎn)，還可解決浮動(dòng)基底產(chǎn)生的頸結(jié)效應(yīng)、基底效應(yīng)等問(wèn)題，因此對(duì)于改善電路效能等具有極大有益作用。
為讓本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合附圖，作詳細(xì)說(shuō)明如下圖面說(shuō)明

圖1是顯示根據(jù)本發(fā)明較佳實(shí)施例具有基底接觸的絕緣層上有硅的結(jié)構(gòu)；圖2A與圖2B是顯示圖1的基底接觸在絕緣層P1至P5位置時(shí)，對(duì)部分空乏以及完全空乏的絕緣層上有硅的N型金氧半晶體管，在Vg為2V時(shí)，Id-Vd曲線(xiàn)的試驗(yàn)結(jié)果；圖3A與圖3B是顯示圖1的基底接觸在絕緣層P1至P5位置時(shí)，對(duì)部分空乏以及完全空乏的絕緣層上有硅的N型金氧半晶體管，在Vd為2V時(shí)，Id-Vg曲線(xiàn)的試驗(yàn)結(jié)果；圖4A與圖4B是顯示圖1的基底接觸在絕緣層P1至P5位置時(shí)，對(duì)部分空乏以及完全空乏的絕緣層上有硅的N型金氧半晶體管，在Vd為2V時(shí)，Isub-Vg曲線(xiàn)的試驗(yàn)結(jié)果；圖5A-5H是顯示根據(jù)本發(fā)明較佳實(shí)施例具有基底接觸的硅芯片的制造流程剖面圖；其中，Vg為柵極電壓，Id為漏極電流，Vd為漏極電壓以及Isub為基底接觸116的電流。
部件與附圖標(biāo)記說(shuō)明100絕緣層上有硅的基底102絕緣層104硅層106隔離結(jié)構(gòu)108主動(dòng)區(qū)110柵極110a導(dǎo)電層110b絕緣間隙壁112柵極氧化物層114a、114b源極區(qū)、漏極區(qū)116、P1、P2、P3、P4、P5基底接觸圖1所示，是根據(jù)本發(fā)明一較佳實(shí)施例的具有基底接觸的絕緣層上有硅的結(jié)構(gòu)。請(qǐng)參照?qǐng)D1，一絕緣層上有硅的基底100，系為在一絕緣層102上形成有硅層104，硅層104用隔離結(jié)構(gòu)106，例如淺溝道隔離(shallow trench isolation，STI)定義主動(dòng)區(qū)(active area)108，主動(dòng)區(qū)108上形成柵極110。包括導(dǎo)電層110a與絕緣間隙壁110b，其中導(dǎo)電層110a與硅層104之間用一柵極氧化物層112隔離。柵極110側(cè)邊的硅層104形成源極區(qū)114a與漏極區(qū)114b，包括淡摻雜區(qū)與濃摻雜區(qū)。而一基底接觸116，是以例如為復(fù)晶硅層或金屬硅化物的導(dǎo)電材料組成，置于硅層104與絕緣層102的界面處，而至少有部分基底接觸116與硅層104鄰接。
其中基底接觸116是可分別置于絕緣層102中P1、P2、P3、P4以及P5等不同的位置的，而通過(guò)測(cè)量漏極電流與基底接觸電流等分析基底接觸116對(duì)組件的影響。其中，P1是將基底接觸置于靠近源極區(qū)114a的位置，P2是指置于源極區(qū)114a與柵極110之間，P3則指位于柵極110下方的位置，P4則為位于漏極區(qū)114b與柵極110之間，以及P5位于漏極區(qū)114b下方。
圖2A與圖2B是分別顯示圖1的基底接觸116在絕緣層102不同位置時(shí)，對(duì)部分空乏以及完全空乏的絕緣層上有硅的N型金氧半晶體管，在Vg為2V時(shí)，Id-Vd曲線(xiàn)的試驗(yàn)結(jié)果。其中，部分空乏系選取硅層104為1250埃的厚度來(lái)代表，而完全空乏是以硅層104厚度為450埃來(lái)代表，Vg為柵極電壓，Id為漏極電流，而Vd為漏極電壓。從圖2A的曲線(xiàn)可觀察到，當(dāng)基底接觸116置于P1或P5的位置時(shí)，會(huì)觀察到頸結(jié)效應(yīng)，而P2、P3、P4的位置卻無(wú)頸結(jié)效應(yīng)的現(xiàn)象產(chǎn)生，此顯示基底接觸116置于P2、P3和P4等位置時(shí)，具有較佳汲取空穴的效率。此外，在圖2B MOS完全空乏的情況下，P2至P4位置的漏極電流比圖2A中部分空乏的P2至P4位置為大，說(shuō)明越薄的硅層104對(duì)于漏極電流越敏感。而在完全空乏的情況下，當(dāng)基底接觸116位于P5的位置時(shí)，其與漏極114b相連接，故在圖2B中并不反映P5的情況。
圖3A與圖3B是分別顯示圖1的基底接觸116在絕緣層102不同位置時(shí)，對(duì)部分空乏以及完全空乏的絕緣層上有硅的N型金氧半晶體管，在Vd為2V時(shí)，Id-Vg的曲線(xiàn)。從圖3B中可觀察到，當(dāng)基底接觸116在P3的位置時(shí)電流最小，說(shuō)明其收集空穴的能力最好。但由于受到源極114a/硅層104/漏極114b的NPN效應(yīng)的影響，使電子也由P3流出，導(dǎo)致Vt較大，其中Vt為臨限電壓。反之，基底接觸116在P4位置時(shí)收集空穴的能力雖不及P3，但因NPN效應(yīng)較大，使得空穴會(huì)堆積于硅層104底部，使得Vt值比P3的Vt值小，因此當(dāng)基底接觸116依P1-P5的位置放置時(shí)，Vt會(huì)先增加后減少。
圖4A與圖4B是分別顯示圖1的基底接觸116在絕緣層102不同位置時(shí)，對(duì)部分空乏以及完全空乏的絕緣層上有硅的N型金氧半晶體管，在Vd為2V時(shí)，Isub-Vg的曲線(xiàn)，其中Isub為基底接觸116的電流。從圖4A中可知，當(dāng)基底接觸116依P1-P5的位置放置時(shí)，|Isub|會(huì)先減少，而在P2位置的|Isub|為最小。另一方面，由于漏極114b附近撞擊游離(impact ionization)所產(chǎn)生的空穴在基底接觸116收集，因此當(dāng)基底接觸116放置的位置往P3方向移動(dòng)時(shí)，Isub將變成正值。然而，當(dāng)基底接觸116往漏極區(qū)114b方向移動(dòng)時(shí)，由于NPN效應(yīng)，反而造成電子流出組件。
綜上所述，本發(fā)明較佳實(shí)施例基底接觸116最佳化的位置在P2，也就是位于柵極110與源極區(qū)114a之間的絕緣層102與硅層104的界面處。此時(shí)不但可減少頸結(jié)效應(yīng)的影響，減少基底接觸電流，而具有較大的漏極電流。
而本發(fā)明較佳實(shí)施例的具有基底接觸116的絕緣層102上有硅104的結(jié)構(gòu)可以用圖5A-5H所示的流程制造。請(qǐng)參照?qǐng)D5A，在一硅基底500上依序形成一孔洞式硅層502與一硅層504，例如為磊晶硅，之后在硅層504上以熱氧化法形成一熱氧化物層506，如圖5B所示。接著，請(qǐng)參照?qǐng)D5C，例如以微影蝕刻法，在熱氧化物層506上形成一開(kāi)口508，形成后續(xù)基底接觸的一預(yù)定位置，接著在開(kāi)口508中填入例如為復(fù)晶硅層的導(dǎo)電材料，作為一基底接觸510，如圖5D所示。其中，復(fù)晶硅層510在NMOS中摻雜為P型，在PMOS中摻雜為N型，亦即復(fù)晶硅層510摻雜的電性須與MOS晶體管的源/漏極區(qū)相反。
請(qǐng)參照?qǐng)D5E，在復(fù)晶硅層510上形成一金屬層，例如為鈦、鎢或鈷等，再經(jīng)過(guò)快速熱回火工藝(rapid thermal annealing，RTA)，從而形成低電阻的金屬硅化物512，作為基底接觸的一部份，以此增加基底接觸的導(dǎo)電性。之后，如圖5F所示，在熱氧化物層506上沉積一氧化物層514，例如為T(mén)EOS，并利用化學(xué)機(jī)械研磨法(CMP)將其表面磨平。接著，另外提供一基底516，將基底516砌合(bonding)在基底500最上層的氧化物層514上，則形成如圖5G的結(jié)構(gòu)。
最后，再將基底500以及孔洞式硅層502去除，則可得到如圖5H所示的具有基底接觸510的絕緣層上有硅的芯片。之后，繼續(xù)一般制作柵極的工藝流程，將基底接觸116置放于適當(dāng)?shù)奈恢?，則可制造出如圖1所示的基底接觸116可以在P1、P2、P3、P4或P5等位置的組件結(jié)構(gòu)。
本發(fā)明具有基底接觸的絕緣層上有硅的結(jié)構(gòu)并不限于用上述的工藝完成，亦可以用其它工藝制造。
本發(fā)明較佳實(shí)施例所示的具有基底接觸的絕緣層上有硅的結(jié)構(gòu)，可應(yīng)用在完全空乏或是部分空乏的金氧半晶體管中。其中完全空乏或部分空乏取決于硅層104的厚度，而硅層104厚度逐漸變小時(shí)，則進(jìn)入完全空乏的金氧半晶體管。
本發(fā)明較佳實(shí)施例的基底接觸是埋在硅層104與絕緣層102之間，可挖洞于隔離結(jié)構(gòu)106，埋入導(dǎo)體以連接至金屬連線(xiàn)(interconnect)，除了可以改善電流-電壓的特性外，亦可降低基底效應(yīng)，增進(jìn)電路效能。
雖然本發(fā)明已以較佳實(shí)施例說(shuō)明如上，但其并非用以限定本發(fā)明，任何熟習(xí)此技術(shù)的人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的改進(jìn)和更新，因此本發(fā)明的保護(hù)范圍當(dāng)以權(quán)利要求書(shū)限定的范圍為準(zhǔn)。
權(quán)利要求
1.一種具有基底接觸的絕緣層上有硅的結(jié)構(gòu)，其特征在于包括一絕緣層上有硅的基底，包括一硅層形成在一絕緣層之上；一柵極，位于該硅層上；一源/漏極區(qū)，位于該柵極側(cè)邊的該硅層中；一基底接觸，位于該絕緣層中，且有部分與該硅層鄰接。
2.根據(jù)權(quán)利要求1項(xiàng)所述的具有基底接觸的絕緣層上有硅的結(jié)構(gòu)，其特征在于該基底接觸包括以一復(fù)晶硅層構(gòu)成。
3.根據(jù)權(quán)利要求2項(xiàng)所述的具有基底接觸的絕緣層上有硅的結(jié)構(gòu)，其特征在于該基底接觸還包括一金屬硅化物，位于該復(fù)晶硅層與該絕緣層之間。
4.根據(jù)權(quán)利要求2項(xiàng)所述的具有基底接觸的絕緣層上有硅的結(jié)構(gòu)，其特征在于該復(fù)晶硅層的摻雜電性與該源/漏極區(qū)的摻雜電性相反。
5.根據(jù)權(quán)利要求1項(xiàng)所述的具有基底接觸的絕緣層上有硅的結(jié)構(gòu)，其特征在于該絕緣層包括一氧化物層。
6.根據(jù)權(quán)利要求1項(xiàng)所述的具有基底接觸的絕緣層上有硅的結(jié)構(gòu)，其特征在于它還包括一柵極氧化物層，位于該柵極與該硅層之間。
7.根據(jù)權(quán)利要求1項(xiàng)所述的具有基底接觸的絕緣層上有硅的結(jié)構(gòu)，其特征在于該基底接觸包括位于該柵極與該源極區(qū)之間的該絕緣層鄰接該硅層處。
8.一種具有基底接觸的絕緣層上有硅的結(jié)構(gòu)，適用在一基底上，其特征在于包括一絕緣層，位于該基底之上；一硅層，位于該絕緣層之上；一柵極，位于該硅層上；一源極區(qū)，位于該柵極的一邊的該硅層中；一漏極區(qū)，位于該柵極的另一邊的該硅層中；一基底接觸，位于該源極區(qū)與該柵極之間的該絕緣層與該硅層界面。
9.根據(jù)權(quán)利要求8項(xiàng)所述的具有基底接觸的絕緣層上有硅的結(jié)構(gòu)，其特征在于該基底接觸包括以一復(fù)晶硅層構(gòu)成。
10.根據(jù)權(quán)利要求9項(xiàng)所述的具有基底接觸的絕緣層上有硅的結(jié)構(gòu)，其特征在于該基底接觸還包括一金屬硅化物，位于該復(fù)晶硅層與該絕緣層之間。
11.根據(jù)權(quán)利要求9項(xiàng)所述的具有基底接觸的絕緣層上有硅的結(jié)構(gòu)，其特征在于該復(fù)晶硅層的摻雜電性與該源/漏極區(qū)的摻雜電性相反。
12.根據(jù)權(quán)利要求8項(xiàng)所述的具有基底接觸的絕緣層上有硅的結(jié)構(gòu)，其特征在于該絕緣層包括一氧化物層。
13.根據(jù)權(quán)利要求8項(xiàng)所述的具有基底接觸的絕緣層上有硅的結(jié)構(gòu)，其特征在于它還包括一柵極氧化物層，位于該柵極與該硅層之間。
全文摘要
本發(fā)明公開(kāi)了一種具有基底接觸的絕緣層上有硅的結(jié)構(gòu),包括一絕緣層上有硅的基底,而基底上具有一絕緣層,絕緣層上具有一硅層,硅層上形成有一柵極,且柵極側(cè)邊的硅層中分別形成一源極區(qū)與一漏極區(qū),而在絕緣層與硅層的界面提供一基底接觸,其中較佳的基底接觸系位于源極區(qū)與柵極之間的絕緣層中。通過(guò)在絕緣層與硅層之間提供基底接觸而降低頸結(jié)與基底效應(yīng)等,以改善絕緣層上有硅芯片的組件特性。
文檔編號(hào)H01L29/66GK1379477SQ01110319
公開(kāi)日2002年11月13日 申請(qǐng)日期2001年4月3日 優(yōu)先權(quán)日2001年4月3日
發(fā)明者林泓均, 王是琦 申請(qǐng)人:華邦電子股份有限公司