本發(fā)明是有關(guān)于一種存儲元件，特別是一種具有電壓傳輸裝置的存儲元件。

背景技術(shù)：

電子式可復(fù)寫非揮發(fā)性存儲器是一種可在沒有電源的情況下，保存所儲存的信息的存儲器，并且可在存儲器上件后由其他程序復(fù)寫。由于非揮發(fā)性存儲器所能應(yīng)用的范圍相當(dāng)廣泛，因此將非揮發(fā)性存儲器與主要電路嵌入在同一塊芯片的做法也成為一種趨勢，特別是像個人電子裝置這種對于電路面積有嚴格限制的應(yīng)用中。

現(xiàn)有技術(shù)的非揮發(fā)性存儲元件可包括一個用以保存數(shù)據(jù)的浮接?xùn)艠O晶體管，以及一或二個用以控制浮接?xùn)艠O晶體管以執(zhí)行對應(yīng)操作的選擇晶體管。由于存儲單元的所有操作，例如寫入操作、清除操作、禁止操作及讀取操作，都須由選擇晶體管控制，因此選擇晶體管常需操作在高電壓，而必須以具高臨界電壓的晶體管來實做。

然而，因為選擇晶體管具有高臨界電壓，所以存儲單元的讀取操作也須以高電壓驅(qū)動，因而拉長了讀取數(shù)據(jù)所需的時間，也增加了不必要的電能損耗。因此如何加速讀取過程，并降低讀取電壓的需求就成為了有待解決的問題。

技術(shù)實現(xiàn)要素：

為了能夠較先前技術(shù)加速存儲單元的讀取過程，并減少不必要的電能損耗，本發(fā)明的一實施例提供一種存儲元件。存儲元件包括：第一電壓傳輸裝置及第一存儲單元。

第一電壓傳輸裝置根據(jù)存儲元件的操作輸出電壓。第一存儲單元包括第一浮接?xùn)艠O晶體管及第一電容元件。第一浮接?xùn)艠O晶體管具有第一端，第二端及浮接?xùn)艠O。第一浮接?xùn)艠O晶體管的第一端接收第一位線信號。第一電容元件具有第一端、第二端、控制端及基極，第一電容元件的第一端耦接于第一電壓傳輸裝置，第一電容元件的控制端耦接于第一浮接?xùn)艠O晶體管的浮接?xùn)艠O，而第一電容元件的基極接收第一控制信號。

第一電容元件及第一電壓傳輸裝置都設(shè)置在第一n井區(qū)。在第一存儲單元的寫入操作或清除操作期間，第一電容元件的第一端接收第一電壓傳輸裝置輸出的第一電壓。在第一存儲單元的禁止操作期間，第一電容元件的第一端接收第一電壓傳輸裝置輸出的第二電壓。第一電壓大于第二電壓。

本發(fā)明的一實施例提供一種存儲器陣列，存儲器陣列包括至少一列存儲元件。同一列的每一存儲元件包括第一電壓傳輸裝置、第二電壓傳輸裝置、第一存儲單元及第二存儲單元。

第一電壓傳輸裝置接收禁止操作信號，并根據(jù)第一傳輸柵極控制信號輸出電壓。第二電壓傳輸裝置接收所述禁止操作信號，并根據(jù)第二傳輸柵極控制信號輸出電壓。

第一存儲單元包括第一浮接?xùn)艠O晶體管、第一電容元件、第一字符線晶體管及第二電容元件。第一浮接?xùn)艠O晶體管具有第一端、第二端及浮接?xùn)艠O，第一浮接?xùn)艠O晶體管的第一端接收第一位線信號。第一電容元件具有第一端、第二端、控制端及基極，第一電容元件的第一端耦接于第一電壓傳輸裝置，第一電容元件的控制端耦接于第一浮接?xùn)艠O晶體管的浮接?xùn)艠O，及第一電容元件的基極接收第一控制信號。第一字符線晶體管具有第一端、第二端及控制端，第一字符線晶體管的第一端耦接于第一浮接?xùn)艠O晶體管的第二端，第一字符線晶體管的第二端接收第三電壓，而第一字符線晶體管的控制端用以接收字符線信號。第二電容元件耦接于第一浮接?xùn)艠O晶體管的浮接?xùn)艠O，并接收第二控制信號。

第二存儲單元包括第二浮接?xùn)艠O晶體管、第三電容元件、第二字符線晶體管及第四電容元件。第二浮接?xùn)艠O晶體管具有第一端、第二端及浮接?xùn)艠O，第二浮接?xùn)艠O晶體管的第一端接收第二位線信號。第三電容元件具有第一端、第二端、控制端即基極，第三電容元件的第一端耦接于第二電壓傳輸裝置，第三電容元件的控制端耦接于第二浮接?xùn)艠O晶體管的浮接?xùn)艠O，而第三電容元件的基極接收第一控制信號。第二字符線晶體管具有第一端、第二端及控制端，第二字符線晶體管的第一端耦接于第二浮接?xùn)艠O晶體管的第二端，第二字符線晶體管的第二端接收第三電壓，而第二字符線晶體管的控制端接收字符線信號。第四電容元件耦接于第二浮接?xùn)艠O晶體管的浮接?xùn)艠O，并接收第二控制信號。

位在同一列的復(fù)數(shù)個存儲元件接收相同的禁止操作信號，相同的第一控制信號，相同的第二控制信號，及相同的字符線信號。位在同一列的復(fù)數(shù)個存儲元件接收復(fù)數(shù)個相異的第一位線信號，復(fù)數(shù)個相異的第二位線信號，復(fù)數(shù)個相異的第一傳輸柵極控制信號，及復(fù)數(shù)個相異的第二傳輸柵極控制信號。

附圖說明

圖1為本發(fā)明一實施例的存儲元件的示意圖。

圖2為圖1的存儲元件的布局俯視圖。

圖3為圖2的第一電容元件及第一電壓傳輸裝置的結(jié)構(gòu)示意圖。

圖4為本發(fā)明另一實施例的存儲元件的示意圖。

圖5為本發(fā)明另一實施例的存儲元件的示意圖。

圖6為本發(fā)明一實施例的存儲器陣列的示意圖。

圖7為本發(fā)明另一實施例的存儲元件的示意圖。

圖8為本發(fā)明另一實施例的存儲元件的示意圖。

圖9為本發(fā)明另一實施例的存儲元件的示意圖。

圖10為圖9的第一電容元件及第一電壓傳輸裝置的結(jié)構(gòu)示意圖。

圖11為本發(fā)明另一實施例的存儲元件的示意圖。

圖12為本發(fā)明另一實施例的存儲元件的示意圖。

其中，附圖標(biāo)記說明如下：

10、301至30k、50、60、存儲元件

70、80、90

100第一存儲單元

110第一電容元件

120第二電容元件

130、730第一電壓傳輸裝置

fgt1第一浮接?xùn)艠O晶體管

wlt1第一字符線晶體管

pg1第一傳輸柵極晶體管

pg2第二傳輸柵極晶體管

pl、pl1至plk第一傳輸柵極控制信號

pl’、pl’1至pl’k第二傳輸柵極控制信號

wl、wl1至wlm、字符線信號

awl1至awln

gnd第三電壓

bl、bl1至blk、第一位線信號

abl1至abln

cs1第一控制信號

cs2第二控制信號

inh禁止操作信號

nw1第一n井區(qū)

pw1p井區(qū)

nw2第二n井區(qū)

aa1、aa2、aa3主動區(qū)

fg1浮接?xùn)艠O

131、731第一傳輸柵極晶體管的第一端

132、732第一傳輸柵極晶體管的第二端

133、733第一傳輸柵極晶體管的控制端

134第二傳輸柵極晶體管的第一端

135第二傳輸柵極晶體管的第二端

136第二傳輸柵極晶體管的控制端

p+p型參雜區(qū)

230、330第二電壓傳輸裝置

pg3第三傳輸柵極晶體管

pg4第四傳輸柵極晶體管

310第三電容元件

320第四電容元件

bl’、bl’1至bl’k第二位線信號

fgt2第二浮接?xùn)艠O晶體管

wlt2第二字符線晶體管

40存儲器陣列

w1至wm字符

5001至500n、6001至600n、附加存儲單元

8001至800n、9001至900n

510、610、810、910第一附加電容元件

520第二附加電容元件

afgt附加浮接?xùn)艠O晶體管

awlt附加字符線晶體管

具體實施方式

圖1為本發(fā)明一實施例的存儲元件10的示意圖。存儲元件10包括第一存儲單元100及第一電壓傳輸裝置130。第一存儲單元100包括第一浮接?xùn)艠O晶體管fgt1、第一字符線晶體管wlt1、第一電容元件110及第二電容元件120。第一電壓傳輸裝置130可根據(jù)存儲元件10的操作輸出電壓。

第一浮接?xùn)艠O晶體管fgt1具有第一端、第二端及浮接?xùn)艠O。第一浮接?xùn)艠O晶體管fgt1的第一端可接收第一位線信號bl。字符線晶體管wlt1具有第一端、第二端及控制端。字符線晶體管wlt1的第一端耦接于第一浮接?xùn)艠O晶體管fgt1的第二端，字符線晶體管wlt1的第二端接收第三電壓gnd，而字符線晶體管wlt1的控制端可接收字符線信號wl。

第一電容元件110耦接于第一電壓傳輸裝置130及第一浮接?xùn)艠O晶體管fgt1的浮接?xùn)艠O。第一電容元件110可接收第一控制信號cs1及第一電壓傳輸裝置130所輸出的電壓。第二電容元件120耦接于第一浮接?xùn)艠O晶體管fgt1的浮接?xùn)艠O，并可接收第二控制信號cs2。第一電壓傳輸裝置130可在存儲元件10的不同操作期間輸出不同的電壓，并可協(xié)助避免第一存儲單元100被寫入或被清除。

圖2為本發(fā)明一實施例的存儲元件10的布局俯視圖。在圖2中，第一電容元件110及第一電壓傳輸裝置130實質(zhì)上是設(shè)置在第一n井區(qū)nw1的主動區(qū)aa1中。第一浮接?xùn)艠O晶體管fgt1及第一字符線晶體管wlt1則是部分設(shè)置在與第一n井區(qū)nw1相鄰的p井區(qū)pw1的主動區(qū)aa2，且第二電容元件120則是實質(zhì)上設(shè)置在與p井區(qū)pw1相鄰的第二n井區(qū)nw2的主動區(qū)aa3中。主動區(qū)aa1、aa2及aa3可包括用以形成存儲元件10所需的晶體管架構(gòu)的參雜區(qū)。第一浮接?xùn)艠O晶體管fgt1的浮接?xùn)艠Ofg1會向第一n井區(qū)nw1及第二n井區(qū)nw2延伸以耦接至第一電容元件110及第二電容元件120。第一電容元件110可自第一n井區(qū)nw1直接接收第一控制信號cs1，而第二電容元件120可自第二n井區(qū)直接接收第二控制信號cs2。

在圖2中，在第一電容元件110上方的浮接?xùn)艠Ofg1的面積會大于第二電容元件120上方的浮接?xùn)艠Ofg1的面積。然而，在本發(fā)明的其他實施例中，在第一電容元件110及第二電容元件120上方的浮接?xùn)艠Ofg1的面積比例也可根據(jù)系統(tǒng)的需求加以調(diào)整，以增進寫入操作及/或清除操作的效率。

圖3為圖2的第一電容元件110及第一電壓傳輸裝置130的結(jié)構(gòu)示意圖。在圖3中，第一電容元件110具有第一端、第二端、控制端及基極。第一電容元件110的第一端及第二端可耦接至第一電壓傳輸裝置130，而第一電容元件110的控制端可耦接至第一浮接?xùn)艠O晶體管fgt1的浮接?xùn)艠Ofg1。第一電容元件110的基極則可為第一n井區(qū)nw1的一部分，并可接收第一控制信號cs1。

第一電壓傳輸裝置130包括第一傳輸柵極晶體管pg1及第二傳輸柵極晶體管pg2。第一傳輸柵極晶體管pg1具有第一端131、第二端132及控制端133。第一傳輸柵極晶體管pg1的第一端131及第二端132可為p型參雜區(qū)，而第一傳輸柵極晶體管pg1的控制端133則可為柵極結(jié)構(gòu)。第一傳輸柵極晶體管pg1的第一端131可接收禁止操作信號inh，第一傳輸柵極晶體管pg1的第二端132可耦接至第一電容元件110的第一端，而第一傳輸柵極晶體管pg1的控制端133可接收第一傳輸柵極控制信號pl。

第二傳輸柵極晶體管pg2具有第一端134、第二端135及控制端136。第二傳輸柵極晶體管pg2的第一端134及第二端135可為p型參雜區(qū)，而第二傳輸柵極晶體管pg2的控制端136則可為柵極結(jié)構(gòu)。第二傳輸柵極晶體管pg2的第一端134可耦接至第一電容元件110的第二端，第二傳輸柵極晶體管pg2的第二端135可接收第一電壓vpp或第一控制信號cs1，而第二傳輸柵極晶體管pg2的控制端136可接收第二傳輸柵極控制信號pl’。

通過控制第一傳輸柵極晶體管pg1及第二傳輸柵極晶體管pg2，第一電容元件110可在相異的操作期間接收到相異的電壓，使得第一電容元件110的電容值可以被調(diào)整，進而能夠避免第一存儲單元100被寫入或被清除。

表1為本發(fā)明一實施例的第一存儲單元100在相異操作期間所接收到的信號電壓。

表1

第三電壓gnd小于第四電壓vdd，第四電壓vdd小于第五電壓vx，第五電壓vx小于第二電壓vz，而第二電壓vz小于第一電壓vpp。舉例來說，第三電壓gnd可為地電壓，也就是0v，第二電壓vz可為4v，第一電壓vpp可為10v，第四電壓vdd可為0.5v至1.2v，而第五電壓vx可為3v。

在表1中，第一電容元件110主要可用于寫入操作，而第二電容元件120則主要可用于清除操作。在存儲元件10的第一存儲單元100的寫入操作期間，第一控制信號cs1可為第一電壓vpp，第二控制信號cs2可為第一電壓vpp，第一位線信號bl可介在第四電壓vdd至第三電壓gnd的范圍間，字符線信號wl可介在第四電壓vdd至第三電壓gnd的范圍間，禁止操作信號inh可為第二電壓vz，第一傳輸柵極控制信號pl可為第一電壓vpp，而第二傳輸柵極控制信號pl’可為第五電壓vx。

也就是說，在第一存儲單元100的寫入操作期間，第一傳輸柵極晶體管pg1會被截止，而第二傳輸柵極晶體管pg2會被導(dǎo)通。因此，第一電容元件110所接收到的第一控制信號cs1及第一電壓傳輸裝置130所輸出的電壓都為第一電壓vpp。浮接?xùn)艠Ofg1會被耦合至足以產(chǎn)生福諾電子穿隧注入(fowlernordheimelectrontunneling)的高電壓。如此一來，第一存儲單元100就可被寫入。

在第一存儲單元100的禁止寫入操作期間，第一控制信號cs1為第一電壓vpp，第二控制信號cs2為第一電壓vpp，第一位線信號bl為介在第四電壓vdd至第三電壓gnd的范圍間，字符線信號wl為介在第四電壓vdd至第三電壓gnd的范圍間，禁止操作信號inh為第二電壓vz，第一傳輸柵極控制信號pl為第五電壓vx，而第二傳輸柵極控制信號pl’為第一電壓vpp。

也就是說，在第一存儲單元100的禁止寫入操作期間，第一傳輸柵極晶體管pg1會被導(dǎo)通，而第二傳輸柵極晶體管pg2會被截止。因此，第一電容元件110不僅會接收到處在第一電壓vpp的第一控制信號cs1，還會接收到第一電壓傳輸裝置130所輸出的電壓，也就是第二電壓vz。由于第二電壓vz較第一電壓vpp小，浮接?xùn)艠Ofg1不會被耦合到足以產(chǎn)生電子穿隧注入的高電壓，因此第一存儲單元100不會被寫入。

如此一來，第一傳輸柵極控制信號pl及第二傳輸柵極控制信號pl’就可控制第一傳輸柵極晶體管pg1及第二傳輸柵極晶體管pg2以完成第一存儲單元100的寫入操作及禁止寫入操作。由于禁止操作可利用第一電壓傳輸裝置130完成，第一字符線晶體管wlt1就不須要接收到任何高電壓。也就是說，第一字符線晶體管wlt1會在低電壓中操作，因此也可具有低臨界電壓。舉例來說，現(xiàn)有技術(shù)中的字符線晶體管的臨界電壓可能約為0.7v，然而第一字符線晶體管wlt2的臨界電壓則約為0.3v至0.4v。在本發(fā)明的部分實施例中，第一字符線晶體管wlt1可通過調(diào)整柵極氧化層的厚度、使用原生型元件(nativedevice)或布植井區(qū)的方式來制作。如此一來，存儲單元的讀取過程就可在低電壓下完成，也就是如表1中所示的第三電壓gnd及第四電壓vdd。低電壓的操作有助于加速讀取過程，也有助于減少電能損耗。

在本發(fā)明的部分實施例中，存儲元件中的所有存儲單元在起始時可能都會先被清除，因此存儲元件可以通過寫入操作及禁止寫入操作來控制每個存儲單元的狀態(tài)。在此情況下，清除操作就可視為重置操作。也就是說，每一次在存儲單元被寫入之前，每個存儲單元都會先被清除，再進行寫入操作。這類型的存儲元件就無須禁止清除的操作。

然而，在本發(fā)明的部分實施例中，存儲元件中的所有存儲單元在起始時也可能都會先被寫入。而存儲元件可以通過清除操作及禁止清除的操作來控制每個存儲單元的狀態(tài)。在此情況下，寫入操作可視為重置操作。表2為本發(fā)明另一實施例的第一存儲單元100在相異操作期間所接收到的信號電壓。在表2中，第一電容元件110主要可用于清除操作，而第二電容元件120主要可用于寫入操作。

表2

在表2中，在第一存儲單元100的清除操作期間，第一控制信號cs1為第一電壓vpp，第二控制信號cs2為第三電壓gnd，第一位線信號bl可為第四電壓vdd至第三電壓gnd的范圍間，字符線信號wl可為第四電壓vdd至第三電壓gnd的范圍間，禁止操作信號inh為第二電壓vz，第一傳輸柵極控制信號pl為第一電壓vpp，而第二傳輸柵極控制信號pl’可為第五電壓vx。

也就是說，在第一存儲單元100的清除操作期間，第一傳輸柵極pg1會被截止，而第二傳輸柵極pg2會被導(dǎo)通。如此一來，第一控制信號cs1及第一電壓傳輸裝置130所輸出的電壓都為第一電壓vpp。由于第二電容元件120會接收第三電壓gnd，第一電容元件110與第二電容元件120之間的電壓差會引發(fā)福諾穿隧效應(yīng)使得電子被釋放，因此第一存儲單元100會被清除。

在第一存儲單元100的禁止清除操作期間，第一控制信號cs1為第一電壓vpp，第二控制信號cs2為第三電壓gnd，第一位線信號bl可為第四電壓vdd至第三電壓gnd的范圍間，字符線信號wl可為第四電壓vdd至第三電壓gnd的范圍間，禁止操作信號inh為第二電壓vz，第一傳輸柵極控制信號pl為第五電壓vx，而第二傳輸柵極控制信號pl’可為第一電壓vpp。

也就是說，在第一存儲單元100的禁止清除操作期間，第一傳輸柵極晶體管pg1會被導(dǎo)通，而第二傳輸柵極pg2會被截止。因此第一電容元件110不僅會接收到第一控制信號cs1，其電壓為第一電壓vpp，還會接收第一電壓傳輸裝置130所輸出的電壓，其電壓為第二電壓vz。由于第二電壓vz較第一電壓vpp小，第一電容元件110與第二電容元件120之間的電壓差并不足以產(chǎn)生穿隧效應(yīng)，因此電子不會自浮接?xùn)艠O中被釋出，第一存儲單元100不會被清除。如此一來，第一傳輸柵極控制信號pl及第二傳輸柵極控制信號pl’就可控制第一傳輸柵極晶體管pg1及第二傳輸柵極晶體管pg2以完成第一存儲單元100的清除操作及禁止清除操作。由于禁止操作可通過第一電壓傳輸裝置130來完成，因此第一字符線晶體管wlt1無須接收到高電壓。也就是說，第一字符線晶體管wlt1可以在低電壓下操作，并可具有低臨界電壓。因此，存儲元件10的讀取操作就可在低電壓下完成，例如表2所示的第三電壓gnd及第四電壓vdd。低電壓操作有助于加快讀取過程，及減少電能損耗。

在本發(fā)明的部分實施例中，存儲元件可能會需要禁止寫入操作及禁止清除的操作。在此情況下，存儲元件也可包括耦接于第二電容元件的第二電壓傳輸裝置。圖4為本發(fā)明另一實施例的存儲元件20的示意圖。

存儲元件10及20的架構(gòu)相似，但存儲元件20另包括第二電壓傳輸裝置230。存儲元件20的第二電容元件120可耦接至第二電壓傳輸裝置230，并可接收第二電壓傳輸裝置230輸出的電壓。第二電壓傳輸裝置230可在第一存儲單元100的寫入操作或清除操作期間輸出第一電壓vpp，并可在第一存儲單元100的禁止操作期間輸出第二電壓vz。也就是說，若第一電壓傳輸裝置130根據(jù)表1所示的信號電壓進行禁止寫入操作，則第二電壓傳輸裝置230可根據(jù)表2所示的信號電壓進行禁止清除操作。在此情況下，存儲元件20可以通過第一電壓傳輸裝置130完成禁止寫入操作，并可通過第二電壓傳輸裝置230完成禁止清除操作。同時，第一字符線晶體管wlt1仍然可以操作于低電壓，因此存儲元件20在讀取操作時所需的時間及電能損耗都可以被降低。

圖5為本發(fā)明一實施例的存儲元件30的示意圖。存儲元件30包括第一存儲單元100、第二存儲單元300、第一電壓傳輸裝置130及第二電壓傳輸裝置330。第二存儲單元300與第一存儲單元100的結(jié)構(gòu)相似，兩者的差別在于所接收的信號。第二存儲單元300包括第二浮接?xùn)艠O晶體管fgt2、第二字符線晶體管wlt2、第三電容元件310及第四電容元件320。

第二電壓傳輸裝置330包括第三傳輸柵極晶體管pg3及第四傳輸柵極晶體管pg4。第三傳輸柵極晶體管pg3具有第一端、第二端及控制端。第三傳輸柵極晶體管pg3的第一端可接收禁止操作信號inh，第三傳輸柵極晶體管pg3的控制端可接收第二傳輸柵極控制信號pl’。

第四傳輸柵極晶體管pg4具有第一端、第二端及控制端。第四傳輸柵極晶體管pg4的第二端可接收第一電壓vpp或第一控制信號cs1，而第四傳輸柵極晶體管pg4的控制端可接收第一傳輸柵極控制信號pl。

第三電容元件310可耦接于第三傳輸柵極晶體管pg3的第二端及第四傳輸柵極晶體管pg4的第一端。第三電容元件310可接收第一控制信號cs1及第二電壓傳輸裝置330所輸出的電壓。第四電容元件320可接收第二控制信號cs2。

此外，第二浮接?xùn)艠O晶體管fgt2具有第一端、第二端及浮接?xùn)艠Ofg2。第二浮接?xùn)艠O晶體管fgt2的第一端可接收第二位線信號bl’，而第二浮接?xùn)艠O晶體管fgt2的浮接?xùn)艠Ofg2可耦接至第三電容元件310及第四電容元件320。第二字符線晶體管wlt2具有第一端、第二端及控制端。第二字符線晶體管wlt2的第一端耦接于第二浮接?xùn)艠O晶體管fg2的第二端，第二字符線晶體管wlt2的第二端可接收第三電壓gnd，而第二字符線晶體管wlt2的控制端可接收字符線信號wl。

在本發(fā)明的部分實施例中，第一傳輸柵極控制信號pl及第二傳輸柵極控制信號pl’可為互補的信號。由于第一傳輸柵極晶體管pg1會接收第一傳輸柵極控制信號pl，而第三傳輸柵極晶體管pg3會接收第二傳輸柵極控制信號pl’，因此第一傳輸柵極晶體管pg1及第三傳輸柵極晶體管pg3會執(zhí)行相異的操作。舉例來說，當(dāng)?shù)谝粋鬏敄艠O晶體管pg1被導(dǎo)通時，第三傳輸柵極晶體管pg3會被截止。此外，當(dāng)?shù)谝粋鬏敄艠O晶體管pg1被截止時，第三傳輸柵極晶體管pg3會被導(dǎo)通。相似的，由于第二傳輸柵極晶體管pg2及第四傳輸柵極晶體管pg4會分別接收第二傳輸柵極控制信號pl’及第一傳輸柵極控制信號pl，因此兩者截止和導(dǎo)通的時機也會相異。也就是說，當(dāng)?shù)谝桓〗訓(xùn)艠O晶體管fgt1的浮接?xùn)艠Ofg1通過第二傳輸柵極晶體管pg2而被寫入時，第二浮接?xùn)艠O晶體管fgt2的浮接?xùn)艠Ofg2會通過第三傳輸柵極晶體管pg3而被禁止寫入。而當(dāng)?shù)谝桓〗訓(xùn)艠O晶體管fgt1的浮接?xùn)艠Ofg1通過第一傳輸柵極晶體管pg1而被禁止寫入時，第二浮接?xùn)艠O晶體管fgt2的浮接?xùn)艠Ofg2會通過第四傳輸柵極晶體管pg4而被寫入。

也就是說，在存儲元件30的寫入操作完成后，第一存儲單元100及第二存儲單元300會處在相異的狀態(tài)。因此，存儲元件30可以根據(jù)系統(tǒng)需求輸出差動信號。

再者，由于傳輸柵極晶體管能夠控制高電壓vpp的輸出，因此第一電壓傳輸裝置130及第二電壓傳輸裝置330可以共享相同的高電壓驅(qū)動電路，進而簡化存儲元件的設(shè)計。也就是說，在本發(fā)明的部分實施例中，第一電壓傳輸裝置130及第二電壓傳輸裝置330可耦接至相同的高電壓驅(qū)動電路以接收高電壓驅(qū)動電路產(chǎn)生的第一電壓vpp。

圖6為本發(fā)明一實施例的存儲器陣列40的示意圖。存儲器陣列40包括m個字符w1至wm，每個字符w1至wm包括k個存儲元件301至30k。每一個存儲元件與都與圖5的存儲元件30具有相似結(jié)構(gòu)。m個字符w1至wm可接收相異的第一控制信號cs11至cs1m，相異的第二控制信號cs21至cs2m，相異的禁止操作信號inh1至inhm，以及相異的字符線信號wl1至wlm。因此m個字符w1至wm都可獨立操作。

此外，同一個字符中的存儲元件301至30k，例如字符w1中的存儲元件，會接收到相異的第一位線信號bl1至blk、相異的第二位線信號bl’1至bl’k、相異的第一傳輸柵極控制信號pl1至plk，以及相異的第二傳輸柵極控制信號pl’1至pl’k。因此，存儲元件301至30k也可獨立操作。

圖7為本發(fā)明一實施例的存儲元件50的示意圖。存儲元件50與存儲元件10具有相似的結(jié)構(gòu)。然而存儲元件50另包括n個附加存儲單元5001至500n。n個附加存儲單元5001至500n與第一存儲單元100具有相似的結(jié)構(gòu)。每一個附加存儲單元5001至500n包括第一附加電容元件510、第二附加電容元件520、附加浮接?xùn)艠O晶體管afgt及附加字符線晶體管awlt。n為正整數(shù)。在本發(fā)明的部分實施例中，n個附加存儲單元5001至500n的n個第一附加電容元件510、第一電容元件110及第一電壓傳輸裝置130都設(shè)置在相同的n井區(qū)。

n個附加存儲單元5001至500n的n個第一附加電容元件510與第一電容元件110具有相同的結(jié)構(gòu)并設(shè)置在相同的n井區(qū)。n個附加存儲單元5001至500n的n個第一附加電容元件510可串聯(lián)于第一電容元件110的第二端與第二傳輸柵極晶體管pg2的第一端之間。也就是說，附加存儲單元5001的附加第一電容元件510的第一端會耦接至第一電容元件110的第二端，附加存儲單元5002的附加第一電容元件510的第一端會耦接至附加存儲單元5001的附加第一電容元件510的第二端，并以此類推。最后，附加存儲單元500n的附加第一電容元件510的第二端會耦接至第二傳輸柵極晶體管pg2的第一端。附加浮接?xùn)艠O晶體管afgt具有第一端、第二端及浮接?xùn)艠O。每一附加浮接?xùn)艠O晶體管afgt的第一端會接收到位線信號abl1至abln中對應(yīng)的位線信號，而附加浮接?xùn)艠O晶體管afgt的浮接?xùn)艠O會耦接至對應(yīng)的第一附加電容元件510及對應(yīng)的第二附加電容元件520。

附加字符線晶體管awlt具有第一端、第二端及控制端。附加字符線晶體管awlt的第一端耦接于附加浮接?xùn)艠O晶體管afgt的第二端，附加字符線晶體管awlt的第二端可接收第三電壓gnd，而附加字符線晶體管awlt的控制端可接收字符線信號awl1至awln中對應(yīng)的字符線信號。

由于電壓可經(jīng)由n井區(qū)在第一附加電容元件510及第一電容元件110之間傳輸，因此不同的存儲單元也可以共享相同的電壓傳輸裝置，進而能夠節(jié)省所需的電路面積。舉例來說，在圖7中，當(dāng)?shù)谝粋鬏敄艠O晶體管pg1被導(dǎo)通時，附加存儲單元5001至500n的第一附加電容元件510都會接收到禁止操作信號inh，其電壓為第二電壓vz。而當(dāng)?shù)诙鬏敄艠O晶體管pg2被導(dǎo)通時，附加存儲單元5001至500n的第一附加電容元件510都會經(jīng)由第二傳輸柵極晶體管pg2接收到第一控制電壓cs1(或第一電壓vpp)。

在本發(fā)明的部分實施例中，n個附加存儲單元5001至500n的n個附加浮接?xùn)艠O晶體管afgt可由相異的位線信號abl1至abln所控制，而n個附加存儲單元5001至500n的n個附加字符線晶體管awlt可由相異的字符線信號awl1至awlm所控制。然而，在部分實施例中，n個附加存儲單元5001至500n的n個附加浮接?xùn)艠O晶體管afgt也可接收相同的位線信號。而n個附加存儲單元5001至500n的n個附加字符線晶體管awlt也可接收相同的字符線信號。在此情況下，n個附加存儲單元5001至500n的n個附加浮接?xùn)艠O晶體管afgt會同時且同步地操作，也就是同時被寫入或同時被清除。

圖8為本發(fā)明一實施例的存儲元件60的示意圖。存儲元件60與存儲元件50具有相似的結(jié)構(gòu)。存儲元件60具有n個附加存儲單元6001至600n，而非附加存儲單元5001至500n。附加存儲單元6001至600n與附加存儲單元5001至500n的具有相似的結(jié)構(gòu)，但有不同的信號連接。

附加存儲單元6001至600n的第一附加電容元件610與第一電容元件110具有相似的結(jié)構(gòu)并且設(shè)置在相同的n井區(qū)。每一附加存儲單元6001至600n的第一附加電容元件610具有第一端、第二端及控制端。第一附加電容元件610的第一端耦接至第一電容元件的第一端，第一附加電容元件610的第二端耦接至第二傳輸柵極晶體管pg2的第一端，而第一附加電容元件610的控制端會耦接至對應(yīng)的附加浮接?xùn)艠O晶體管afgt的浮接?xùn)艠O。

在圖8中，當(dāng)?shù)谝粋鬏敄艠O晶體管pg1被導(dǎo)通時，每個附加存儲單元6001至600n的第一附加電容元件610都會接收到禁止操作信號inh。此外，當(dāng)?shù)诙鬏敄艠O晶體管pg2被導(dǎo)通時，每個附加存儲單元6001至600n的第一附加電容元件610都會接收到第一控制電壓cs1(或第一電壓vpp)。在此情況下，相異的存儲單元也可以共享相同的電壓傳輸裝置，進而能夠減少所需的電路面積。

再者，存儲元件50及60還可包括高電壓驅(qū)動電路以提供存儲元件50及60全部所需的第一電壓vpp，如此一來，就可進一步簡化存儲元件的設(shè)計。

圖9為本發(fā)明一實施例的存儲元件70的示意圖。存儲元件70包括第一存儲單元100及第一電壓傳輸裝置730。圖10為第一電容元件110及第一電壓傳輸裝置730的結(jié)構(gòu)示意圖。

在圖10中，第一電壓傳輸裝置730包括第一傳輸柵極晶體管pg1’。第一傳輸柵極晶體管pg1’具有第一端731，第二端732及控制端733。第一傳輸柵極晶體管pg1’的第一端731及第二端732可為p型參雜區(qū)，而第一傳輸柵極晶體管pg1’的控制端則為柵極結(jié)構(gòu)。第一傳輸柵極晶體管pg1’的第一端731可接收禁止控制信號inh，第一傳輸柵極晶體管pg1’的第二端732耦接于第一電容元件110的第一端，而第一傳輸柵極晶體管pg1’的控制端733可接收第一傳輸柵極控制信號pl。

在此實施例中，第一電容元件110的第一端會耦接至第一電壓傳輸裝置730，而第一電容元件110的控制端會耦接至第一浮接?xùn)艠O晶體管fgt1的浮接?xùn)艠Ofg1。第一電容元件110的基極為第一n井區(qū)nw1的一部份，并且可以接收第一控制信號cs1。此外，在圖10中，第一電容元件110的第二端112可為浮接的p型參雜區(qū)。然而，在部分實施例中，第一電容元件110的第二端112也可以淺溝渠隔離區(qū)來實作。

表3為本發(fā)明一實施例的存儲元件70在不同操作期間時的所接收的信號電壓。

表3

在表3中，第一電容元件110主要可用于寫入操作，而第二電容元件120則主要可用于清除操作。在第一存儲單元100的寫入操作期間，第一控制信號cs1可為第一電壓vpp，第二控制信號cs2可為第一電壓vpp，第一位線信號bl可介在第四電壓vdd至第三電壓gnd的范圍間，字符線信號可介在第四電壓vdd至第三電壓gnd的范圍間，禁止操作信號inh可為第一電壓vpp，第一傳輸柵極控制信號pl可為第五電壓vx。

也就是說，在存儲元件70的存儲單元100的寫入操作期間，第一傳輸柵極晶體管pg1’會被導(dǎo)通，且禁止操作信號inh為第一電壓vpp。因此第一電壓傳輸裝置730輸出的電壓就是第一電壓vpp，使得浮接?xùn)艠Ofg1被耦合到足以產(chǎn)生電子穿隧注入的高電壓，而存儲元件70的存儲單元100就可被寫入。

在存儲元件70的存儲單元100的禁止寫入操作期間，第一控制信號cs1可為第一電壓vpp，第二控制信號cs2可為第一電壓vpp，第一位線信號bl可介在第四電壓vdd至第三電壓gnd的范圍間，字符線信號可介在第四電壓vdd至第三電壓gnd的范圍間，禁止操作信號inh可為第二電壓vz，第一傳輸柵極控制信號pl可為第五電壓vx。

也就是說，在存儲元件70的第一存儲單元100的禁止寫入操作期間，第一傳輸柵極晶體管pg1’會被導(dǎo)通，且此時禁止操作信號inh為第二電壓vz。因此第一電壓傳輸裝置730輸出的電壓也是第二電壓vz。在此情況下，第一電容元件110不僅會接收到處在第一電壓vpp的第一控制信號cs1，還會接收到第一電壓傳輸裝置730所輸出的第二電壓vz。由于第二電壓vz較第一電壓vpp小，浮接?xùn)艠Ofg1將不會被耦合到足以產(chǎn)生電子穿隧注入的高電壓，因此存儲元件70的第一存儲單元100就不會被寫入。

如此一來，第一傳輸柵極控制信號pl及禁止操作信號inh就可用以完成存儲元件的寫入操作及禁止寫入操作。由于禁止操作可通過第一電壓傳輸裝置730來完成，第一字符線晶體管wlt1就無須接收任何高電壓信號。也就是說，第一字符線晶體管wlt1可以操作在低電壓并具有低臨界電壓。因此存儲元件70的讀取過程就可以在例如表3所示的第三電壓gnd或第四電壓vdd的低電壓下完成。低電壓的操作有助于加速讀取過程并能夠減少電能損耗。

表4為本發(fā)明另一實施例的存儲元件70在不同操作期間時的所接收的信號電壓。在表4中，第一電容元件110主要可用于清除操作，而第二電容元件120則主要可用于寫入操作。

表4

在表4中，在存儲元件70的第一存儲單元100的清除操作期間，第一控制信號cs1可為第一電壓vpp，第二控制信號cs2可為第三電壓gnd，第一位線信號bl可介在第四電壓vdd至第三電壓gnd的范圍間，字符線信號可介在第四電壓vdd至第三電壓gnd的范圍間，禁止操作信號inh可為第一電壓vpp，而第一傳輸柵極控制信號pl可為第五電壓vx。

也就是說，在存儲元件70的第一存儲單元100的清除操作期間，第一傳輸柵極晶體管pg1’會被導(dǎo)通，且此時禁止操作信號inh為第一電壓vpp。因此第一控制信號cs1及第一電壓傳輸裝置730輸出的電壓都為第一電壓vpp。由于第二電容元件120會被耦合至第三電壓gnd，因此第一電容元件110和第二電容元件120之間的電壓差就足以造成電子穿隧使電子被釋放，而存儲元件70的第一存儲單元100就可被清除。

在存儲元件70的第一存儲單元100的禁止清除操作期間，第一控制信號cs1可為第一電壓vpp，第二控制信號cs2可為第三電壓gnd，第一位線信號bl可介在第四電壓vdd至第三電壓gnd的范圍間，字符線信號可介在第四電壓vdd至第三電壓gnd的范圍間，禁止操作信號inh可為第二電壓vz，而第一傳輸柵極控制信號pl可為第五電壓vx。

也就是說，在存儲元件70的第一存儲單元100的禁止清除操作期間，第一傳輸柵極晶體管pg1’會被導(dǎo)通，且此時禁止操作信號inh為第二電壓vz。因此第一電容元件110不僅會接收到處在第一電壓vpp的第一控制信號cs1，還會接收到第一電壓傳輸裝置730所輸出的第二電壓vz。由于第二電壓vz較第一電壓vpp小，第一電容元件110和第二電容元件120之間的電壓差將不足以造成電子穿隧，因此電子不會被釋放，而存儲元件70的第一存儲單元100就不會被清除。

如此一來，第一傳輸柵極控制信號pl及禁止操作信號inh就可用以完成存儲元件的清除操作及禁止清除操作，由于禁止操作可通過第一電壓傳輸裝置730來完成，第一字符線晶體管wlt1就無須接收任何高電壓信號。也就是說，第一字符線晶體管wlt1可以操作在低電壓并具有低臨界電壓。因此存儲元件70的讀取過程就可以在例如表4所示的第三電壓gnd或第四電壓vdd的低電壓下完成。低電壓的操作有助于加速讀取過程并能夠減少電能損耗。

在本發(fā)明的部分實施例中，存儲元件可能會需要禁止寫入操作及禁止清除操作。在此情況下，存儲元件可另包括第二電壓傳輸裝置230。第二電壓傳輸裝置230可耦接至第二電容元件120，也就是如圖4中所示的存儲元件20。此外，在本發(fā)明的部分實施例中，存儲元件20中的第一電壓傳輸裝置130及第二電壓傳輸裝置230都可改用與電壓傳輸裝置730相似的結(jié)構(gòu)來實施。通過表3及表4所列的信號電壓，就可完成禁止寫入操作及禁止清除操作。

圖11為本發(fā)明一實施例的存儲元件80的示意圖。存儲元件70及80具有相似的結(jié)構(gòu)。存儲元件80另包括n個附加存儲單元8001至800n。n為正整數(shù)。n個附加存儲單元8001至800n的n個第一附加電容元件810與第一電容元件110具有相同的結(jié)構(gòu)，且都與第一電壓傳輸裝置730設(shè)置在相同的n井區(qū)。

n個附加存儲單元8001至800n的n個第一附加電容元件810可與第一電容元件110相串聯(lián)。也就是說，附加存儲單元8001的第一附加電容元件810的第一端會耦接至第一電容元件110的第二端，附加存儲單元8002的第一附加電容元件810的第一端會耦接至附加存儲單元8001的第一附加電容元件810的第二端，并依此類推。此外，附加存儲單元800n的第一附加電容元件810的第二端可為浮接狀態(tài)。

在圖11中，當(dāng)?shù)谝粋鬏敄艠O晶體管pg1’被導(dǎo)通時，附加存儲單元8001至800n的第一附加電容元件810都會接收到禁止操作信號inh。由于電壓可經(jīng)由n井區(qū)之間傳輸，因此不同的存儲單元也可以共享相同的電壓傳輸裝置730，進而能夠節(jié)省所需的電路面積。在本發(fā)明的部分實施例中，n個附加存儲單元8001至800n的n個附加浮接?xùn)艠O晶體管afgt可由相異的位線信號abl1至abln所控制，而n個附加存儲單元8001至800n的n個附加字符線晶體管awlt可由相異的字符線信號awl1至awln所控制。

然而，在本發(fā)明的部分實施例中，n個附加存儲單元8001至800n的n個附加浮接?xùn)艠O晶體管afgt及第一浮接?xùn)艠O晶體管fgt1也可接收相同的位線信號bl。再者，n個附加存儲單元8001至800n的n個附加字符線晶體管awlt也可與第一字符線晶體管wlt1接收相同的字符線信號wl。在此情況下，附加浮接?xùn)艠O晶體管afgt會與第一浮接?xùn)艠O晶體管fgt1同步且同時的操作，也就是同時被寫入或同時被清除。

圖12為本發(fā)明一實施例的存儲元件90的示意圖。存儲元件90及80具有相似的結(jié)構(gòu)。存儲元件90包括n個附加存儲單元9001至900n，而非附加存儲單元8001至800n。附加存儲單元9001至900n的n個第一附加電容元件910與第一電容元件110具有相同的結(jié)構(gòu)，且都與第一電壓傳輸裝置730設(shè)置在相同的n井區(qū)。

每一附加存儲單元9001至900n的第一附加電容元件910具有第一端、第二端及控制端。第一附加電容元件910的第一端耦接于第一電容元件110的第一端，第一附加電容元件910的第二端可浮接至第一電容元件110的第二端，而第一附加電容元件910的控制端耦接至附加存儲單元9001至900n中對應(yīng)的附加浮接?xùn)艠O晶體管afgt。

在圖12中，當(dāng)?shù)谝粋鬏敄艠O晶體管pg1’被導(dǎo)通時，附加存儲單元9001至900n的第一附加電容元件910都會接收到禁止操作信號inh。在此情況下，不同的存儲單元也可以共享相同的電壓傳輸裝置730，進而能夠節(jié)省所需的電路面積。

此外，上述各種實施例的存儲元件都可另包括復(fù)數(shù)個選擇晶體管，且每一選擇晶體管可耦接至對應(yīng)的浮接?xùn)艠O晶體管以接收對應(yīng)的位線信號，如此也可允許禁止操作中有不同的偏壓條件的彈性。也就是說，浮接?xùn)艠O晶體管可通過對應(yīng)的選擇晶體管接收其位線信號。

綜上所述，本發(fā)明的實施例所提供的存儲元件能夠通過電壓傳輸裝置來執(zhí)行禁止操作。因此字符線晶體管能夠操作在低電壓并可具有低臨界壓，進而有助于加速存儲元件的讀取過程并減少計算機損耗。此外，由于傳輸柵極晶體管能夠控制高電壓信號，因此同一字符的存儲元件或同一存儲元件中的電容元件都可以共享高電壓電源，進而減少存儲元件所的電路面積。

以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。