本申請要求：基于2014年9月24日提出的發(fā)明名稱為“d-nand：結(jié)合dram與nand的新型存儲單元及陣列”的美國臨時專利申請序列號：62/054,391的優(yōu)先權(quán)，該申請為在2015年9月4日提出的發(fā)明名稱為“利用多頁編程寫入非易失性存儲器的方法及設(shè)備”的共同申請的美國專利申請序列號為14/846,673的部分繼續(xù)申請(cip)，所有這些全部結(jié)合在此，作為參考。

本發(fā)明示例性實施方式涉及半導(dǎo)體與集成電路領(lǐng)域。更具體地，本發(fā)明示例性實施方式涉及存儲與儲存設(shè)備。

背景技術(shù)：

數(shù)字處理系統(tǒng)通常包括用于數(shù)據(jù)儲存的存儲設(shè)備。例如，該存儲設(shè)備大致被分類為易失性和/或非易失性存儲設(shè)備。易失性存儲設(shè)備包括隨機存取存儲器(“ram”)、靜態(tài)隨機存取存儲器(“sram”)、及/或動態(tài)隨機存取存儲器。非易失性存儲設(shè)備(“nvm”)可以是nand閃存、nor閃存、相變存儲器、電可擦除可編程只讀存儲器(“eeprom”)、以及硅-氧化物-氮化物-氧化物-硅(“sonos”)存儲器等等。

nvm，諸如以nand或nor為主的閃存，其被廣泛地使用于現(xiàn)今的計算機世界中，并且其獨特的單元結(jié)構(gòu)提供了小的、高密度及低寫入電流儲存設(shè)備。nvm，諸如以nand為主的閃存已經(jīng)成為用于諸如存儲卡、usb快閃驅(qū)動器及固態(tài)硬盤的各種設(shè)備及系統(tǒng)的主要持續(xù)儲存內(nèi)存。閃存的一些示例性的應(yīng)用包括：個人計算機、pdas、數(shù)字音頻播放器、數(shù)碼相機、手機、合成器、視頻游戲、科學(xué)儀器、工業(yè)機器人及醫(yī)療電器。隨著技術(shù)的改進(jìn)，諸如nand閃存的nvm技術(shù)已經(jīng)達(dá)到16納米(“nm”)，并且其單芯片密度能夠達(dá)到128千兆位(“gb”)儲存容量。然而，與nand閃存相關(guān)的缺點是讀取及/或?qū)懭氩僮髀?。例如，通常的讀取操作可能要花費25納秒(“s”)、并且擦除操作可能會花費兩(2)毫秒(“ms”)。頁寫入操作可能會花費高達(dá)300s來完成。這種慢操作能對整個系統(tǒng)性能造成負(fù)面影響。

dram通常提供相對快速的讀取和/或?qū)懭氩僮?。然而，dram是易失性存儲器，其中，當(dāng)該電力下降時，儲存的數(shù)據(jù)會消失。而且，dram單元尺寸通常大于nand單元尺寸，從而其總體上成本較高且密度較低。對于常用的計算系統(tǒng)，諸如以nand為主的閃存的nvm用于主儲存器，而同時dram用于工作存儲。例如，儲存在nvm中的數(shù)據(jù)可以被加載到dram中，用于處理與執(zhí)行，并且當(dāng)該任務(wù)完成時，隨后即將結(jié)果寫回到nvm。

由于dram的密度總體上低于諸如nand閃存的nvm的密度，因而由于不同的處理，nand與dram通常制造在分開的芯片或晶片中。然而，兩芯片解決方案不僅增加芯片數(shù)量、占用空間、系統(tǒng)成本，而且也由于在兩個芯片之間傳送數(shù)據(jù)而降低了系統(tǒng)性能。

技術(shù)實現(xiàn)要素：

本發(fā)明的一個實施方式公開了一種存儲設(shè)備，其能夠利用晶載動態(tài)隨機存取存儲器(“dram”)及非易失性存儲器(“nvm”)來儲存數(shù)據(jù)。根據(jù)一個方面，該存儲設(shè)備包括：nvm單元、字線(“wls”)、單元信道以及dram模式選擇。該nvm單元能夠持續(xù)地保留信息，以及該wls被配置用于選擇nvm單元中的一個為待被存取的。在一個實施方式中，該單元信道被配置用于：使nvm單元相互連接，以形成nvm串。當(dāng)dram模式選擇激活時，dram模式選擇能夠臨時地將數(shù)據(jù)儲存于該單元信道中。

本發(fā)明的其它特征及益處將從下面闡述的詳細(xì)說明、附圖及權(quán)利要求中變得清晰。

附圖說明

可從以下給出的詳細(xì)說明及所附的本發(fā)明各種實施方式的附圖更全面地理解本發(fā)明的示例性實施方式，然而，其不應(yīng)當(dāng)被用來將本發(fā)明限定到這些特定的實施方式，它們只是用于說明和理解。

圖1是方塊圖，示意出了根據(jù)本發(fā)明的一個實施方式的具有能夠執(zhí)行nvm與dram兩項功能的存儲設(shè)備的計算系統(tǒng)。

圖2-3示意出根據(jù)本發(fā)明的一個實施方式的包含有能夠執(zhí)行dram功能的nvm串的存儲設(shè)備；

圖4a-b及5a-b是示意出根據(jù)本發(fā)明的一個實施方式的dnand存儲設(shè)備的電路布局的圖；

圖6a-c示意出根據(jù)本發(fā)明的一個實施方式的執(zhí)行dram與nvm功能的dnand替代性配置；

圖7a-d是方塊圖，示意出根據(jù)本發(fā)明的一個實施方式的dnand的替代性物理布局；

圖8a-e及9a-c是示意圖，示意出根據(jù)本發(fā)明的一個實施方式的替代性dnand；

圖10a-b以及11-15是示意圖，示意出根據(jù)本發(fā)明的一個實施方式的dnand的操作及組態(tài)；

圖16a-b與17a-d是示意圖，示意出根據(jù)本發(fā)明的一個實施方式的二維(“2d”)或三維(“3d”)dnand；

圖18a-b與19a-c是示意圖，示意出根據(jù)本發(fā)明的一個實施方式的具有多個nand串的示例性dnand組態(tài)；以及

圖20是流程圖，示意出根據(jù)本發(fā)明的一個實施方式的能夠臨時儲存數(shù)據(jù)在nvm串中的dnand操作。

具體實施方式

此處描述本發(fā)明的示例性實施方式，其上下文包括用于利用晶載非易失性存儲器(“nvm”)與動態(tài)隨機存取存儲器(“dram”)改進(jìn)存儲器儲存效率的方法、設(shè)備及裝置。

本領(lǐng)域普通技術(shù)人員將認(rèn)識到：本發(fā)明的以下詳細(xì)說明僅示例性的，并不意在以任何形式限制。受益于本公開的本領(lǐng)域普通技術(shù)人員將容易得到本發(fā)明的其它實施方式的啟示。現(xiàn)在將參照附圖詳細(xì)說明附圖中所示意的本發(fā)明的示例性實施方式。在所有的附圖中及以下的詳細(xì)說明中，相同的附圖標(biāo)記(或數(shù)字)被用于表示相同或類似的部件。

根據(jù)本發(fā)明的實施方式，本文中所描述的部件、處理步驟及/或數(shù)據(jù)結(jié)構(gòu)可以使用各種類型操作系統(tǒng)、計算平臺、計算機程序及/或常用的機器來實施。當(dāng)包括一系列處理步驟的方法由計算機或機器來實施、以及那些處理步驟能夠被儲存為可被機器讀取的一系列指令的情況下，它們就能夠被儲存于有形媒介上，諸如計算機存儲設(shè)備(例如，rom(只讀存儲器)、prom(可編程只讀存儲器)、eeprom(電可擦除可編程只讀存儲器)、閃存、跳躍驅(qū)動器等等)、磁儲存媒體(例如，磁帶、磁盤驅(qū)動器等等)、光儲存媒體(例如，cd-rom、dvd-rom、紙卡及紙帶等等)、以及其它已知類型的程序存儲器。

本領(lǐng)域普通技術(shù)人員將認(rèn)識到：此處所描述的裝置可被形成于傳統(tǒng)的半導(dǎo)體基板上，或者它們可容易地被形成為基板之上的薄膜晶體管(tft)、或者在硅絕緣體(soi)中，諸如玻璃(sog)、藍(lán)寶石(sos)、或者在本領(lǐng)域普通技術(shù)人員已知的其它基材上。這些本領(lǐng)域普通技術(shù)人員也將認(rèn)識到：圍繞如上所描述的這些的一系列摻雜濃度的也有效。實質(zhì)上，能夠形成pfets及nfets的任何處理也將有效。被摻雜的區(qū)域可以是擴散的，或者它們也可以被植入。

術(shù)語“系統(tǒng)”此處一般是被用來描述任何數(shù)量的部件、組件、子系統(tǒng)、設(shè)備、封包交換件、封包交換機、路由器、網(wǎng)絡(luò)、計算機及/或通訊設(shè)備或機構(gòu)、或者它們的部件的組合。術(shù)語“計算機”在本文中一般被用來描述任何數(shù)量的計算機，包括但不限于，個人電腦、嵌入式處理器和系統(tǒng)、控制邏輯、asics、芯片、工作站、主機等。術(shù)語“設(shè)備”在此處一般是用來描述任何形式的機構(gòu)，包括計算機或系統(tǒng)或它們的部件。

術(shù)語“任務(wù)”和“處理”在此處一般是用來描述任何形式的執(zhí)行程序，包括但不限于，計算機處理、任務(wù)、線程、執(zhí)行應(yīng)用、操作系統(tǒng)、用戶處理、裝置驅(qū)動器、本機代碼、機器或其它語言等等：并且可以是交互式的和/或非交互式的，在本地和/或遠(yuǎn)程執(zhí)行、在前景和/或背景中執(zhí)行、在用戶和/或操作系統(tǒng)的地址空間中執(zhí)行、例行程序的庫和/或獨立的應(yīng)用中執(zhí)行，并且不限于任何特定的內(nèi)存劃分技術(shù)。在包括但不限于方塊圖及流程圖的附圖中所示意出的信號及信息的步驟、連接及處理過程，通常以不同的串聯(lián)或并聯(lián)的順序來執(zhí)行，和/或通過保留在本發(fā)明范圍與精神之內(nèi)的各種實施方式中的不同的部件及/或通過不同的連接來實現(xiàn)。

本發(fā)明的一個實施方式公開一種能夠使用晶載動態(tài)隨機存取存儲器(“dram”)及非易失性存儲器(“nvm”)兩者儲存數(shù)據(jù)的存儲設(shè)備。一方面，該存儲設(shè)備包括nvm單元、字線(“wls”)、單元信道以及dram模式選擇。該nvm單元能夠持續(xù)保留信息：并且wls被配置成：選擇nvm單元中的一個為待被存取的。在一個實施方式中，單元信道被配置成：使nvm單元相互連接以形成nvm串。當(dāng)dram模式選擇被激活時，該dram模式選擇能夠?qū)?shù)據(jù)臨時地儲存于單元信道中。

圖1是方塊圖130，其示意出根據(jù)本發(fā)明一個實施方式的具有能夠執(zhí)行nvm及dram兩個功能的存儲設(shè)備的計算系統(tǒng)。在一個實施方式中，圖130包括處理器150、nvm儲存器152及總線158。處理器150進(jìn)一步包括晶載存儲器168及總線管理器156，其中晶載存儲器168進(jìn)一步包括雙功能儲存裝置160，其能夠基于模式選擇來執(zhí)行dram和/或nvm。在一個實施方式中，nvm/dram160耦接至nvm162用于數(shù)據(jù)儲存以及緊急備份。一方面，nvm可以是以nand為主的閃存、以nor為主的閃存、相變存儲器(“pcm”)、eeprom(可擦除可編程只讀存儲器)；或者是nand、nor、pcm和/或eeprom存儲器的結(jié)合。為了簡化先前的討論，整個說明書皆以nand為主的閃存用來做為示例性的nvm。應(yīng)注意的是：即使一或更多個方塊(或設(shè)備)被增加至圖130或從其移除時，本發(fā)明的示例性實施方式的基本概念不會改變。

包括nvm/dram160的晶載存儲器168被稱為dram-nand(“dnand”)，其中dram單元及nand單元相互連接以增強存儲性能。一方面，dnand單元具有類似于nand單元的nand類似單元構(gòu)造，其中，dnand單元能夠基于作業(yè)模式被用來做為nand單元和dram單元。例如，dnand單元具有兩個作業(yè)模式，其中，一個模式是像nand快閃單元似地操作dnand單元，而另一模式是像dram單元似地操作dnand單元。在一個實施方式，dnand單元提供讀/寫作業(yè)做為用于dram的讀/寫作業(yè)。或者，dnand單元也能夠以陣列構(gòu)型組織，當(dāng)dram作業(yè)模式被激活時，其也能夠被用來做為dram陣列。雖然存儲器方塊168被示意出為嵌入在中央處理單元(“cpu”)中的存儲器，然而存儲器方塊168也可以是能夠提供nvm與dram雙重功能的獨立存儲芯片。

由于dnand使用類似nand串來提供dram儲存功能和nand閃存功能，因而，一方面，dnand能夠在單一芯片或晶片上布置dram單元及nand單元兩者。為了建立或制造與nand處理兼容的dram，nand及dram單元兩者能夠被制造在一個具有nand處理的芯片上。nand陣列及dram陣列也可以被嵌入在微控制器或任何其它的芯片中。

替代性地，dnand單元構(gòu)造也可以與sram處理一起實施。例如，dnand單元可在具有標(biāo)準(zhǔn)的nand、dram、sram或邏輯處理中的任何一個的芯片中包括nand、dram、及sram。此外，在一個實施方式中，dram可以包括nvdram(非易失性dram)功能，以在系統(tǒng)電力損耗或電力下降期間，一次儲存整個dram陣列的數(shù)據(jù)。該數(shù)據(jù)可以在電力恢復(fù)之后，被恢復(fù)到dram單元內(nèi)。因此，數(shù)據(jù)可以易于dram作業(yè)、或被寫入到nand單元儲存。

作業(yè)中，晶載存儲器168能夠利于數(shù)據(jù)通過總線158在nvm/dram160及nvm152之間傳送?？偩€管理器156能夠同時地使數(shù)據(jù)在存儲器168的nvm/dram160及nvm152之間傳送。在另一實施方式中，晶載存儲器168能夠在緊急斷電或電力損耗期間將數(shù)據(jù)備份在nvm/dram160中。在一個示例中，nvm/dram160分配一部分的nvm單元用于緊急備份的目的。

采用包含dram及nvm兩者的晶載存儲器168的益處在于：其利于同步多頁nvm程序化。此外，晶載存儲器168也利用nvm/dram160提高晶載存儲器168及nvm152之間的總體數(shù)據(jù)傳送速度。此外，使用晶載存儲器168的另一益處在于：其能夠在緊急時段期間，將數(shù)據(jù)從dram備份至nvm單元。

圖2示意出根據(jù)本發(fā)明的一個實施方式的包含有能夠執(zhí)行dram功能的nvm串的存儲設(shè)備。圖例202是能夠在dram功能下作業(yè)以及在nandnvm功能下作業(yè)的dnand串的邏輯布局。圖例204類似于圖例202，其是能夠執(zhí)行dram或nand功能的dnand串的電路圖示。

圖例202包括bl208、dsg210、ssg218、nand單元212-216、源極線(“sl”)220、及單元信道206。在一個實施方式中，單元信道206用來串聯(lián)連接nand單元212-216形成串。nand單元212-216耦接至wlo-wln，用于選擇哪個nand單元應(yīng)為被存取。在一個實施方式中，單元信道206能夠臨時地儲存電荷?；谀Ｊ娇刂?28的邏輯狀態(tài)，dnand串能夠被選擇用來執(zhí)行nand功能或dram功能。

圖例204包括bl242、dsg230、ssq238、nand單元232-236、sl240及單元信道226。在一個實施方式，單元信道226用來串聯(lián)連接nand單元232-236形成串。nand單元232-236耦接至wlo-wln，用于選擇哪個nand單元應(yīng)被存取。在一個實施方式中，單元信道226能夠臨時儲存數(shù)據(jù)。基于模式控制228的邏輯狀態(tài)，dnand串能夠被選擇用來執(zhí)行nand功能或dram功能。

在一個實施方式中，能夠儲存信息的dnand設(shè)備包括：nvm單元212-216、wlo-wln、單元信道206及dram模式選擇228。nvm單元212-216能夠持續(xù)地保留信息。nvm單元包括至少一個nand非易失性存儲單元。應(yīng)注意的是：nand非易失性存儲單元能夠在正常作業(yè)及緊急電力損耗兩者之一的期間儲存數(shù)據(jù)。wlo-wln能夠選擇nvm單元中的一個為被存取的。單元信道206使nvm單元相互連接，以形成nvm串。耦接至nvm串的dram模式選擇228被配置成：當(dāng)dram模式選擇228激活時，允許單元信道206臨時地儲存數(shù)據(jù)。一方面，wls可被施加高于截止單元(off-cell)電壓的通過電壓，以準(zhǔn)備用于dram作業(yè)。

在一個實施方式中，dnand設(shè)備包括諸如模式控制228的nvm模式選擇，并且當(dāng)諸如模式控制228的nvm模式選擇激活時，能夠持續(xù)地儲存數(shù)據(jù)到nvm單元中的一個中。應(yīng)注意的是：bl208被配置成用以提供位信息。在一個示例中，dnand設(shè)備也包括dsg210及ssg220，其中，dsg210能夠?qū)l208連接至dnand串。ssg218用來將sl220連接至dnand串。應(yīng)注意的是：dram模式選擇及nvm模式選擇通過諸如模式控制228的單一控制信號控制。在一個示例中，nvm單元包括至少一個硅-氧化物-氮化物-氧化物-硅(“sonos”)非易失性存儲單元。

圖3示意出表格，其示出根據(jù)本發(fā)明的一個實施方式的能夠執(zhí)行nand或dram功能的dnand存儲設(shè)備。該表格示意出在用于dnand單元串的擦除周期、編程周期及讀取周期的期間的電壓分布。例如，在擦除周期期間，dsg、wlunselect、ssg、bl、sl的信號設(shè)定為浮動(“fl”)電壓時，而wlselect設(shè)定為零(0)伏特、以及tpw(三p型阱)設(shè)定為正的高電壓(“vpp”)。應(yīng)當(dāng)注意的是：即使一或更多個信號(或線)增加到圖3或從圖3移除時，本發(fā)明的示例性實施方式的基本概念不會改變。

顯示在表格中的電壓示出用于dnand存儲設(shè)備的電壓分布，其中，該設(shè)備被配置成：具有兩個作業(yè)模式，即nand模式和dram模式。在nand模式期間，其能夠被擦除、編程及讀取為nand。在dram模式期間，單元能夠被讀取及寫入為dram單元。在一個實施方式中，圖3中所示的表格示意出在nand模式期間的單元的電壓分布或偏置條件。在擦除階段期間，在被選擇的單元位于的深的n型阱中的三p型阱(tpw)被施加以正的高電壓(“vpp”)，諸如20伏特(“v”)，用于浮動閘極nand、或10-15v用于sonosnand。vpp的應(yīng)用將導(dǎo)致電子由于福勒-諾德海姆隧穿機制(fowler-nordheimtunnelingmechanism)，從浮動閘極朝向信道區(qū)域注入，以減少單元的閾值電壓(“vt”)。在程序化階段期間，經(jīng)選擇的wl被施加以諸如20v的vpp。末被選擇的wls被施加以諸如10v的正的中電壓(“vmp”)。vmp將促使單元的信道區(qū)域達(dá)到大約8v。對于被選擇用于程序化的單元，bl被施加以0v，其將泄漏信道電壓。由此，被選擇的單元通過福勒-諾德海姆隧穿機制程序化，以從單元信道區(qū)域朝向浮動閘極注入電子，由此提高單元vt。對于程序化抑制單元階段，bl被施加以vdd，其將使得汲極選擇閘極由于該反偏置而關(guān)閉，因此該信道區(qū)域?qū)⒈３指遶以消除被選擇的wl的電場，由此抑制該程序化。在讀取模式期間，dsg及ssg兩者被施加以vdd，以及sl被施加以0v。bl隨后被預(yù)充電至vdd。被選擇的wl被施加以vread，其在介于導(dǎo)通單元(on-cell)及截止單元(off-cell)的vt之間被選擇。未被選擇的wls被施加以vpass，其比最高的離單元的vt還要高。如果被選擇的單元的vt高于vread，則該單元將保持截止，由此bl保持在vdd。如果被選擇的單元的vt低于vread時，單元將被啟動并且在bl的電壓將放電到0v。連接至bl的檢測放大器感測bl電壓并鎖住該數(shù)據(jù)。

在dram模式下，在一個具體實施方式中，dsg被設(shè)定到vdd以開啟被選擇的汲極選擇閘極，以及設(shè)定到0v以關(guān)閉未被選擇的汲極選擇閘極。ssg被施加以0v以隔離sl，由此單元的信道區(qū)域能夠被用來做為電容器以儲存數(shù)據(jù)。如在表格中所表示的vcp是電容器極板電壓，其可以是任何電壓，諸如0v或vdd。該電壓通常是1/2vdd。

在替代性實施方式中，存儲器陣列可以被劃分成帶有nand部分及dram部分的多個塊區(qū)。在兩個部分中的單元每串可以具有不同數(shù)量的單元。例如，在dram部分的單元每串可以具有較少的單元，以增加速度，而在nand部分的單元可以具有較多的單元，以減小陣列尺寸。在一個示例中，對于dram塊區(qū)或部分，nand串可包含一個單元，以使存儲速度最優(yōu)化。

圖4a-b是示意出根據(jù)本發(fā)明的一個實施方式的dnand存儲設(shè)備的電路布局的圖。圖4a示出在dram模式期間單元的操作條件，其中，wlo-wln被施加以vpass的電壓。vpass比單元的最高狀態(tài)的vt還要高。在作業(yè)中，vpass將開啟單元，不管它們的儲存的數(shù)據(jù)如何。例如，單元的信道區(qū)域501被用以變成電容用于儲存電荷。當(dāng)ssg被施加以0v以關(guān)閉源極選擇閘極503時，dsg502被施加以電壓以將該閘極置于離線位置，以便允許電容器(或單元信道)從bl充電和/或放電。一方面，整個nand單元串動作好似具有mos電容的dram單元。應(yīng)注意的是：在dram模式期間，wl電壓vpass可以是恒定的。應(yīng)注意的是：dram模式通常不需要切換處理，因而其將不會由于dram作業(yè)導(dǎo)致延遲。

在一個實施方式中，vpass可以被施加到被選擇的串，而未被選擇的串被施加以ov或浮動，以便使到單元、或儲存在該單元的數(shù)據(jù)的閘極干擾最小化。在作業(yè)期間，vpass被施加到某些字線，諸如(wlo-wli)，以及voff被施加到其它字線，諸如(wli+1-wln)，以便管理電容的尺寸。由于voff是比單元的數(shù)據(jù)的最低vt水平等級還要低的電壓，所以單元0～i將被開啟以及單元i+1-n將被關(guān)閉。通過施加不同的電壓，dram單元的電容大小可被調(diào)節(jié)?；蛘?，單元i+1-n可被程序化到比由wli+1-wln所施加的0v高的電壓，以避免對于voff的負(fù)電壓，即使單元具有負(fù)的vt。應(yīng)注意的是：設(shè)定dsg高可以是vdd或比vdd+vt(汲極選擇晶體管閾值電壓)高的電壓。當(dāng)使用比vdd+vt高的電壓時，單元的電容將被充電至滿vdd。當(dāng)使用vdd時，vdd將使單元的電容充電到vdd-vt。

圖4b示出根據(jù)本發(fā)明的一個實施方式的對于采用每串一個單元的dram模式的偏置條件。該偏置條件類似于圖4a，除了沒有未被選擇的wl之外。

圖5a-b是示意出根據(jù)本發(fā)明的一個實施方式的dnand的操作的波形圖。圖5a示出在dram模式期間單元的寫入波形。在to時間，根據(jù)數(shù)據(jù)1或0，bl分別被施加以vdd或0v。被選擇的dsg提高以開啟汲極選擇晶體管，并通過bl將單元的電容器充電到vdd或ov。在t1時間，dsg下降。在t2時間，bl可被改變到新數(shù)據(jù)，用于下一個寫入循環(huán)，或預(yù)充電到vdd/2，用于下一個讀取循環(huán)。

圖5b示出在dram模式期間單元的讀取波形。在t0時間，bl被預(yù)充電至適當(dāng)?shù)碾妷?，如vdd/2。在t1時間，被選擇的dsg提高以開啟汲極選擇閘極，其將致使在單元的電容器及bl的電容之間發(fā)生電荷共享。當(dāng)電容器儲存vdd時，電容器將對bl充電到比vdd/2略高一點。當(dāng)電容器儲存0v，電容器將使bl比vdd/2略低一點。在t2時間，連接到bl的敏感放大器被激活，其將使bl振幅發(fā)展到滿vdd或vss。由于wl保持在高位，所以bl電壓也將單元的電容器充電到滿vdd或vss，其也已知為“更新”作業(yè)。由于儲存在電容器中的電荷將經(jīng)由結(jié)漏逐漸泄漏出，所以在dram模式期間的單元需要周期性地更新作業(yè)。在bl數(shù)據(jù)被鎖存之后，在t4時間，bl可以再被預(yù)充電至vdd/2，用于下一個讀取循環(huán)。

圖6a-c示意出根據(jù)本發(fā)明的一個實施方式的示出dram及nvm的dnand的替代性配置。因為根據(jù)本發(fā)明該實施方式的單元與陣列具有nand及dram兩種作業(yè)模式，所以bl讀寫電路需要被修改以執(zhí)行兩種作業(yè)。圖6a示出基本bl讀/寫電路體系架構(gòu)，其中bl連接至nand頁緩沖器601和dram頁緩沖器602。切換電路603被用來從多個blo到blk中選擇一個bl，以便減少頁緩沖器的總數(shù)量。在程序化作業(yè)期間，也可對未被選擇的bl應(yīng)用合適的偏置條件。在nand模式期間，nand頁緩沖器被激活，以及在dram模式期間，dram頁緩沖器被激活。圖6b-c分別示出用于mlc(多層單元)的nand頁緩沖器及dram頁緩沖器。應(yīng)注意的是：也可以應(yīng)用slc(單層單元)的nand頁緩沖器。

在一個實施方式中，dnand存儲設(shè)備包括nand及dram雙重功能。為實施dnand單元結(jié)構(gòu)，可實施dnand的多個陣列配置。

圖7a-d是示意出根據(jù)本發(fā)明的一個實施方式的用于dnand的替代性物理布局的方塊圖。圖7a示出本發(fā)明的一個實施方式，整個陣列被用作為nand及dram雙重功能。盡管在dram模式中的單元可以電荷共享方式執(zhí)行快速讀取及寫入作業(yè)，但對于本配置的速度可以通過wl及bl的大電容來限制。

圖7b示出陣列體系架構(gòu)的另一實施方式，其中，整個陣列被用做為nand及dram雙重功能。wl(s)及bl(s)被用來將陣列劃分成較小的塊區(qū)，由此減小wl和/或bl電容量。分區(qū)701-703是wl譯碼器、分區(qū)704-706是bl頁緩沖器。當(dāng)dram模式被激活時，陣列可被用作快速dram。

圖7c示出陣列體系架構(gòu)的另一實施方式，其中，芯片包括兩個分開的陣列，nand及dram。dram陣列具有較小的wl及bl分區(qū)，而nand陣列具有較大的分區(qū)。應(yīng)注意的是：dram陣列可以具有nand及dram雙重功能，或僅具有dram功能。nand陣列可以具有nand及dram雙重功能，或僅具有nand功能。在一個實施方式中，數(shù)據(jù)可以通過內(nèi)部總線在兩個陣列之間傳送。

圖7d示出陣列體系架構(gòu)的另一實施方式，其中，陣列被劃分成通過bl(s)連接的nand部分710及dram部分711。一方面，數(shù)據(jù)可以在平行頁面模式下在兩個陣列之間傳送，由此大大地減少數(shù)據(jù)在兩個陣列之間的傳送時間。如所示，分區(qū)712是wl譯碼器，而分區(qū)713-716是bl頁緩沖器。需要注意：在nand部分及dram部分中的單元，每串可以具有不同數(shù)量的單元。例如，nand部分每串可具有64個單元，而dram部分每串可包括1至8個單元。

在正常模式或nand模式期間，nand部分的數(shù)據(jù)可以通過nand頁緩沖器被讀取及傳送至dram頁緩沖器，以及然后被寫入至dram部分。當(dāng)dram模式被激活時，dram部分的數(shù)據(jù)可以通過dram頁緩沖器被讀取及傳送至nand頁緩沖器，以及然后被寫入至nand部分。

使用dnand的優(yōu)點在于：其允許數(shù)據(jù)在nand及dram部分之間傳送，而無需經(jīng)過外部總線，由此大大地減少數(shù)據(jù)傳送時間。

在替代性實施方式中，dram單元可以具有nvdram功能。在電力下降期間，整個dram單元的數(shù)據(jù)可以備份至nand單元以防止數(shù)據(jù)丟失。dram模式需要內(nèi)部電容器或外部電容器及備份電池，以保持vcc充電一段時間，以允許完成寫入作業(yè)。

使用dnand的另一優(yōu)點在于：通過使用dram模式，允許系統(tǒng)檢測dram中的數(shù)據(jù)，其不執(zhí)行預(yù)定的時間，其能夠自動地將在dram單元中數(shù)據(jù)程序化至nand單元，然后停止更新作業(yè)，以節(jié)約電力消耗。當(dāng)下次需要數(shù)據(jù)時，其將從nand單元讀取數(shù)據(jù)，并將數(shù)據(jù)恢復(fù)回至dram單元中。

圖8a-e是示意出根據(jù)本發(fā)明的一個實施方式的dnand的替代性配置的方框結(jié)構(gòu)圖。dnand的益處是能夠?qū)Υ嬖谡麄€dram單元中的數(shù)據(jù)一次備份至nand單元。圖8a示出用于使僅具有一個nand單元的串程序化的偏置條件。dsg及ssg兩者皆施加0v，以從bl及sl隔離單元的電容器(信道區(qū)域801)。dram單元的wl被施加以正的高電壓vpp并且單元的信道區(qū)域可以通過wl電壓耦接的高。由于vdd及0v間的初始電壓差，單元起初儲存0v與單元初始儲存vdd相比將具有快的程序化速度。結(jié)果，在適當(dāng)選擇的程序化時間之后，儲存0v的單元與儲存vdd的單元相比將具有較高的vt。請注意：vpp電壓需要根據(jù)過程、程序化速度、及理想的vt窗口來被謹(jǐn)慎地選擇。

圖8b示出用于程序化具有多個nand單元的串的偏置條件的另一實施方式。在圖8b中示出的偏置條件類似于圖8a中示出的偏置條件，除了未被選擇的wl施加以正的中電壓vmp之外。當(dāng)vmp較高的時候，未被選擇的wl將有助于促進(jìn)信道區(qū)域的電壓，由此其增加數(shù)據(jù)1(1)單元的抑制效應(yīng)并降低數(shù)據(jù)0單元的程序化速度?；趹?yīng)用、技術(shù)、程序化時間及理想的vt值適當(dāng)選擇wls處的電壓是重要的。

圖8c示出用于程序化具有一個nand單元的串的偏置條件的另一實施方式。dsg及ssg兩者都施加以0v，以與bl及sl隔絕單元的電容。由于被選擇的wl被施加以負(fù)的高電壓vnn，所以vnn關(guān)閉單元的信道，由此單元將不耦接信道的電壓。結(jié)點區(qū)域803-804保持vdd及0v，其致使電子從單元的儲存層(浮動閘極或電荷陷入層)朝向結(jié)點處隧穿，由此降低單元的vt。由于結(jié)點電壓差，儲存vdd的單元與儲存0v的單元相比，將具有更快速的程序化速度。結(jié)果，適當(dāng)選擇程序化時間之后，儲存vdd的單元與儲存0v的單元相比將具有更低的vt。應(yīng)注意的是：vnn需要根據(jù)程序、程序化速度及理想的vt窗口來被謹(jǐn)慎地選擇。

圖8d示出用于程序化具有多個nand單元的串的偏置條件的另一實施方式。在圖8d中示出的偏置條件類似于在圖8c中所示出的偏置條件，除了未被選擇的wls施加以正的中電壓vmp以外。當(dāng)vmp高的時候，未被選擇的wls將有助于促進(jìn)信道區(qū)域的電壓，由此其增加數(shù)據(jù)1單元的程序化速度，然而，其可能會降低數(shù)據(jù)0單元的抑制效應(yīng)。對于dnand的操作，根據(jù)技術(shù)、程序化時間及理想的vt值來適當(dāng)?shù)剡x擇電壓是重要的。

圖8e示出了示意出根據(jù)本發(fā)明的一個實施方式的圖8a-b的偏置條件的波形。在t0時間，bl被預(yù)充電至vdd/2。在t1時間，被選擇的dsg被施加以vdd或高于vdd+vt的電壓，以讀取dram單元的數(shù)據(jù)，其導(dǎo)致在單元的電容器及bl的電容之間發(fā)生電荷共享。在t2時間，敏度放大器被激活以將bl發(fā)展成滿vdd或vss。在t3時間，即使被施加以vdd+vt，dsg也下降至vdd或低于vdd的電壓。在t4時間，被選擇的wl被施加以vpp并且未被選擇的wls被施加以vmp，其將數(shù)據(jù)1單元的信道區(qū)域耦接至較高的電壓，如標(biāo)記705所示。該電壓將不會通過bl泄漏，因為由于與bl的vdd的反偏置而dsg關(guān)閉。相比之下，對于數(shù)據(jù)0單元而言，通過其bl處的0v，它的信道區(qū)域?qū)⒈环烹娭?v，如標(biāo)記706所示。與先前的實施方式相比，此實施方式具有較高信道電壓差，因此在數(shù)據(jù)1及0單元的vt之間具有較大的空余。在t5時間，dsg降低。在t6時間，bl再次被預(yù)充電至vdd/2。對于下一個dsg，從t0至t7的過程可以重復(fù)進(jìn)行。該作業(yè)保持重復(fù)直到所有的dram單元被設(shè)定為止。應(yīng)注意的是：雖然此實施方式需要逐頁建立wl電壓用于所有的dram單元，但其實際上不會花費長的時間。因為僅花費不足50ns即可建立一頁，假定其具有1k頁時，只要花費50us就可以建立整個dram了。在所有的頁皆設(shè)定之后，整個dram單元被同時程序化，因此相比于逐頁程序化模式而言，其節(jié)省了總的程序化時間。

應(yīng)注意的是：如所示意出的dnand作業(yè)能夠以nand程序、邏輯程序、dram程序、sram程序、或者任何其他程序來實施。

雖然在圖8a-8e中的示例示出了nmos堆棧式閘極nand陣列，然而其僅是舉例。例如，單元可以是pmos單元或分離式閘極。儲存層可以是電荷陷入層，諸如，ono(氧化物-氮化物-氧化物)、onono、sonos、besonos、浮動閘極或者任何其他能夠儲存電荷的材料。單元能夠使用slc(每單元一個位)、mlc(每單元兩個位)、或tlc(每單元三個位)等。陣列構(gòu)造可以是2d(二維)或3d(三維)。單元串也可以包括或不包括源極與汲極結(jié)合點。wl可以使用傳統(tǒng)的形式或雙模式形式。

圖9a-c示意出根據(jù)本發(fā)明的一個實施方式的將數(shù)據(jù)從選擇的nand單元傳送到dram單元，諸如信道區(qū)域的過程。dand的功能在于能夠?qū)?shù)據(jù)在nand及dram之間內(nèi)部傳送。圖9a示出單元901被選擇。為了簡化先前的討論，在被選擇的單元的bl側(cè)的單元的信道區(qū)域被稱為“qbl”902，以及在其sl側(cè)的單元的信道區(qū)域被稱為“qsl”903。數(shù)據(jù)傳送可以從sl或bl施加電壓來完成。在圖9b中示出的波形示意出從sl施加電壓的實施方式。在t0時間，所有的wlo～n被施加以高于單元的最高vt的電壓。ssg被施加以高于vdd+vt的電壓，以及sl被施加以0v，其開啟所有的單元，無論它們的vt如何，并且接著將它們的信道區(qū)域qbl902及qsl903放電至0v。在t1時間，選擇的wl降低至電壓vread，其為介于理想單元的vt的vt(導(dǎo)通單元)與vt(截止單元)之間。在t2時間，sl加至vdd。如果被選擇的單元是截止，其將傳遞sl電壓至qbl并且使它充電至vread-vt(導(dǎo)通單元)。如果被選擇的單元為關(guān)閉時，其將不會傳遞sl電壓，由此qbl仍將保持在ov。一方面，vread被選擇成高于vt(導(dǎo)通單元)+vdd，由此其可以全部傳遞vdd至qbl。在一個實施方式中，sl可以被施加以高于vdd的電壓，以及ssg可以施加以高于sl+vt的電壓，以全部傳遞電壓。應(yīng)注意的是：較多的電荷可以被儲存在qbl區(qū)域。當(dāng)數(shù)據(jù)儲存在qbl之后，ssg在t3時間到達(dá)ov，以隔絕sl。

在t3時間后，有多種方式來處理wl電壓。在一個實施方式中，在t3時間后，被選擇的wl被拉高至vpass，以再次開啟被選擇的單元的信道區(qū)域，其可以導(dǎo)致在qbl與qsl之間發(fā)生電荷共享。盡管其可以降低儲存的電壓至vdd/2，但在傳遞作業(yè)之后，可以引入更新作業(yè)。在更新作業(yè)期間，根據(jù)此條件，例如，bl的預(yù)充電電壓需要從vdd/2調(diào)整至較低的電壓，如vdd/4。

根據(jù)本發(fā)明的另一實施方式，在t3時間后，所有的wl可被拉高至高于vpass的電壓，其將促進(jìn)qbl至較高的電壓，以增加儲存在qbl中的電荷。在t3時間之后，在選擇單元的sl側(cè)的未被選擇的wl被拉低至0v以關(guān)閉它們的信道，由此電荷將被儲存在qbl區(qū)域。應(yīng)注意的是：電荷共享可以不發(fā)生在qbl及qsl之間，由此初始的電荷vdd保持在qbl中。在第一更新作業(yè)期間，盡管bl將單元的信道區(qū)域充電至vdd，然而，在單元的sl側(cè)的所有未被選擇的wl可以被拉高至vpass，以開啟qsl區(qū)域，使單元的儲存電容最大化。

在另一實施方式中，在t3時間之后，在被選擇的單元的sl側(cè)的未被選擇的wl被拉低至0v，以及在bl側(cè)的未被選擇的wl被拉至高于vpass的電壓。其將保持僅在qbl區(qū)域充電并且促使其達(dá)到較高的電壓。

請注意，根據(jù)本發(fā)明，在另一實施方式中，dram單元也可以通過從bl預(yù)充電讀取以及從sl放電。而且，在又一實施方式中，dram單元可以通過從sl預(yù)充電讀取以及從bl放電。圖9c示出波形，其類似于在圖9b中所示出的波形，但除了sl起初在t0時間施加以0v以及在t2時間拉高至vdd之外。qbl區(qū)域在t0時間被充電至vpass-vtcell，以及在t2時間根據(jù)被選擇的單元開啟或關(guān)閉，qbl放電至0v或保持qbl在vpass-vtcell。在一個實施方式中，vpass被選擇成高于vdd+vtcell，因此其將傳遞全部的vdd至qbl。應(yīng)注意的是：vread是高于vt(導(dǎo)通單元)的電壓，因為它被用來開啟導(dǎo)通單元以放電qbl至0v。

圖10a-b是示意出根據(jù)本發(fā)明的一個實施方式的邏輯程序的dnand的物理配置。dnand單元與dnand的陣列體系架構(gòu)可以包括邏輯程序在內(nèi)的任何程序來實施，其能理想地將dram及nand兩個存儲器包括在單個芯片中。圖10a-b示出dnand利用邏輯程序的示例性實施。圖10a示出nand串，其包括汲極選擇閘極1001、源極選擇閘極1002、多個單元1003-1005。應(yīng)注意的是：電荷陷入層1006可以是ono或onono層1007-1009，它們是擴散區(qū)域。bl接點1010耦接于bl1011，而sl是接點1012。在一個實施方式中，單元可以通過nmos或pmos來實施。應(yīng)注意的是：單元可直接位于基板上、或在阱1013內(nèi)部，阱1013在基板1015上的深阱1014內(nèi)部。圖10b示出dnand的另一示例，其中，其串中包括一個單元1003。一方面，附加的三(3)個掩模被添加至標(biāo)準(zhǔn)邏輯程序，以制作dnand裝置。對于ono蝕刻的掩模，在多閘極被形成之后反向ono-蝕刻，可以使用用于深n阱以定位單元用于負(fù)壓電路的掩模。

圖11是方框結(jié)構(gòu)圖，示意出根據(jù)本發(fā)明的一個實施方式的dnand的物理配置。在一個實施方式中，陣列體系架構(gòu)可以應(yīng)用于nand-型的掩模rom，本發(fā)明稱為d-rom(dram-rom)，其中，陣列及操作類似于在圖8d中示出的dnand，除了單元是掩模rom單元而不是閃存單元之外。圖11示出nand串的陣列體系架構(gòu)，其包括dsg1104、ssg1105以及多個rom單元1101-1103。rom單元的閘極連接至wlo～wln。rom單元可以是在制造期間利用rom-碼掩模程序化，以使信道vt植入1106-1107施加至該單元。在讀取作業(yè)期間，適當(dāng)?shù)膚l電壓施加至被選擇的單元，以檢查該單元是否具有高的或低的vt。未被選擇的wls被施加以較高的電壓，以開啟它們，而無論它們的vt如何。使用nand陣列rom的優(yōu)點在于，其是邏輯程序兼容的。請注意：d-rom及邏輯程序兼容的d-nand僅具有3個掩模差。因此，其給消費者提供了靈活的解決方案，以在嵌入產(chǎn)品的研發(fā)階段使用邏輯兼容的d-nand設(shè)計。一旦產(chǎn)品的程序代碼被確認(rèn)后，d-nand陣列的全部或部分就能夠通過以rom-碼植入層代替ono層來轉(zhuǎn)換到d-rom。因為d-nand及d-rom具有相同的陣列構(gòu)造，除了ono及rom-碼層之外，由此使得存儲器風(fēng)險相對低。比較于傳統(tǒng)技術(shù)，它們的嵌入式快閃及掩模rom技術(shù)是不兼容的。因此，當(dāng)從閃存轉(zhuǎn)換到掩模rom，其一般需要重新設(shè)計產(chǎn)品。

根據(jù)本發(fā)明的一個實施方式，在dram單元中的所有數(shù)據(jù)可以被一次同時地寫入至nand單元。這樣可以顯著地減少寫入時間，并且特別是對電力損耗情況下的緊急數(shù)據(jù)備份特別有益處。該功能類似于傳統(tǒng)技術(shù)的nvram。然而當(dāng)電力損耗時，傳統(tǒng)的nvram需要較大的外部電容器以保持vcc充電，以并使用電容器以提供用于寫入作業(yè)的電荷泵電路的充電。如果電容規(guī)格不足夠大，則其可能不能保持用于完成寫入作業(yè)的足夠充電，因此作業(yè)可能會失敗。

本發(fā)明的實施方式公開了不使用外部電容就能夠執(zhí)行寫入作業(yè)的dnand設(shè)備。在一個示例中，需要小的外部電容以泵送wl電壓。一旦電壓被泵送至理想的d值，則泵送可被停止。控制信號xd可以到0v，其將使得wlo-wln的電壓被wl的電容捕獲，如圖12中所示。由于用于高密度nand存儲器的wl電容較大，所以其將花費十至百毫秒泄漏該電壓，其足夠程序化該單元。類似地，在bl電壓設(shè)定之后，信號iso可以到ov，其使得bl的電壓及單元串的電壓，以及nand單元的信道自促抑制電壓也通過本地電容保持。即使芯片vcc下降至0v，捕獲在該電容中的電壓將繼續(xù)進(jìn)行寫入作業(yè)，直到電壓通過結(jié)漏漏出為止。這樣，能夠省略外部的大電容。

圖13示出陣列體系架構(gòu)的一個實施方式，其中，陣列可以被分成至少兩部分1301-1302。部分1301具有較長的單元串及較長的bl，部分1301主要用于nand儲存目的。部分1302具有較短的單元串及較短的bl，其中，部分1302主要用于dram目的。dram部分可含有一或更多個頁緩沖器1303以便讀寫在dram部分的單元。nand部分可含有一或更多個頁緩沖器1304，以便讀寫在nand部分的單元。一方面，dram部分及nand部分可具有相同數(shù)量的bl。dram及nand部分兩者的bl、nblo～nbln及dblo～dbln連接至nand部分的頁緩沖器1304。其使得dram部分的數(shù)據(jù)通過所有的bls并行傳送至頁緩沖器1304，并且寫入至nand部分。

使用dnand設(shè)備的優(yōu)點在于，使利用外部數(shù)據(jù)總線在dram及nand之間慢渡越時間(slowtransitiontime)最小化。

在寫入時間期間，由于寫入數(shù)據(jù)已經(jīng)被保存在頁緩沖器1304，所以dram部分仍可以通過頁緩沖器1303存取以便讀取與寫入作業(yè)。請注意：根據(jù)本發(fā)明，nand部分的寫入作業(yè)可以通過加載數(shù)據(jù)至每個串而應(yīng)用于多個串，如同時以虛線示出的1305-1306。

使用dnand的另一優(yōu)點在于：通過將多頁數(shù)據(jù)一次寫入至nand部分節(jié)省了寫入時間。例如，陣列體系架構(gòu)允許nand部分的數(shù)據(jù)被讀取至頁緩沖器1304以及然后通過所有的bls同時平行傳送至dram部分，其能夠顯著降低傳統(tǒng)技術(shù)中的傳送時間，傳統(tǒng)技術(shù)是經(jīng)由外部數(shù)據(jù)總線傳送。在圖中頁緩沖器的位置僅是示例。它們也能夠位于任何適當(dāng)?shù)奈恢茫T如陣列的頂部等。替代性地，兩個頁緩沖器可以定位在一起。

圖14示出根據(jù)本發(fā)明的陣列體系架構(gòu)的另一實施方式。該陣列包含多個nand部分1401-1402及多個dram部分1403-1404，其中，塊區(qū)1405-1406為頁緩沖器。該實施方式允許多個dram部分執(zhí)行寫入作業(yè)至它們相關(guān)聯(lián)的nand部分，而同時其它的dram部分仍然可以是隨機存取的。請注意：根據(jù)本發(fā)明，nand部分及所有的dram部分可以通過所有的bls并行傳送數(shù)據(jù)，以節(jié)省數(shù)據(jù)傳送時間。

圖15示出根據(jù)本發(fā)明的陣列體系架構(gòu)的另一實施方式。該陣列包含有一個大的nand部分1501及多個dram部分1502-1503，其中，塊區(qū)1504-1505為頁緩沖器。dnand允許一些dram部分執(zhí)行寫入作業(yè)至與該dram單元相關(guān)聯(lián)的nand單元，而同時其它的dram部分仍然是可以隨機存取的。請注意：根據(jù)本發(fā)明，nand部分及所有的dram部分可以通過所有的bls并行地傳送數(shù)據(jù)，以節(jié)省數(shù)據(jù)傳送時間。

圖16a-b及17a-d是示意出根據(jù)本發(fā)明的一個實施方式的二維(“2d”)或三維(“3d”)dnand的圖。圖16a-b示出一些示例，其dnand可以基于3d半導(dǎo)體配置構(gòu)建。圖16a示出3dnand陣列體系架構(gòu)及圖16b示出該陣列的電路。圖17a-c示出使用類似的塊區(qū)的替代性的3dnand陣列體系架構(gòu)。圖17d示出多個堆棧的3dnand陣列構(gòu)造的另一示例，其可以適用于本實施方式。應(yīng)注意的是：即使增加一或更多個塊區(qū)(或裝置)至圖16a-b及17a-d或者從它們移除一或更多個塊區(qū)(或裝置)，本發(fā)明的示例性實施方式的基本概念也不會改變。

圖18a-b及19a-c是示意出根據(jù)本發(fā)明的一個實施方式的具有多個nand串的示例性dnand配置的圖。圖18a-b示出具有垂直sl構(gòu)造而不是傳統(tǒng)的水平sl構(gòu)造的nand串，用于執(zhí)行雙重功能。該雙重功能包括dram功能及nvm功能。nand串可以被用來形成陣列。當(dāng)使用dram模式，中心處的wl，諸如wl1801、wl1802或wl1803，例如，可以被施加以低電壓，以關(guān)閉該單元。一旦單元關(guān)閉了，其將致使nand串變成兩個dram單元，其中，一個可以選自bl，而另一個可以選自sl?；蛘?，分開的dsgs和/或ssgs可被用來改進(jìn)nand串的存取能力。

圖19a-c示意出dnand陣列的示例性實施方式，其能夠提供雙重功能。一方面，用在dnand中的nand串類似于傳統(tǒng)的nand串，除了沒有dsg及ssg之外。根據(jù)應(yīng)用，nand串可以被選擇以執(zhí)行dram功能或nvm功能。

本發(fā)明的示例性方面包括各種處理步驟，其將被描述如下。所述方面的步驟可以體現(xiàn)在機器或計算機的可執(zhí)行指令中。指令可以用來指示一般目的或特別目的系統(tǒng)，系統(tǒng)被程序化帶有指令，以執(zhí)行本發(fā)明的示例性方面的步驟?；蛘?，本發(fā)明的示例性方面的步驟可以通過具體的硬件構(gòu)件來執(zhí)行，該硬件構(gòu)件包括硬連線的邏輯，用于執(zhí)行步驟，或者通過程序化的計算機構(gòu)件及定制硬件構(gòu)件的任何組合來執(zhí)行。

圖20是示意出根據(jù)本發(fā)明的一個實施方式的能夠?qū)?shù)據(jù)臨時儲存于nvm串的dnand操作的流程圖2000。在方框2002，能夠?qū)⑿畔Υ嬖诖鎯ζ麝嚵械某绦虬l(fā)出dram模式信號以表示dram作業(yè)。一方面，存儲器陣列被構(gòu)造成提供雙重功能，其可基于模式選擇執(zhí)行nvm功能或dram功能。

在方框2004，在dsg處的dsg信號失效，以斷開bl與nvm串的連接，并且施加零伏特電壓至ssg，其利于和/或配置nvm串成臨時儲存單元或dram單元。

在方框2006，連接至nvm串的nvm單元的至少一個wls被驅(qū)動至通過電壓，該通過電壓高于nvm單元的最高狀態(tài)的電壓。

在方框2008，數(shù)據(jù)從bl加載至nvm單元信道，以便將數(shù)據(jù)臨時儲存在nvm單元信道中。在一個實施方式中，程序能夠發(fā)出nvm模式信號以指示nvm作業(yè)。應(yīng)注意的是：可以在dsg激活dsg信號，以將bl連接至nvm串，使該nvm串配置成非易失性存儲器，以及隨后數(shù)據(jù)從bl加載或傳遞至nvm串的nvm單元中的一個，以將數(shù)據(jù)持續(xù)儲存于該nvm單元中。應(yīng)注意的是：模式選擇線可以被設(shè)定為激活狀態(tài)以指示dram作業(yè)，而模式選擇線可重新設(shè)定為不激活狀態(tài)，以指示nvm作業(yè)。在驅(qū)動連接至nvm單元的wls的一部分至零伏特電壓之后，數(shù)據(jù)例如在讀取作業(yè)期間通過切換開關(guān)從nvm單元信道傳送至dram頁緩沖器。

盡管本發(fā)明具體的實施方式已被示出及描述，但對于本領(lǐng)域普通技術(shù)人員顯而易見的是，基于此處的教導(dǎo)，在不脫離本發(fā)明的示例性實施方式及其更寬的方面的情況下，可以進(jìn)行改變和改型。因此，所附的權(quán)利要求意在將所有的這些落入本發(fā)明的示例性實施方式的真正精神和范圍內(nèi)的改變及改型包含在它們的保護(hù)范圍內(nèi)。