本發(fā)明涉及半導(dǎo)體領(lǐng)域，特別涉及一種靜態(tài)隨機存儲單元。

背景技術(shù)：

如圖1所示，在傳統(tǒng)的6T(6 Transistor，6個晶體管)SRAM(Static Random Access Memory，靜態(tài)隨機存取存儲器)中，包括第一反相器11、第二反向器12、寫傳輸晶體管13、讀傳輸晶體管14。其中第一反相器11的輸入端與第二反相器12的輸出端電連接，第一反相器11的輸出端與第二反相器12的輸入端電連接。寫傳輸晶體管13的控制電極與寫字線WWL電連接，寫傳輸晶體管13的第一電流傳導(dǎo)電極與寫位線WBL電連接，寫傳輸晶體管13的第二電流傳導(dǎo)電極與第一反相器11的輸出端電連接。讀傳輸晶體管14的控制電極與讀字線RWL電連接，讀傳輸晶體管14的第一電流傳導(dǎo)電極與讀位線RBL電連接，讀傳輸晶體管14的第二電流傳導(dǎo)電極與第二反相器12的輸出端電連接。

在進行寫操作時，寫字線WWL為高電平，則寫傳輸晶體管13的第一電流傳導(dǎo)電極和第二電流傳導(dǎo)電極導(dǎo)通。

如圖2所示，在寫入數(shù)據(jù)“0”時，由于寫字線WWL為高電平，則寫傳輸晶體管13的第一電流傳導(dǎo)電極和第二電流傳導(dǎo)電極導(dǎo)通，從而第一反向器11的輸出端和第二反相器12的輸入端變?yōu)椤?”，由此將第二反相器12的輸出端及第一反向器11的輸入端上拉至“1”。在這種情況下，來自電源Vdd的電流通過第一上拉晶體管111和寫傳輸晶體管13流向接地點Vss。當寫傳輸晶體管13的驅(qū)動能力與第一上拉晶體管111的驅(qū)動能力相似時，這樣的電流會給寫操作帶來困難。

如圖3所示，在寫入數(shù)據(jù)“1”時，由于寫字線WWL為高電平， 則寫傳輸晶體管13的第一電流傳導(dǎo)電極和第二電流傳導(dǎo)電極導(dǎo)通，從而第一反向器11的輸出端和第二反相器12的輸入端變?yōu)椤?”，由此將第二反相器12的輸出端及第一反向器11的輸入端下拉至“0”。在這種情況下，來自電源Vdd的電流通過寫傳輸晶體管13和第一下拉晶體管112流向接地點Vss。當?shù)谝幌吕w管112的驅(qū)動能力強于寫傳輸晶體管13的驅(qū)動能力時，這樣的電流會給寫操作帶來困難。

由此可知，在傳統(tǒng)的6T SRAM中，在進行寫操作時，無論是寫入“0”還是寫入“1”，都會存在通過寫傳輸晶體管13的電流，這給寫操作帶來的困難，降低了寫容限(Write Margin，簡稱：WM)。

發(fā)明概述

本發(fā)明的發(fā)明人發(fā)現(xiàn)上述現(xiàn)有技術(shù)中存在問題，并因此針對上述問題提出了新的技術(shù)方案以至少部分減輕或解決至少部分上述問題。

根據(jù)本發(fā)明的一個方面，提供一種靜態(tài)隨機存儲單元，包括第一反相器、第二反相器、寫傳輸晶體管、讀傳輸晶體管和控制晶體管，其中：

第一反相器的輸入端與第二反相器的輸出端電連接；

寫傳輸晶體管的控制電極與寫字線WWL電連接，寫傳輸晶體管的第一電流傳導(dǎo)電極與寫位線WBL電連接，寫傳輸晶體管的第二電流傳導(dǎo)電極與第二反相器的輸入端電連接；

讀傳輸晶體管的控制電極與讀字線RWL電連接，讀傳輸晶體管的第一電流傳導(dǎo)電極與讀位線RBL電連接，讀傳輸晶體管的第二電流傳導(dǎo)電極與第二反相器的輸出端電連接；

控制晶體管的控制電極與控制線CG電連接，控制晶體管的第一電流傳導(dǎo)電極與第一反相器的輸出端電連接，控制晶體管的第二電流傳導(dǎo)電極與第二反相器的輸入端電連接。

在一個實施例中，控制晶體管在寫傳輸晶體管導(dǎo)通時處于截止狀態(tài)，從而斷開第一反相器的輸出端和第二反相器的輸入端之間的電連接。

在一個實施例中，控制晶體管在讀傳輸晶體管導(dǎo)通時處于導(dǎo)通狀態(tài)，從而使第一反相器的輸出端和第二反相器的輸入端電連接。

在一個實施例中，控制晶體管在寫傳輸晶體管和讀傳輸晶體管均截止時處于導(dǎo)通狀態(tài)，從而使第一反相器的輸出端和第二反相器的輸入端電連接。

在一個實施例中，控制晶體管、寫傳輸晶體管和讀傳輸晶體管為NMOS場效應(yīng)晶體管。

在一個實施例中，第一反相器包括第一上拉晶體管、第一下拉晶體管，其中：

第一上拉晶體管的控制電極與第一下拉晶體管的控制電極電連接，以構(gòu)成第一反相器的輸入端；

第一上拉晶體管的第一電流傳導(dǎo)電極與第一下拉晶體管的第一電流傳導(dǎo)電極電連接，以構(gòu)成第一反相器的輸出端；

第一上拉晶體管的第二電流傳導(dǎo)電極接電源，第一下拉晶體管的第二電流傳導(dǎo)電極接地。

在一個實施例中，第一上拉晶體管的控制電極為柵極，第一上拉晶體管的第一電流傳導(dǎo)電極為漏極，第一上拉晶體管的第二電流傳導(dǎo)電極為源極；

第一下拉晶體管的控制電極為柵極，第一下拉晶體管的第一電流傳導(dǎo)電極為漏極，第一下拉晶體管的第二電流傳導(dǎo)電極為源極。

在一個實施例中，第二反相器包括第二上拉晶體管、第二下拉晶體管，其中：

第二上拉晶體管的控制電極與第二下拉晶體管的控制電極電連接，以構(gòu)成第二反相器的輸入端；

第二上拉晶體管的第一電流傳導(dǎo)電極與第二下拉晶體管的第一電流傳導(dǎo)電極電連接，以構(gòu)成第二反相器的輸出端；

第二上拉晶體管的第二電流傳導(dǎo)電極接電源，第二下拉晶體管的第二電流傳導(dǎo)電極接地。

在一個實施例中，第二上拉晶體管的控制電極為柵極，第二上拉 晶體管的第一電流傳導(dǎo)電極為漏極，第二上拉晶體管的第二電流傳導(dǎo)電極為源極；

第二下拉晶體管的控制電極為柵極，第二下拉晶體管的第一電流傳導(dǎo)電極為漏極，第二下拉晶體管的第二電流傳導(dǎo)電極為源極。

在一個實施例中，第一上拉晶體管和第二上拉晶體管為PMOS場效應(yīng)晶體管；

第一下拉晶體管和第二下拉晶體管為NMOS場效應(yīng)晶體管。

通過以下參照附圖對本發(fā)明的示例性實施例的詳細描述，本發(fā)明的其它特征及其優(yōu)點將會變得清楚。

附圖說明

構(gòu)成說明書的一部分的附圖描述了本發(fā)明的實施例，并且連同說明書一起用于解釋本發(fā)明的原理。

根據(jù)下面參照附圖的詳細描述，可以更加清楚地理解本發(fā)明，在附圖中：

圖1為現(xiàn)有技術(shù)中靜態(tài)隨機存儲器的電路連接示意圖；

圖2為現(xiàn)有技術(shù)中靜態(tài)隨機存儲器進行寫“0”操作的示意圖；

圖3為現(xiàn)有技術(shù)中靜態(tài)隨機存儲器進行寫“1”操作的示意圖；

圖4為本發(fā)明靜態(tài)隨機存儲單元一個實施例的示意圖；

圖5為本發(fā)明靜態(tài)隨機存儲器進行寫“0”操作的示意圖；

圖6為本發(fā)明靜態(tài)隨機存儲器進行寫“1”操作的示意圖；

圖7為本發(fā)明靜態(tài)隨機存儲器進行讀操作的示意圖；

圖8為本發(fā)明靜態(tài)隨機存儲器進行保持操作的示意圖。

具體實施方式

現(xiàn)在將參照附圖來詳細描述本發(fā)明的各種示例性實施例。應(yīng)理解，除非另外具體說明，否則在這些實施例中闡述的部件和步驟的相對布置、數(shù)字表達式和數(shù)值不應(yīng)被理解為對本發(fā)明范圍的限制。

此外，應(yīng)當理解，為了便于描述，附圖中所示出的各個部件的尺 寸并不必然按照實際的比例關(guān)系繪制。

以下對示例性實施例的描述僅僅是說明性的，決不作為對本發(fā)明及其應(yīng)用或使用的任何限制。

對于相關(guān)領(lǐng)域普通技術(shù)人員已知的技術(shù)、方法和裝置可能不作詳細討論，但在適用這些技術(shù)、方法和裝置情況下，這些技術(shù)、方法和裝置應(yīng)當被視為本說明書的一部分。

在這里示出和討論的所有示例中，任何具體值都應(yīng)被解釋為僅僅是示例性的，而不是作為限制。因此，示例性實施例的其它示例可以具有不同的值。

應(yīng)注意，相似的標號和字母在下面的附圖中表示類似項，因此，一旦某一項在一個附圖中被定義，則在隨后的附圖的說明中將不需要對其進行進一步討論。

圖4為本發(fā)明靜態(tài)隨機存儲單元一個實施例的示意圖。如圖4所示，靜態(tài)隨機存儲器可包括第一反相器41、第二反相器42、寫傳輸晶體管43、讀傳輸晶體管44和控制晶體管45。其中：

第一反相器41的輸入端與第二反相器42的輸出端電連接。

寫傳輸晶體管43的控制電極與寫字線WWL電連接，寫傳輸晶體管43的第一電流傳導(dǎo)電極與寫位線WBL電連接，寫傳輸晶體管43的第二電流傳導(dǎo)電極與第二反相器42的輸入端電連接。

優(yōu)選的，寫傳輸晶體管43的控制電極可以為柵極，寫傳輸晶體管43的第一電流傳導(dǎo)電極可以為源極和漏極中的一個，寫傳輸晶體管43的第二電流傳導(dǎo)電極可以為源極和漏極中的另一個。

讀傳輸晶體管44的控制電極與讀字線RWL電連接，讀傳輸晶體管44的第一電流傳導(dǎo)電極與讀位線RBL電連接，讀傳輸晶體管44的第二電流傳導(dǎo)電極與第二反相器42的輸出端電連接。

優(yōu)選的，讀傳輸晶體管44的控制電極可以為柵極，讀傳輸晶體管44的第一電流傳導(dǎo)電極可以為源極和漏極中的一個，讀傳輸晶體管44的第二電流傳導(dǎo)電極可以為源極和漏極中的另一個。

控制晶體管45的控制電極與控制線CG電連接，控制晶體管45的 第一電流傳導(dǎo)電極與第一反相器41的輸出端電連接，控制晶體管45的第二電流傳導(dǎo)電極與第二反相器42的輸入端電連接。

優(yōu)選的，控制晶體管45的控制電極可以為柵極，控制晶體管45的第一電流傳導(dǎo)電極可以為源極和漏極中的一個，控制晶體管45的第二電流傳導(dǎo)電極可以為源極和漏極中的另一個。

優(yōu)選的，控制晶體管45、寫傳輸晶體管43和讀傳輸晶體管44可以為NMOS(N-channel Metal Oxide Semiconductor，N溝道金屬氧化物半導(dǎo)體)場效應(yīng)晶體管。

如圖4所示，第一反相器41包括第一上拉晶體管411、第一下拉晶體管412。其中，第一上拉晶體管411的控制電極與第一下拉晶體管412的控制電極電連接，以構(gòu)成第一反相器41的輸入端。第一上拉晶體管411的第一電流傳導(dǎo)電極與第一下拉晶體管412的第一電流傳導(dǎo)電極電連接，以構(gòu)成第一反相器41的輸出端。第一上拉晶體管411的第二電流傳導(dǎo)電極接電源，第一下拉晶體管412的第二電流傳導(dǎo)電極接地。

優(yōu)選的，第一上拉晶體管411的控制電極為柵極，第一上拉晶體管411的第一電流傳導(dǎo)電極為漏極，第一上拉晶體管411的第二電流傳導(dǎo)電極為源極。第一下拉晶體管412的控制電極為柵極，第一下拉晶體管412的第一電流傳導(dǎo)電極為漏極，第一下拉晶體管412的第二電流傳導(dǎo)電極為源極。

如圖4所示，第二反相器42包括第二上拉晶體管421、第二下拉晶體管422。其中，第二上拉晶體管421的控制電極與第二下拉晶體管422的控制電極電連接，以構(gòu)成第二反相器42的輸入端。第二上拉晶體管421的第一電流傳導(dǎo)電極與第二下拉晶體管422的第一電流傳導(dǎo)電極電連接，以構(gòu)成第二反相器42的輸出端。第二上拉晶體管421的第二電流傳導(dǎo)電極接電源，第二下拉晶體管422的第二電流傳導(dǎo)電極接地。

優(yōu)選的，第二上拉晶體管421的控制電極為柵極，第二上拉晶體管421的第一電流傳導(dǎo)電極為漏極，第二上拉晶體管421的第二電流傳導(dǎo)電極為源極。第二下拉晶體管422的控制電極為柵極，第二下拉晶體管 422的第一電流傳導(dǎo)電極為漏極，第二下拉晶體管422的第二電流傳導(dǎo)電極為源極。

優(yōu)選的，第一上拉晶體管411和第二上拉晶體管421為PMOS(P-channel Metal Oxide Semiconductor，P溝道金屬氧化物半導(dǎo)體)場效應(yīng)晶體管，第一下拉晶體管412和第二下拉晶體管422為NMOS場效應(yīng)晶體管。

其中，控制晶體管45在寫傳輸晶體管43導(dǎo)通時處于截止狀態(tài)，從而斷開第一反相器41的輸出端和第二反相器42的輸入端之間的電連接。即，當靜態(tài)隨機存儲單元進行寫操作時，控制晶體管45切斷第一反相器41的輸出端和第二反相器42的輸入端之間的電連接，從而在進行寫操作時，可有效避免電流通過寫傳輸晶體管43，從而有效提高了寫容限。下面對此進行具體說明。

如圖5所示，當進行寫“0”操作時，寫傳輸晶體管43導(dǎo)通，讀傳輸晶體管44截止，控制晶體管45截止。此時WBL連接低電平，則第二反相器42的輸入端變?yōu)椤?”，從而導(dǎo)致第二反相器42的輸出端和第一反相器41的輸入端變?yōu)椤?”。

若控制晶體管45處于導(dǎo)通狀態(tài)，則來自Vdd的電流會通過第一上拉晶體管411、第一反相器41的輸出端、第二反相器42的輸入端和寫傳輸晶體管43流向Vss。但此時控制晶體管45處于截止狀態(tài)，從而切斷了第一反相器41的輸出端和第二反相器42的輸入端之間的連接，由此在進行寫“0”操作時，僅會進行放電，并不會出現(xiàn)從Vdd經(jīng)過寫傳輸晶體管43到達Vss的電流，從而有效提高了寫容限。

如圖6所示，當進行寫“1”操作時，寫傳輸晶體管43導(dǎo)通，讀傳輸晶體管44截止，控制晶體管45截止。此時WBL連接高電平，則第二反相器42的輸入端變?yōu)椤?”，從而導(dǎo)致第二反相器42的輸出端和第一反相器41的輸入端變?yōu)椤?”。

若控制晶體管45處于導(dǎo)通狀態(tài)，則來自Vdd的電流會通過寫傳輸晶體管43、第二反相器42的輸入端、第一反相器41的輸出端和第一下拉晶體管412流向Vss。但此時控制晶體管45處于截止狀態(tài)，從而 切斷了第一反相器41的輸出端和第二反相器42的輸入端之間的連接，由此在進行寫“1”操作時，僅會進行充電，并不會出現(xiàn)從Vdd經(jīng)過寫傳輸晶體管43到達Vss的電流，從而有效提高了寫容限。

當靜態(tài)隨機存儲單元進行讀操作時，如圖7所示，讀傳輸晶體管44導(dǎo)通，寫傳輸晶體管43截止，控制晶體管45導(dǎo)通，從而使第一反相器41的輸出端和第二反相器42的輸入端電連接。

例如，若RBL連接高電平“1”，第二反相器42的輸出端為“0”，第二反相器42的輸入端為“1”，則第二反相器42中的第二上拉晶體管421截止，第二下拉晶體管422導(dǎo)通，從而電荷從RBL通過讀傳輸晶體管44到達第二反相器42的輸出端，即產(chǎn)生電流，該電流通過第二下拉晶體管422流向接地點Vss，從而形成放電。

由此可知，本發(fā)明涉及的靜態(tài)隨機存儲單元在讀操作方面與現(xiàn)有的6T SRAM具有相同的寫容限。需要說明的是，如果采用其它位線BL作為RBL，控制晶體管45可能會降低寫容限。

當靜態(tài)隨機存儲單元處于保持狀態(tài)時，如圖8所示，讀傳輸晶體管44截止，寫傳輸晶體管43截止，控制晶體管45導(dǎo)通，從而使第一反相器41的輸出端和第二反相器42的輸入端電連接。由于控制晶體管45導(dǎo)通，因此寫傳輸晶體管43的兩個電流傳導(dǎo)電極分別與WBL和第一反相器41的輸出端連接，這與現(xiàn)有的6T SRAM實質(zhì)上相同，因此本發(fā)明涉及的靜態(tài)隨機存儲單元在保持狀態(tài)下與現(xiàn)有的6T SRAM具有相同的寫容限。

本發(fā)明通過在現(xiàn)有的6T SRAM的基礎(chǔ)上，在第一反相器的輸出端和第二反相器的輸入端之間添加一個控制晶體管，從而構(gòu)成新穎的7T SRAM。其中控制晶體管在寫操作時處于截止狀態(tài)，從而斷開第一反相器的輸出端和第二反相器的輸入端之間的電連接。由此可在靜態(tài)隨機存儲單元進行寫操作時，有效避免電流通過寫傳輸晶體管流向接地點Vss的情況發(fā)生，從而有效提高了寫容限。

至此，已經(jīng)詳細描述了根據(jù)本發(fā)明的靜態(tài)隨機存儲單元。為了避免遮蔽本發(fā)明的構(gòu)思，沒有描述本領(lǐng)域所公知的一些細節(jié)，本領(lǐng)域技 術(shù)人員根據(jù)上面的描述，完全可以明白如何實施這里公開的技術(shù)方案。另外，本公開所教導(dǎo)的各實施例可以自由組合。

本領(lǐng)域的技術(shù)人員應(yīng)該理解，可以對上面說明的實施例進行多種修改而不脫離如所附權(quán)利要求限定的本發(fā)明的精神和范圍。