本發(fā)明涉及電子元器件行業(yè)存儲器技術(shù)領(lǐng)域，尤其涉及一種抗單粒子翻轉(zhuǎn)的加固SRAM電路。

背景技術(shù)：

單粒子效應(yīng)是指高能帶電粒子在穿過微電子器件的靈敏區(qū)時(shí)，沉積能量，產(chǎn)生足夠數(shù)量的電荷，這些電荷被器件電極收集后，造成器件邏輯狀態(tài)的非正常改變或器件損壞，它是一種隨機(jī)效應(yīng)。除了空間高能粒子以外，各種核輻射、電磁輻射環(huán)境也是產(chǎn)生單粒子效應(yīng)的主要原因。單粒子翻轉(zhuǎn)是輻照環(huán)境下集成電路最常見的一種單粒子效應(yīng)，它會導(dǎo)致存儲單元中數(shù)據(jù)錯(cuò)誤。

半導(dǎo)體存儲器分為動態(tài)隨機(jī)存儲器(DRAM)和非揮發(fā)性存儲器和靜態(tài)隨即存儲器(SRAM)。SRAM型存儲器由于具有讀寫速度快，功耗低和不需要周期性刷新等優(yōu)點(diǎn)得到了廣泛應(yīng)用。但是在空間及宇航應(yīng)用領(lǐng)域中，大量高能粒子和宇宙射線等產(chǎn)生的輻照效應(yīng)，如單粒子翻轉(zhuǎn)，會造成存儲單元數(shù)據(jù)的丟失。對應(yīng)用于空間輻照環(huán)境下的SRAM型存儲器，最重要的就是其基本存儲單元的抗單粒子翻轉(zhuǎn)能力，由于在存儲器中保存了數(shù)據(jù)或指令，如果基本存儲單元發(fā)生單粒子翻轉(zhuǎn)，會導(dǎo)致數(shù)據(jù)丟失或指令錯(cuò)誤，有可能導(dǎo)致系統(tǒng)電路功能錯(cuò)誤，甚至導(dǎo)致系統(tǒng)出現(xiàn)災(zāi)難后果。隨著半導(dǎo)體技術(shù)的迅猛發(fā)展，航天器用SRAM型存儲器集成度不斷提高，特征尺寸越來越小，工作電壓越來越低，臨界電荷也越來越小，單粒子效應(yīng)的影響越來越嚴(yán)重，這使普通結(jié)構(gòu)的基本存儲單元已不能滿足存儲器空間應(yīng)用的可靠性需求。

圖1是現(xiàn)有技術(shù)中未進(jìn)行加固的普通基本存儲單元的電路圖。請參照圖1，該結(jié)構(gòu)通過兩個(gè)反相器的互鎖使數(shù)據(jù)得到保持。當(dāng)n1和n2中任意一個(gè)節(jié)點(diǎn)遭受重離子轟擊發(fā)生翻轉(zhuǎn)并通過反相器使另一個(gè)節(jié)點(diǎn)翻轉(zhuǎn)，形成反饋通路，則存儲數(shù)據(jù)會發(fā)生錯(cuò)誤，即發(fā)生單粒子翻轉(zhuǎn)。目前常見的加固 手段主要有以下兩種：

工藝加固技術(shù)：工藝加固是指使用特殊的工藝流程和不同的工藝參數(shù)從而使器件具有良好的抗輻射特性，例如通過采用SOI(Silicon on Insulator)工藝，使用全介質(zhì)隔離技術(shù)，可以有效減小重離子軌跡上的電荷收集量，從而達(dá)到提高抗單粒子翻轉(zhuǎn)性能的目的。但抗輻照加固工藝成本高，可選擇的工藝線少，集成度通常比商用工藝落后三代左右。

設(shè)計(jì)加固技術(shù)：相對于工藝加固，設(shè)計(jì)加固可以使用較先進(jìn)的商用工藝生產(chǎn)線，從而使電子器件的成本更低、集成度更高、速度更快、功耗更低。目前三模冗余是最常用的抗單粒子翻轉(zhuǎn)加固方法，但由于SRAM型存儲器的基本存儲單元數(shù)量上百萬，如果采用該方法，會引入巨大的面積開銷，因此，三模冗余方法不適用于存儲器基本單元的加固。電阻加固的方法是通過引入反饋電阻增加反饋時(shí)間，從而提高單元的抗單粒子翻轉(zhuǎn)能力，這一方法在早期大量使用，其最大的缺點(diǎn)是降低了寫速度，且易受工藝波動和溫度變化的影響。針對電阻加固的缺點(diǎn)，Whit、Liu等提出了不同的抗單粒子翻轉(zhuǎn)加固結(jié)構(gòu)(可見參考文獻(xiàn)1、2、3)。在相同條件下，Whit結(jié)構(gòu)的靜態(tài)電流大；Liu結(jié)構(gòu)的管子數(shù)較多，連接關(guān)系復(fù)雜，面積代價(jià)大。

參考文獻(xiàn)1：S.E.Kerns，and B.D.Shafer，“The Design of Radiation-Hardened Its for Space”，A Compendium of Approaches Proceedings of the IEEE，Vol 76(11)，November 1988，pp.1470-1508.

參考文獻(xiàn)2：S.Wllitaker，J.Canaris，and K.Liu，“SEU Hardened Memory Cells for a CCSDS Reed Solonm Encoder”，IEEE Trans.Nucl.Sci.，Vol 38(6)，1991，pp.1471-1477.

參考文獻(xiàn)3：M.N.Liu，and S.Wllitaker，“Low Power SEU Immune CMOS Memory Circuits”，IEEE Trans.Nucl.Sci.，Vol 39(6)，1992，pp.1679-1684.

技術(shù)實(shí)現(xiàn)要素：

(一)要解決的技術(shù)問題

鑒于上述技術(shù)問題，本發(fā)明提供了一種綜合考慮面積、讀寫性能、功耗以及抗單粒子翻轉(zhuǎn)性能的加固SRAM電路。

(二)技術(shù)方案

本發(fā)明抗單粒子翻轉(zhuǎn)的加固SRAM電路包括：讀寫模塊、隔離模塊、上拉模塊和下拉模塊。讀寫模塊，用于在字線信號WL為高電平時(shí)，對第三節(jié)點(diǎn)n3和第四節(jié)點(diǎn)n4的數(shù)據(jù)讀出/寫入。

隔離模塊包括：第一隔離單元和第二隔離單元。第一隔離單元包括：第三PMOS管MP3和第四PMOS管MP4，其中，第三PMOS管MP3的源極連接至第五節(jié)點(diǎn)n5；第四PMOS管MP4的源極連接至第六節(jié)點(diǎn)n6。第二隔離單元包括：第一NMOS管MN1和第二NMOS管MN2，其中，第一NMOS管MN1的源極連接至第一節(jié)點(diǎn)n1，第二NMOS管的源極連接至第二節(jié)點(diǎn)n2。其中，第三PMOS管MP3和第一NMOS管MN1的漏極、第四PMOS管MP4和第二NMOS管MN2的柵極，共同連接第三節(jié)點(diǎn)n3；第三PMOS管MP3和第一NMOS管MN1的柵極、第四PMOS管MP4和第二NMOS管MN2的漏極，共同連接至第四節(jié)點(diǎn)n4。

上拉模塊包括：第一上拉單元和第二上拉單元。下拉模塊包括：第一下拉單元和第二下拉單元。其中，第一上拉單元和第二下拉單元共同作用，用于保持第五節(jié)點(diǎn)n5和第六節(jié)點(diǎn)n6其中之一為高電平，其中另一為低電平；第二上拉單元和第一下拉單元共同作用，用于保持第一節(jié)點(diǎn)n1和第二節(jié)點(diǎn)n2其中之一為高電平，其中另一為地低電平。

(三)有益效果

從上述技術(shù)方案可以看出，本發(fā)明抗單粒子翻轉(zhuǎn)的加固SRAM電路具有以下有益效果：

(1)對任意一個(gè)節(jié)點(diǎn)出現(xiàn)的單粒子電平擾動免疫，具有較強(qiáng)的抗單粒子翻轉(zhuǎn)能力，相比于現(xiàn)有的加固SRAM電路相比，狀態(tài)恢復(fù)時(shí)間較短；

(2)采用了設(shè)計(jì)加固的方法實(shí)現(xiàn)抗單粒子翻轉(zhuǎn)加固，所以即使芯片制造工藝出現(xiàn)波動，也不會影響其抗單粒子翻轉(zhuǎn)能力。

附圖說明

圖1是現(xiàn)有技術(shù)中未進(jìn)行加固的普通基本存儲單元的電路圖；

圖2為根據(jù)本發(fā)明第一實(shí)施例抗單粒子翻轉(zhuǎn)的加固SRAM電路的電路圖；

圖3為根據(jù)本發(fā)明第二實(shí)施例抗單粒子翻轉(zhuǎn)的加固SRAM電路的電路圖；

圖4為根據(jù)本發(fā)明第三實(shí)施例抗單粒子翻轉(zhuǎn)的加固SRAM電路的電路圖。

具體實(shí)施方式

本發(fā)明提供一種綜合考慮面積、讀寫性能、功耗以及抗單粒子翻轉(zhuǎn)性能的加固SRAM電路。

為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對本發(fā)明進(jìn)一步詳細(xì)說明。

在本發(fā)明的第一個(gè)示例性實(shí)施例中，提供了一種抗單粒子翻轉(zhuǎn)的加固SRAM電路。圖2為根據(jù)本發(fā)明第一實(shí)施例抗單粒子翻轉(zhuǎn)的加固SRAM電路的電路圖。如圖2所示，本實(shí)施例抗單粒子翻轉(zhuǎn)的加固SRAM電路包括：讀寫模塊、隔離模塊、上拉模塊和下拉模塊。以下分別對其進(jìn)行詳細(xì)說明。

請參照圖2，讀寫模塊用于在字線信號WL為高電平時(shí)，對第三節(jié)點(diǎn)(n3)和第四節(jié)點(diǎn)(n4)的數(shù)據(jù)讀出/寫入。

本實(shí)施例中，讀寫模塊包括：第七NMOS管MN7和第八NMOS管MN8。第七NMOS管MN7的柵極連接字線信號WL，其源極連接位線端BL，其漏極連接第三節(jié)點(diǎn)n3。第八NMOS管MN8的柵極連接字線信號WL，源極連接位線端BLB，其漏極連接至第四節(jié)點(diǎn)n4。其中位線BL與BLB為反相信號。

在對本實(shí)施例加固SRAM電路進(jìn)行讀操作時(shí)，應(yīng)先將位線BL，BLB充電至電源電壓VDD，字線WL再變?yōu)楦唠娖?，然后通過兩讀寫管-第七NMOS管MN7和第八NMOS管MN8將存儲數(shù)據(jù)讀出；

在本發(fā)明加固SRAM電路進(jìn)行寫操作時(shí)，應(yīng)先在位線BL、BLB上準(zhǔn)備好寫入數(shù)據(jù)，字線WL再變?yōu)楦唠娖剑缓笸ㄟ^兩讀寫管-第七NMOS管MN7和第八NMOS管MN8將存儲數(shù)據(jù)寫入。

本實(shí)施例中，第七NMOS管和第八NMOS管的寬長比受正常讀寫操作尺寸的約束，并沒有特殊要求。此外，該讀寫模塊還存在其他形式，將在后續(xù)實(shí)施例中進(jìn)行說明。

本實(shí)施例中，隔離模塊包括：第一隔離單元和第二隔離單元。

請參照圖2，第一隔離單元包括：第三PMOS管MP3和第四PMOS管MP4。第二隔離單元包括：第一NMOS管MN1和第二NMOS管MN2。 其中，第三PMOS管MP3和第一NMOS管MN1的漏極、第四PMOS管MP4和第二NMOS管MN2的柵極，共同連接至第三節(jié)點(diǎn)n3。第三PMOS管MP3和第一NMOS管MN1的柵極、第四PMOS管MP4和第二NMOS管MN2的漏極，共同連接至第四節(jié)點(diǎn)n4。

此外，第三PMOS管MP3的源極連接至第五節(jié)點(diǎn)n5；第四PMOS管MP4的源極連接至第六節(jié)點(diǎn)n6；第一NMOS管MN1的源極連接至第一節(jié)點(diǎn)n1，第二NMOS管的源極連接至第二節(jié)點(diǎn)n2。

本實(shí)施例中，上拉模塊包括：第一上拉單元和第二上拉單元。下拉模塊包括：第一下拉單元和第二下拉單元。其中，第一上拉單元和第二下拉單元共同作用，用于保持第五節(jié)點(diǎn)n5和第六節(jié)點(diǎn)n6其中之一為高電平，其中另一為低電平。第二上拉單元和第一下拉單元共同作用，用于保持第一節(jié)點(diǎn)n1和第二節(jié)點(diǎn)n2其中之一為高電平，其中另一為地低電平。

請參照圖2，第一上拉單元包括：第一PMOS管MP1和第二PMOS管MP2。其中，第一PMOS管MP1和第二PMOS管MP2的源極連接至電源VDD。第一PMOS管MP1的漏極連接至第五節(jié)點(diǎn)n5；其柵極連接至第六節(jié)點(diǎn)n6。第二PMOS管的漏極連接第六節(jié)點(diǎn)n6；其柵極連接至第五節(jié)點(diǎn)n5。

請參照圖2，第一下拉單元包括：第三NMOS管MN3和第四NMOS管MN4。其中，第三NMOS管MN3和第四NMOS管MN4的源極接地GND。第三NMOS管MN3的柵極和第四NMOS管MN4的漏極連接至第二節(jié)點(diǎn)n2。第四NMOS管MN4的柵極和第三NMOS管MN3的漏極連接至第一節(jié)點(diǎn)n1。

請參照圖2，第二上拉單元包括：第五NMOS管MN5和第六NMOS管MN6。其中，第五NMOS管MN5和第六NMOS管MN6的源極連接至電源VDD。第五NMOS管的柵極連接至第三節(jié)點(diǎn)n3，漏極連接至第一節(jié)點(diǎn)n1。第六NMOS管的柵極連接至第四節(jié)點(diǎn)n4，漏極連接至第二節(jié)點(diǎn)n2。

請參照圖2，第二下拉單元包括：第五PMOS管MP5和第六PMOS管MP6。其中，第五PMOS管MP5和第六PMOS管MP6的漏極連接至地GND。第五PMOS管MP5的柵極連接至第三節(jié)點(diǎn)n3，源極連接至第五 節(jié)點(diǎn)n5。第六PMOS管MP6的柵極連接至第四節(jié)點(diǎn)n4，源極連接至第六節(jié)點(diǎn)n6。

在滿足對稱性的情況下，第五PMOS管MP5和第六PMOS管MP6的寬長比相等，第一PMOS管MP1和第二PMOS管MP2的寬長比相等，第三PMOS管MP3和第四PMOS管MP4的寬長比相等。并且，第五PMOS管MP5的寬長比小于第一PMOS管MP1的寬長比。第三PMOS管MP3的寬長比為第五PMOS管MP5的寬長比的0.5～2倍。第四PMOS管MP4的寬長比為第六PMOS管MP6的寬長比的0.5～2倍。

本領(lǐng)域技術(shù)人員應(yīng)當(dāng)清楚，在實(shí)際電路中，只要第五PMOS管MP5的寬長比小于第一PMOS管MP1的寬長比，第六PMOS管MP6的寬長比小于第二PMOS管MP2的寬長比即可，并不嚴(yán)格要求第五PMOS管MP5的寬長比等于第六PMOS管MP6的寬長比，第一PMOS管MP1的寬長比等于第二PMOS管MP2的寬長比。

同樣，在滿足對稱性的情況下，第五NMOS管MN5的寬長比等于第六NMOS管MN6的寬長比，第三NMOS管MN3和第四NMOS管MN4的寬長比相等，第一NMOS管MN1和第二NMOS管MN2的寬長比相等。并且，第五NMOS管MN5的寬長比小于第三NMOS管MN3的寬長比。第一NMOS管MN1的寬長比為第五NMOS管MN5的寬長比的0.5～2倍。第二NMOS管MN2的寬長比為第六NMOS管MN6的寬長比的0.5～2倍。

本領(lǐng)域技術(shù)人員應(yīng)當(dāng)清楚，在實(shí)際電路中，只要第五NMOS管MN5的寬長比小于第三NMOS管MN3的寬長比，第六NMOS管MN6的寬長比小于第四NMOS管MN4的寬長比即可，并不嚴(yán)格要求第五NMOS管MN5的寬長比等于第六NMOS管MN6的寬長比，第三NMOS管MN3的寬長比等于第四NMOS管MN4的寬長比。

本實(shí)施例加固SRAM電路中，當(dāng)電路中的某個(gè)節(jié)點(diǎn)受重離子入射引起電平擾動是，存儲單元不會發(fā)生單粒子翻轉(zhuǎn)，以下進(jìn)行具體說明。

在對本實(shí)施例SRAM電路進(jìn)行寫操作時(shí)，字線WL為1，假設(shè)此時(shí)寫入數(shù)據(jù)BL為1，BLB為0，位線BLB通過第八NMOS管MN8對第四節(jié)點(diǎn)n4放電，位線BL通過第七NMOS管MN7對第三節(jié)點(diǎn)n3充電，第四節(jié)點(diǎn)n4首先被放電為0，第一NMOS管MN1、第六NMOS管MN6截止， 第三PMOS管MP3、第六PMOS管MP6導(dǎo)通。第三節(jié)點(diǎn)n3隨后被充電為1，此時(shí)，第二NMOS管MN2、第五NMOS管MN5導(dǎo)通，第四PMOS管MP4、第五PMOS管MP5截止。因此，第五節(jié)點(diǎn)n5狀態(tài)變?yōu)?，第六節(jié)點(diǎn)n6狀態(tài)變?yōu)?，第一節(jié)點(diǎn)n1狀態(tài)變?yōu)?，第二節(jié)點(diǎn)n2的狀態(tài)變?yōu)?，寫操作完成。

當(dāng)WL變?yōu)?時(shí)，加固SRAM電路進(jìn)入數(shù)據(jù)保持模式，此時(shí)第三節(jié)點(diǎn)n3的狀態(tài)通過導(dǎo)通的第三PMOS管MP3與第一PMOS管MP1保持為1，第四節(jié)點(diǎn)n4的狀態(tài)通過導(dǎo)通的第二NMOS管MN2與第四NMOS管MN4保持為0。

在對本實(shí)施例SRAM電路進(jìn)行讀操作時(shí)，此時(shí)位線BL與BLB均被預(yù)充為高電平，字線WL為1，假設(shè)第三節(jié)點(diǎn)n3的狀態(tài)為1，第四節(jié)點(diǎn)n4的狀態(tài)為0，第七NMOS管MN7導(dǎo)通后BL保持為高電平，位線BLB通過導(dǎo)通的第八NMOS管MN8、第二NMOS管MN2與第四NMOS管MN4放電為0。經(jīng)過充分放電后，BL的電平保持高電平，BLB變?yōu)榈碗娖?，讀操作完成。

當(dāng)字線WL為0，SRAM電路進(jìn)入數(shù)據(jù)保持模式，假設(shè)存儲的數(shù)據(jù)為1，第三節(jié)點(diǎn)n3和第四節(jié)點(diǎn)n4的電平分別為1和0。當(dāng)被重離子輻照時(shí)，敏感節(jié)點(diǎn)為處于關(guān)閉狀態(tài)的第一NMOS管MN1的漏極，第四PMOS管MP4的漏極：當(dāng)?shù)谝籒MOS管MN1的漏極遭受重離子轟擊時(shí)，第三節(jié)點(diǎn)n3由高電平變低，第一NMOS管MN1、第二NMOS管MN2由導(dǎo)通變?yōu)榻刂?，第五PMOS管MP5、第四PMOS管MP4由截止變?yōu)閷?dǎo)通，由于第五PMOS管MP5相對第一PMOS管MP1為弱管，因此第五節(jié)點(diǎn)n5的狀態(tài)保持為高電平，此時(shí)第四節(jié)點(diǎn)n4為低電平，在重離子擾動結(jié)束后，第三節(jié)點(diǎn)n3的狀態(tài)將會通過導(dǎo)通的第三PMOS管MP3與第一PMOS管MP1恢復(fù)為高電平。類似的，當(dāng)?shù)谒腜MOS管MP4的漏極遭受重離子轟擊時(shí)，第四節(jié)點(diǎn)n4的電平由低變高，在重離子擾動結(jié)束后，其狀態(tài)將會通過導(dǎo)通的第二NMOS管MN2、第四NMOS管MN4恢復(fù)為低電平，實(shí)現(xiàn)單粒子翻轉(zhuǎn)免疫。

本領(lǐng)域技術(shù)人員應(yīng)當(dāng)清楚，當(dāng)字線WL為0，存儲數(shù)據(jù)為0時(shí)，加固SRAM電路抗單粒子翻轉(zhuǎn)原理相同，此處不再重述。

在本發(fā)明的另一個(gè)實(shí)施例中，還提供了另外的一種抗單粒子翻轉(zhuǎn)的加固SRAM電路。圖3為根據(jù)本發(fā)明第二實(shí)施例抗單粒子翻轉(zhuǎn)的加固SRAM電路的電路圖。請參照圖2和圖3，本實(shí)施例加固SRAM電路與第一實(shí)施例加固SRAM電路的區(qū)別在于：第二上拉單元和第二下拉單元的結(jié)構(gòu)。

如圖3所示，本實(shí)施例中，上拉模塊中的第二上拉單元包括：第十一PMOS管MP11和第十二PMOS管MP12。其中，第十一PMOS管MP11的柵極連接至第四節(jié)點(diǎn)n4，源極連接至電源電壓VDD，漏極連接至第一節(jié)點(diǎn)n1。第十二PMOS管MP12的柵極連接第三節(jié)點(diǎn)n3，源極連接至電源電壓VDD，漏極連接至第二節(jié)點(diǎn)n2。

下拉模塊的第二下拉單元包括：第十一NMOS管MN11和第十二NMOS管MN12。其中，第十一NMOS管MN11的柵極連接至第四節(jié)點(diǎn)n4，源極連接至地GND，漏極連接至第五節(jié)點(diǎn)n5。第十二NMOS管MN12的柵極連接至第三節(jié)點(diǎn)n3，源極接地，漏極連接至第六節(jié)點(diǎn)n6。

在滿足對稱性的情況下，第十一PMOS管MP11和第十二PMOS管MP12的寬長比相等，第一PMOS管MP1和第二PMOS管MP2的寬長比相等，第三PMOS管MP3和第四PMOS管MP4的寬長比相等。并且，第一PMOS管MP1的寬長比為第十一NMOS管MN11的寬長比的4～6倍。第三PMOS管MP3的寬長比為第十一NMOS管MN11的寬長比的0.5～2倍。第四PMOS管MP4的寬長比為第十二NMOS管MN12的寬長比的0.5～2倍。

本領(lǐng)域技術(shù)人員應(yīng)當(dāng)清楚，在實(shí)際電路中，只要第一PMOS管MP1的寬長比為第十一NMOS管MN11的寬長比的4～6倍，第二PMOS管MP2的寬長比為第十二NMOS管MN12的寬長比的4～6倍即可，并不嚴(yán)格要求第十一NMOS管MN11的寬長比等于第十二NMOS管MN12的寬長比，第一PMOS管MP1的寬長比等于第二PMOS管MP2的寬長比。

同樣，在滿足對稱性的情況下，第三NMOS管MN3和第四NMOS管MN4的寬長比相等，第一NMOS管MN1和第二NMOS管MN2的寬長比相等。并且，第三NMOS管MN3的寬長比為第十一PMOS管MP11的寬長比的2～3倍。第一NMOS管MN1的寬長比為第十一PMOS管MP11的寬長比的0.5～2倍。第二NMOS管MN2的寬長比為第十二PMOS管 MP12的寬長比的0.5～2倍。

本領(lǐng)域技術(shù)人員應(yīng)當(dāng)清楚，在實(shí)際電路中，只要第三NMOS管MN3的寬長比為第十一PMOS管MP11的寬長比的2～3倍，第四NMOS管MN4的寬長比為第十二PMOS管MP12的寬長比的2～3倍即可，并不嚴(yán)格要求第十一PMOS管MP11的寬長比等于第十二PMOS管MP12的寬長比，第三NMOS管MN3的寬長比等于第四NMOS管MN4的寬長比。

與上一實(shí)施例不同的是，本實(shí)施例加固SRAM電路在工作時(shí)，第五節(jié)點(diǎn)n5和第六節(jié)點(diǎn)n6的低電平由兩NMOS下拉管(第十一NMOS管MN11和第十二NMOS管MN12)產(chǎn)生，第一節(jié)點(diǎn)n1和第二節(jié)點(diǎn)n2的高電平由兩PMOS上拉管(第十一PMOS管MP11和第十二PMOS管MP12)產(chǎn)生。

在本發(fā)明的第三個(gè)示例性實(shí)施例中，還提供了一種抗單粒子翻轉(zhuǎn)的加固SRAM電路。圖4為根據(jù)本發(fā)明第三實(shí)施例抗單粒子翻轉(zhuǎn)的加固SRAM電路的電路圖。請參照圖2和圖4，本實(shí)施例加固SRAM電路與第一實(shí)施例加固SRAM電路的區(qū)別在于：讀寫模塊的結(jié)構(gòu)。

如圖4所示，本實(shí)施例中，讀寫模塊包括：第十三PMOS管MP13和第十四PMOS管MP14，其中，第十三PMOS管MP13的柵極連接字線信號WL，其源極連接位線端BL，其漏極連接第三節(jié)點(diǎn)n3。第十四PMOS管MP148的柵極連接字線信號WL，源極連接位線端BLB，其漏極連接至第四節(jié)點(diǎn)n4。其中位線BL與BLB為反相信號。

在對本發(fā)明進(jìn)行讀操作時(shí)，應(yīng)先將位線BL，BLB放電至地GND，字線WL再變?yōu)榈碗娖?，然后通過兩讀寫管-第十三PMOS管MP13和第十四PMOS管MP14將存儲數(shù)據(jù)讀出；

在本發(fā)明進(jìn)行寫操作時(shí)，應(yīng)先在位線BL、BLB上準(zhǔn)備好寫入數(shù)據(jù)，字線WL再變?yōu)榈碗娖剑缓笸ㄟ^兩讀寫管-第十三PMOS管MP13和第十四PMOS管MP14將存儲數(shù)據(jù)寫入。

同樣，本實(shí)施例中，第十三PMOS管MP13和第十四PMOS管MP14應(yīng)滿足正常讀寫操作的尺寸約束。

本領(lǐng)域技術(shù)人員應(yīng)當(dāng)很清楚本實(shí)施例抗單粒子翻轉(zhuǎn)的原理，此處不再贅述。

至此，已經(jīng)結(jié)合附圖對本發(fā)明三實(shí)施例進(jìn)行了詳細(xì)描述。依據(jù)以上描 述，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)對本發(fā)明抗單粒子翻轉(zhuǎn)的加固SRAM電路有了清楚的認(rèn)識，并能夠理解上述實(shí)施例可基于設(shè)計(jì)及可靠度的考慮，彼此混合搭配使用或與其他實(shí)施例混合搭配使用，即不同實(shí)施例中的技術(shù)特征可以自由組合形成更多的實(shí)施例。

需要說明的是，在附圖或說明書正文中，未繪示或描述的實(shí)現(xiàn)方式，均為所屬技術(shù)領(lǐng)域中普通技術(shù)人員所知的形式，并未進(jìn)行詳細(xì)說明。此外，上述對各元件和方法的定義并不僅限于實(shí)施例中提到的各種具體結(jié)構(gòu)、形狀或方式，本領(lǐng)域普通技術(shù)人員可對其進(jìn)行簡單地更改或替換。本文還提供了包含特定值的參數(shù)的示范，但這些參數(shù)無需確切等于相應(yīng)的值，而是可在可接受的誤差容限或設(shè)計(jì)約束內(nèi)近似于相應(yīng)值。

綜上所述，本發(fā)明抗單粒子翻轉(zhuǎn)的加固SRAM電路在保證抗單粒子翻轉(zhuǎn)能力的同時(shí)保持較快的讀寫速度，較短的翻轉(zhuǎn)恢復(fù)時(shí)間以及較低的功耗，可以使用普通的商用工藝線，并且不受工藝波動的影響，具有較好的推廣應(yīng)用價(jià)值。

以上所述的具體實(shí)施例，對本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。