一種輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元的制作方法
【專利摘要】本發(fā)明公開(kāi)了一種輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元，包括依次連接的第一存取NMOS晶體管、第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元、第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元和第二存取NMOS晶體管，其中：該第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元與該第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元構(gòu)成交叉耦合的鎖存器，該鎖存器連接于正電源電壓VCC和電源地GND之間；該第一存取NMOS晶體管的柵端與字線連接，源端或漏端與位線相連接；該第二存取NMOS晶體管的柵端與字線連接，源端或漏端與位線反相連接。本發(fā)明在提高靜態(tài)隨機(jī)存儲(chǔ)單元抗輻照性能的同時(shí)，能有效減小輻射加固設(shè)計(jì)帶來(lái)的面積的消耗，與DICE結(jié)構(gòu)的輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元相比，面積減小了17％。
【專利說(shuō)明】一種輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路【技術(shù)領(lǐng)域】，更具體地涉及一種輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元。
【背景技術(shù)】
[0002]按照數(shù)據(jù)存儲(chǔ)方式，半導(dǎo)體存儲(chǔ)器分為動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)、非易失性存儲(chǔ)器和靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)。SRAM能夠以一種簡(jiǎn)單而且低功耗的方式實(shí)現(xiàn)快速的操作速度，并且，與DRAM相比，SRAM不需要周期性刷新存儲(chǔ)的信息，所以設(shè)計(jì)和制造相對(duì)容易，因而SRAM在數(shù)據(jù)存儲(chǔ)領(lǐng)域得到廣泛應(yīng)用。但是在空間、宇航等應(yīng)用領(lǐng)域中，大量存在的高能粒子、宇宙射線等產(chǎn)生的福射效應(yīng)，如單粒子翻轉(zhuǎn)等，將會(huì)造成SRAM中靜態(tài)隨機(jī)存儲(chǔ)單元數(shù)據(jù)的丟失，由此破壞SRAM的正常工作，且隨著集成特征電路尺寸的不斷減小，輻射效應(yīng)對(duì)于靜態(tài)隨機(jī)存儲(chǔ)單元的影響隨之加重。為滿足空間、宇航等應(yīng)用領(lǐng)域的特殊需求，對(duì)靜態(tài)隨機(jī)存儲(chǔ)單元的輻射加固設(shè)計(jì)變得尤為重要。
[0003]已知傳統(tǒng)的靜態(tài)隨機(jī)存儲(chǔ)單元為6管單元，如圖1所示，6管單元包括:第一、第二驅(qū)動(dòng)NMOS晶體管310、320，第一、第二負(fù)載PMOS晶體管315、325，其中第一驅(qū)動(dòng)NMOS晶體管310與第一負(fù)載PMOS晶體管315構(gòu)成第一反相器31，第二驅(qū)動(dòng)NMOS晶體管320與第二負(fù)載PMOS晶體管325構(gòu)成第二反相器32,第一反相器輸出與第二反相器輸入相連,第二反相器輸出與第一反相器輸入相連，由此構(gòu)成交叉耦合的鎖存器，該鎖存器連接在正電源電壓(VCC)和電源地(GND)之間；兩只存取NMOS晶體管340、341，其漏極分別與第一反相器輸出312、第二反相器輸出322相連，其源極分別與位線301、位線反302連接，其柵極均與字線330連接。當(dāng)對(duì)6管單元進(jìn)行讀/寫(xiě)操作時(shí)，字線330轉(zhuǎn)換至高電壓，兩對(duì)互補(bǔ)位線讀出/寫(xiě)入數(shù)據(jù)。
[0004]傳統(tǒng)結(jié)構(gòu)的6管單元在輻射環(huán)境下，由于輻射效應(yīng)的影響，尤其在單粒子事件發(fā)生時(shí)，如果鎖存器的任一存儲(chǔ)節(jié)點(diǎn)發(fā)生瞬態(tài)翻轉(zhuǎn)時(shí)，都可能會(huì)導(dǎo)致鎖存器數(shù)據(jù)的翻轉(zhuǎn)，從而發(fā)生數(shù)據(jù)錯(cuò)誤。
[0005]如圖2所示，圖2是DICE結(jié)構(gòu)的輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元，其包括:4個(gè)PMOS管、NMOS管輸入不同的反相器，第一反相器41、第二反相器42、第三反相器43、第四反相器44，第一反相器包括一驅(qū)動(dòng)NMOS管410及一負(fù)載PMOS管415，第二反相器包括一驅(qū)動(dòng)NMOS管420及一負(fù)載PMOS管425，第三反相器包括一驅(qū)動(dòng)NMOS管430及一負(fù)載PMOS管435，第四反相器包括一驅(qū)動(dòng)NMOS管440及一負(fù)載PMOS管445，且這4個(gè)反相的輸出412、413、414、415按圖2所示，分別與相應(yīng)的反相器的PMOS管、NMOS管輸入相連接，由此構(gòu)成了一組包含4個(gè)存儲(chǔ)節(jié)點(diǎn)的鎖存器；4只存取NMOS晶體管440、441、442、443，其漏極分別與第一反相器輸出412、第二反相器輸出413相連、第三反相器輸出414、第四反相器輸出415相連，其源極分別與位線401、位線反402、位線401、位線反402連接，其柵極均與字線430連接。與傳統(tǒng)的6管單元相比，其通過(guò)增加一組(2個(gè))冗余的鎖存點(diǎn)，構(gòu)成了 4節(jié)點(diǎn)的冗余鎖存，進(jìn)而增強(qiáng)了該存儲(chǔ)單元的穩(wěn)定性，從而表現(xiàn)出較好的抗輻照性能，但是其面積是傳統(tǒng) 六管單元的2倍，這將大大制約存儲(chǔ)器的規(guī)模。

【發(fā)明內(nèi)容】

[0006](一)要解決的技術(shù)問(wèn)題
[0007]有鑒于此，本發(fā)明的主要目的在于提供一種輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元，在提高靜態(tài)隨機(jī)存儲(chǔ)單元抗輻照性能的同時(shí)，有效減小輻射加固設(shè)計(jì)帶來(lái)的面積的消耗。
[0008]( 二 )技術(shù)方案
[0009]為達(dá)到上述目的，本發(fā)明提供了一種輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元，該靜態(tài)隨機(jī)存儲(chǔ)單元包括依次連接的第一存取NMOS晶體管103、第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元
1、第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2和第二存取NMOS晶體管203，其中:該第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I與該第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2構(gòu)成交叉耦合的鎖存器，該鎖存器連接于正電源電壓VCC和電源地GND之間；該第一存取NMOS晶體管103的柵端與字線102連接，源端或漏端與位線101相連接；該第二存取NMOS晶體管203的柵端與字線102連接，源端或漏端與位線反201相連接。
[0010]上述方案中，所述第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I包括第一輸入PMOS晶體管104、第二輸入PMOS晶體管106、第一負(fù)載NMOS晶體管105和第二負(fù)載NMOS晶體管107，其中:第一輸入PMOS晶體管104的源端或漏端與第一負(fù)載NMOS晶體管105的源端或漏端相連接，構(gòu)成第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第一輸出端outlO ;第二輸入PMOS晶體管106的源端或漏端與第二負(fù)載NMOS晶體管107的源端或漏端相連接，構(gòu)成第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第二輸出端outll ;第一輸入PMOS晶體管104的柵端為第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第一輸入端inlO ;第二輸入PMOS晶體管106的柵端為第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第二輸入端inll。
[0011]上述方案中，所述第一負(fù)載NMOS晶體管105的柵端接第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第二輸出端outll，所述第二負(fù)載NMOS晶體管107的柵端接第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第一輸出端outlO。
[0012]上述方案中，所述一第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2包括第三輸入PMOS晶體管204、第四輸入PMOS晶體管206、第三負(fù)載NMOS晶體管205和第四負(fù)載NMOS晶體管207，其中:第三輸入PMOS晶體管204的源端或漏端與第三負(fù)載NMOS晶體管205的源端或漏端相連接，構(gòu)成第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第一輸出out20 ;第四輸入PMOS晶體管206的源端或漏端與第四負(fù)載NMOS晶體管207的源端或漏端相連接，構(gòu)成第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第二輸出out21 ;第三輸入PMOS晶體管204的柵端為第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第一輸入in20 ;第四輸入PMOS晶體管206的柵端為第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第二輸入in21。
[0013]上述方案中，所述第三負(fù)載NMOS晶體管205的柵端接第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第二輸出out21，所述第四負(fù)載NMOS晶體管207的柵端接第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單兀2的第一輸出out20。
[0014]上述方案中，所述第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第一輸入端inlO與所述第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第一輸出out20相連接，所述第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第二輸入端inll與所述第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第二輸出out21相連接，所述第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第一輸出端OUtlO與所述第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第一輸入in20相連接，所述第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第二輸出端outll與所述第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第二輸入in21相連接，由此所述第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I與所述第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2構(gòu)成交叉耦合的鎖存器。
[0015]上述方案中，所述第一存取NMOS晶體管103的漏端或源端與所述第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第一輸入端inlO相連接，所述第二存取NMOS晶體管203的漏端或源端與所述第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第二輸入端inll相連接。
[0016]上述方案中，在該靜態(tài)隨機(jī)存儲(chǔ)單元及在包含多個(gè)該靜態(tài)隨機(jī)存儲(chǔ)單元的陣列中，所述字線102與電源地線垂直。
[0017]上述方案中，在該靜態(tài)隨機(jī)存儲(chǔ)單元及在包含多個(gè)該靜態(tài)隨機(jī)存儲(chǔ)單元的陣列中，所述述位線101與電源地線平行。
[0018]上述方案中，在該靜態(tài)隨機(jī)存儲(chǔ)單元及在包含多個(gè)該靜態(tài)隨機(jī)存儲(chǔ)單元的陣列中，所述述位線反201與電源地線平行。
[0019](三)有益效果
[0020]從上述技術(shù)方案可以看出，本發(fā)明提供的輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元，采用2個(gè)差分串聯(lián)電壓開(kāi)關(guān)邏輯單元構(gòu)成鎖存器結(jié)構(gòu)，與傳統(tǒng)的6管單元相比具有額外的2個(gè)冗余存儲(chǔ)節(jié)點(diǎn)，即總共4個(gè)存儲(chǔ)節(jié)點(diǎn)(outl0、outll、out20、out21)，其中任何一個(gè)存儲(chǔ)節(jié)點(diǎn)都受其他2個(gè)存儲(chǔ)節(jié)點(diǎn)的控制。因此，當(dāng)其中任意一個(gè)存儲(chǔ)節(jié)點(diǎn)在單粒子事件中發(fā)生翻轉(zhuǎn)時(shí)，其他存儲(chǔ)節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)的概率大大降低，能有效提高該靜態(tài)隨機(jī)存儲(chǔ)單元的抗輻照性能。再者，本發(fā)明提供的輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元，與DICE結(jié)構(gòu)的輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元相比，其面積也減小了 17%，能有效減小輻射加固設(shè)計(jì)帶來(lái)的面積的消耗。
【專利附圖】

【附圖說(shuō)明】
[0021]通過(guò)附圖形象而詳細(xì)地對(duì)上述
【發(fā)明內(nèi)容】
進(jìn)行描述，以使本發(fā)明的特點(diǎn)和優(yōu)點(diǎn)變得更加清晰，這些附圖包括:
[0022]圖1示出的是傳統(tǒng)的六管靜態(tài)隨機(jī)存儲(chǔ)單元的電路圖；
[0023]圖2示出的是基于DICE結(jié)構(gòu)的輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元的電路圖；
[0024]圖3示出的是依照本發(fā)明實(shí)施例的輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元的電路圖。
【具體實(shí)施方式】
[0025]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，在下文中，通過(guò)參照附圖，本發(fā)明的一個(gè)實(shí)施例將被詳細(xì)地描述。但是，本發(fā)明可以以許多不同的形式加以實(shí)施，并不應(yīng)限定于這里給出的實(shí)例，該實(shí)例的提供是為了使本公開(kāi)是徹底的和完整的，并且向熟悉本領(lǐng)域的人員全面地傳達(dá)本發(fā)明的思想。
[0026]如圖3所示，圖3示出的是依照本發(fā)明實(shí)施例的輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元的電路圖，該靜態(tài)隨機(jī)存儲(chǔ)單元包括依次連接的第一存取NMOS晶體管103、第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元1、第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2和第二存取NMOS晶體管203，其中:
[0027]第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I，其包括一第一輸入PMOS晶體管104，一第二輸入PMOS晶體管106，一第一負(fù)載NMOS晶體管105，一第二負(fù)載NMOS晶體管107 ;第一輸入PMOS晶體管104的源端或漏端與第一負(fù)載NMOS晶體管105的源端或漏端相連接，構(gòu)成第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第一輸出端outlO ;第二輸入PMOS晶體管106的源端或漏端與第二負(fù)載NMOS晶體管107的源端或漏端相連接，構(gòu)成第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第二輸出端outll ;第一輸入PMOS晶體管104的柵端為第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單兀I的第一輸入端inio ;第二輸入PMOS晶體管106的柵端為第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第二輸入端inll ;第一負(fù)載NMOS晶體管105的柵端接第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第二輸出端outll ;第二負(fù)載NMOS晶體管107的柵端接第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第一輸出端outlO。
[0028]在上述第一輸入PMOS晶體管104的源端或漏端與第一負(fù)載NMOS晶體管105的源端或漏端相連接，構(gòu)成第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第一輸出端outlO時(shí)，既可以是第一輸入PMOS晶體管104的源端與第一負(fù)載NMOS晶體管105的源端或漏端相連接，也可以是第一輸入PMOS晶體管104的漏端與第一負(fù)載NMOS晶體管105的源端或漏端相連接。同樣，在第二輸入PMOS晶體管106的源端或漏端與第二負(fù)載NMOS晶體管107的源端或漏端相連接，構(gòu)成第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第二輸出端outll時(shí)，既可以是第二輸APMOS晶體管106的源端與第二負(fù)載NMOS晶體管107的源端或漏端相連接，也可以是第二輸入PMOS晶體管106的漏端與第二負(fù)載NMOS晶體管107的源端或漏端相連接。
[0029]第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2，其包括一第三輸入PMOS晶體管204，一第四輸APMOS晶體管206，一第三負(fù)載NMOS晶體管205，一第四負(fù)載NMOS晶體管207 ;第三輸入PMOS晶體管204的源端或漏端與第三負(fù)載NMOS晶體管205的源端或漏端相連接，構(gòu)成第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第一輸出out20 ;第四輸入PMOS晶體管206的源端或漏端與第四負(fù)載NMOS晶體管207的源端或漏端相連接，構(gòu)成第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第二輸出out21 ;第三輸入PMOS晶體管204的柵端為第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第一輸入in20 ;第四輸入PMOS晶體管206的柵端為第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第二輸入in21 ;第三負(fù)載NMOS晶體管205的柵端接第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第二輸出out21 ;第四負(fù)載NMOS晶體管207的柵端接第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第一輸出out20。
[0030]在上述第三輸入PMOS晶體管204的源端或漏端與第三負(fù)載NMOS晶體管205的源端或漏端相連接，構(gòu)成第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第一輸出out20時(shí)，既可以是第三輸入PMOS晶體管204的源端與第三負(fù)載NMOS晶體管205的源端或漏端相連接，也可以是第三輸入PMOS晶體管204的漏端與第三負(fù)載NMOS晶體管205的源端或漏端相連接。同樣，在第四輸入PMOS晶體管206的源端或漏端與第四負(fù)載NMOS晶體管207的源端或漏端相連接，構(gòu)成第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第二輸出out21時(shí)，既可以是第四輸入PMOS晶體管206的源端與第四負(fù)載NMOS晶體管207的源端或漏端相連接，也可以是第四輸入PMOS晶體管206的漏端與第四負(fù)載NMOS晶體管207的源端或漏端相連接。
[0031]第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第一輸入端inlO與第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第一輸出out20相連接；第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第二輸入端inll與第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單兀2的第二輸出out21相連接；第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第一輸出端outlO與第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第一輸入in20相連接；第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第二輸出端outll與第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第二輸入in21相連接；由此第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I與第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2構(gòu)成交叉耦合的鎖存器，該鎖存器連接在正電源電壓和電源地之間。
[0032]第一存取NMOS晶體管103，其漏端或源端與第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第一輸入端inlO相連接，其柵端與字線102連接，其源端或漏端與位線101連接。
[0033]第二存取NMOS晶體管203，其漏端或源端與第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第二輸入端inll相連接，其柵端與字線102連接，其源端或漏端與位線反201連接。
[0034]在該靜態(tài)隨機(jī)存儲(chǔ)單元及在包含多個(gè)該靜態(tài)隨機(jī)存儲(chǔ)單元的陣列中，所述字線102與電源地線垂直，所述述位線101與電源地線平行，所述述位線反201與電源地線平行。
[0035]當(dāng)對(duì)該靜態(tài)隨機(jī)存儲(chǔ)單元進(jìn)行寫(xiě)“I”操作時(shí)，位線101為高電平，位線反201為低電平，字線102為高電平，第一存取NMOS晶體管103及第二存取NMOS晶體管203均打開(kāi)，位線101上的高電平及位線反201上的低電平將分別接入到第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第一輸入端inlO及第二輸入端inll上,第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單兀I的第一輸出端outlO及第二輸出端outll將分別得到低電平和高電平；根據(jù)靜態(tài)隨機(jī)存儲(chǔ)單元的連接關(guān)系，第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第一輸入in20及第二輸入in21將分別得到低電平和高電平，第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第一輸出out20及第二輸出out21將分別得到高電平和低電平，且分別與第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第一輸入端inlO及第二輸入端inll上的高電平與低電平耦合，靜態(tài)隨機(jī)存儲(chǔ)單元完成寫(xiě)“I”操作；當(dāng)字線102為低電平時(shí)，第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I及第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2構(gòu)成鎖存器結(jié)構(gòu)，保持寫(xiě)入的“ I”數(shù)據(jù)。
[0036]當(dāng)對(duì)該靜態(tài)隨機(jī)存儲(chǔ)單元進(jìn)行寫(xiě)“O”操作時(shí)，位線101為低電平，位線反201為高電平，字線102為高電平，第一存取NMOS晶體管103及第二存取NMOS晶體管203均打開(kāi)，位線101上的低電平及位線反201上的高電平將分別接入到第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單兀I的第一輸入端inlO及第二輸入端inll上,第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單兀I的第一輸出outlO及第二輸出端outll將分別得到高電平和低電平；根據(jù)靜態(tài)隨機(jī)存儲(chǔ)單元的連接關(guān)系，第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第一輸入in20及第二輸入in21將分別得到高電平和低電平，第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第一輸出out20及第二輸出out21將分別得到低電平和高電平，且分別與第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第一輸入端inlO及第二輸入端inll上的低電平與高電平耦合，靜態(tài)隨機(jī)存儲(chǔ)單元完成寫(xiě)“O”操作；當(dāng)字線102為低電平時(shí)，第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I及第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2構(gòu)成鎖存器結(jié)構(gòu)，保持寫(xiě)入的“O”數(shù)據(jù)。
[0037]若該靜態(tài)隨機(jī)存儲(chǔ)單元鎖存數(shù)據(jù)為“I”時(shí)，即第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第二輸出端outll及第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第一輸出out20為高電平，第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元I的第一輸出端outlO及第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第二輸出out21為低電平，考慮在輻射環(huán)境中發(fā)生單粒子事件時(shí)，假設(shè)高能粒子作用在第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第一輸出out20上，第一輸出out20由高電平翻轉(zhuǎn)為低電平，由于第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單兀I的第一輸出端outlO上的高電平及第二輸出端outll上的低電平均未發(fā)生翻轉(zhuǎn)，其將作用于第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2上，恢復(fù)第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元2的第一輸出out20為高電平。
[0038]基于0.2 μ m工藝實(shí)現(xiàn)的該輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元，對(duì)其進(jìn)行HSPICE單粒子仿真測(cè)試，可得其單粒子翻轉(zhuǎn)閾值為160MeV.cm2/mg,而基于DICE結(jié)構(gòu)的輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元單粒子翻轉(zhuǎn)閾值僅為9MeV.cm2/mg，傳統(tǒng)的六管靜態(tài)隨機(jī)存儲(chǔ)單元單粒子翻轉(zhuǎn)閾值僅為3MeV.cm2/mg0因此，本發(fā)明提供的輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元，在提高靜態(tài)隨機(jī)存儲(chǔ)單元抗輻照性能的同時(shí)，也有效減小了輻射加固設(shè)計(jì)帶來(lái)的面積的消耗。
[0039] 以上所述的具體實(shí)施例，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元，其特征在于，該靜態(tài)隨機(jī)存儲(chǔ)單元包括依次連接的第一存取NMOS晶體管(103)、第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元(I)、第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元(2)和第二存取NMOS晶體管(203)，其中: 該第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元(I)與該第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元(2)構(gòu)成交叉耦合的鎖存器，該鎖存器連接于正電源電壓VCC和電源地GND之間； 該第一存取NMOS晶體管(103)的柵端與字線(102)連接，源端或漏端與位線(101)相連接； 該第二存取NMOS晶體管(203)的柵端與字線(102)連接，源端或漏端與位線反(201)相連接。
2.根據(jù)權(quán)利要求1所述的輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元，其特征在于，所述第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元(I)包括第一輸入PMOS晶體管(104)、第二輸入PMOS晶體管(106)、第一負(fù)載NMOS晶體管(105)和第二負(fù)載NMOS晶體管(107)，其中: 第一輸入PMOS晶體管(104)的源端或漏端與第一負(fù)載NMOS晶體管(105)的源端或漏端相連接，構(gòu)成第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元的第一輸出端(outlO)； 第二輸入PMOS晶體管(106)的源端或漏端與第二負(fù)載NMOS晶體管(107)的源端或漏端相連接，構(gòu)成第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元的第二輸出端(outll)； 第一輸入PMOS晶體管(104)的柵端為第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單兀的第一輸入端(inlO)； 第二輸入PMOS晶體管(106)的柵端為第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元的第二輸入端(inll) ο
3.根據(jù)權(quán)利要求2所述的輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元，其特征在于，所述第一負(fù)載NMOS晶體管(105)的柵端接第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元的第二輸出端(outll)，所述第二負(fù)載NMOS晶體管(107)的柵端接第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元的第一輸出端(outlO)。
4.根據(jù)權(quán)利要求1所述的輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元，其特征在于，所述一第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元(2)包括第三輸入PMOS晶體管(204)、第四輸入PMOS晶體管(206)、第三負(fù)載NMOS晶體管(205)和第四負(fù)載NMOS晶體管(207)，其中: 第三輸入PMOS晶體管(204)的源端或漏端與第三負(fù)載NMOS晶體管(205)的源端或漏端相連接，構(gòu)成第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元的第一輸出(out20)； 第四輸入PMOS晶體管(206)的源端或漏端與第四負(fù)載NMOS晶體管(207)的源端或漏端相連接，構(gòu)成第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元的第二輸出(out21)； 第三輸入PMOS晶體管(204)的柵端為第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元的第一輸入(in20)； 第四輸入PMOS晶體管(206)的柵端為第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元的第二輸入(in21)。
5.根據(jù)權(quán)利要求4所述的輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元，其特征在于，所述第三負(fù)載NMOS晶體管(205)的柵端接第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元的第二輸出(out21)，所述第四負(fù)載NMOS晶體管(207)的柵端接第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元的第一輸出(out20)。
6.根據(jù)權(quán)利要求2或4所述的輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元，其特征在于，所述第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元的第一輸入端(inlO)與所述第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元的第一輸出(out20)相連接，所述第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元的第二輸入端(inll)與所述第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元的第二輸出(out21)相連接，所述第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元的第一輸出端(outlO)與所述第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元的第一輸入(in20)相連接，所述第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元的第二輸出端(outll)與所述第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元的第二輸入(in21)相連接，由此所述第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元(I)與所述第二差分串聯(lián)電壓開(kāi)關(guān)邏輯單元(2)構(gòu)成交叉耦合的鎖存器。
7.根據(jù)權(quán)利要求6所述的輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元，其特征在于，所述第一存取NMOS晶體管(103)的漏端或源端與所述第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元的第一輸入端(inlO)相連接，所述第二存取NMOS晶體管(203)的漏端或源端與所述第一差分串聯(lián)電壓開(kāi)關(guān)邏輯單元的第二輸入端(inll)相連接。
8.根據(jù)權(quán)利要求1所述的輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元，其特征在于，在該靜態(tài)隨機(jī)存儲(chǔ)單元及在包含多個(gè)該靜態(tài)隨機(jī)存儲(chǔ)單元的陣列中，所述字線(102)與電源地線垂直。
9.根據(jù)權(quán)利要求1所述的輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元，其特征在于，在該靜態(tài)隨機(jī)存儲(chǔ)單元及在包含多個(gè)該靜態(tài)隨機(jī)存儲(chǔ)單元的陣列中，所述述位線(101)與電源地線平行。
10.根據(jù)權(quán)利要求1所述的輻射加固設(shè)計(jì)的靜態(tài)隨機(jī)存儲(chǔ)單元，其特征在于，在該靜態(tài)隨機(jī)存儲(chǔ)單元及在包含多個(gè)該靜態(tài)隨機(jī)存儲(chǔ)單元的陣列中，所述述位線反(201)與電源地線平行。
【文檔編號(hào)】G11C11/413GK103903645SQ201210587094
【公開(kāi)日】2014年7月2日 申請(qǐng)日期:2012年12月28日 優(yōu)先權(quán)日:2012年12月28日
【發(fā)明者】吳利華, 于芳 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所