專利名稱：一種抗單粒子翻轉(zhuǎn)加固的靜態(tài)存儲(chǔ)單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于靜態(tài)存儲(chǔ)領(lǐng)域，涉及一種靜態(tài)存儲(chǔ)單元，尤其是一種抗單粒子翻轉(zhuǎn)加固的靜態(tài)存儲(chǔ)單元。
背景技術(shù)：
互補(bǔ)式金屬氧化物半導(dǎo)體 CMOS (Complementary Metal OxideSemiconductor)技術(shù)是一種制造超大規(guī)模集成電路的半導(dǎo)體技術(shù)。在過(guò)去的數(shù)十年里，受速度、面積、功耗的驅(qū)動(dòng)，半導(dǎo)體工藝技術(shù)不斷改進(jìn)，使半導(dǎo)體結(jié)構(gòu)尺寸在持續(xù)按比例縮小。然而CMOS器件尺寸、電壓持續(xù)的降低卻將面臨重大的可靠性挑戰(zhàn)。其中之一的挑戰(zhàn)就是存儲(chǔ)單元的單粒子翻轉(zhuǎn)。當(dāng)阿爾法粒子、宇宙射線粒子或地面環(huán)境中的質(zhì)子和中子入射到存儲(chǔ)單元的敏感區(qū)域(通常是關(guān)閉NMOS或PMOS管的漏區(qū))時(shí)，沿粒子入射軌跡會(huì)產(chǎn)生電荷，這些電荷會(huì)被收集，當(dāng)收集的電荷過(guò)多時(shí)，電路的邏輯值會(huì)被改變，如電容或線路的邏輯值會(huì)從0變成1或從1變成0。而在靜態(tài)隨機(jī)存儲(chǔ)器 SRAM (Static RandomAccess Memory)或其他存儲(chǔ)器中發(fā)生這種錯(cuò)誤時(shí)，則稱存儲(chǔ)單元發(fā)生了單粒子翻轉(zhuǎn)，將會(huì)使存儲(chǔ)的數(shù)據(jù)出錯(cuò)。隨著器件尺寸持續(xù)降低，粒子入射后引起的寄生雙極晶體管效應(yīng)也越嚴(yán)重，更易引起存儲(chǔ)單元的SEU。所謂的寄生雙極晶體管是指與MOS器件相并聯(lián)的雙極晶體管，是MOS 器件不可避免的一種寄生。當(dāng)粒子入射時(shí)，無(wú)論是否帶有體接觸，都會(huì)引起柵極下方體區(qū)電位局部擾動(dòng)，觸發(fā)寄生雙極晶體管導(dǎo)通，引起存儲(chǔ)節(jié)點(diǎn)電荷收集。溝道長(zhǎng)度越短，這種電荷收集越嚴(yán)重。隨著器件尺寸按比例縮小，電源電壓不斷降低，使反偏PN結(jié)的電荷收集量下降，寄生雙極晶體管引起的電荷收集量卻在上升，已經(jīng)和反偏PN結(jié)電荷收集量相當(dāng)甚至已經(jīng)超過(guò)，成為SEU的主要機(jī)理。對(duì)SOI工藝而言，反偏的PN結(jié)面積小，電荷收集體積小，但是浮空的體區(qū)使寄生雙極晶體管效應(yīng)嚴(yán)重。即使帶有體接觸，由于硅膜薄，體接觸電阻大， 使體接觸對(duì)減小寄生雙極晶體管效應(yīng)的作用并不明顯。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是在高可靠、抗單粒子CMOS存儲(chǔ)集成電路領(lǐng)域，需要一種能減小寄生雙極晶體管效應(yīng)的抗單粒子存儲(chǔ)單元。本發(fā)明提出了一種改進(jìn)的靜態(tài)存儲(chǔ)單元，其基本思想是對(duì)存儲(chǔ)單元中的敏感晶體管進(jìn)行分割，變成兩個(gè)串聯(lián)的晶體管，把一個(gè)體區(qū)分割為兩個(gè)體區(qū)。這種新式單元適用于各種半導(dǎo)體工藝，尤其是SOI工藝。在SOI 工藝中，該單元可以采用浮體晶體管，減小面積，同時(shí)具有較強(qiáng)的抗單粒子性能。本發(fā)明的目的在于克服上述現(xiàn)有技術(shù)的缺點(diǎn)，提供一種抗單粒子翻轉(zhuǎn)加固的靜態(tài)存儲(chǔ)單元，包括由第一反相器和第二反相器構(gòu)成的互鎖反相器所述第一反相器由第一串聯(lián)上拉晶體管和第一串聯(lián)下拉晶體管構(gòu)成，第一串聯(lián)上拉晶體管和第一串聯(lián)下拉晶體管的柵極連接在一起構(gòu)成第一反相器；所述第一串聯(lián)上拉晶體管由第一上拉晶體管和第二上拉晶體管串聯(lián)構(gòu)成；所述第一串聯(lián)下拉晶體管組由第一下拉晶體管和第二下拉晶體管串聯(lián)構(gòu)成；所述第二反相器由第二串聯(lián)上拉晶體管和第二串聯(lián)下拉晶體管構(gòu)成，第二串聯(lián)上拉晶體管和第二串聯(lián)下拉晶體管的柵極連接在一起構(gòu)成第二反相器；所述第二串聯(lián)上拉晶體管由第三上拉晶體管和第四上拉晶體管串聯(lián)構(gòu)成；所述第二串聯(lián)下拉晶體管由第三下拉晶體管和第四下拉晶體管串聯(lián)構(gòu)成；所述第一反相器和第二反相器首尾相接構(gòu)成互鎖反相器。所述第一上拉晶體管的源端接在V。。上、漏端接在第二上拉晶體管的源端；所述第二上拉晶體管的漏端接在存儲(chǔ)節(jié)點(diǎn)上，第一上拉晶體管和第二上拉晶體管形成串聯(lián)連接。所述第二下拉晶體管的源端接在Vss上、漏端接在第一下拉晶體管的源端；所述第一下拉晶體管的漏端接在存儲(chǔ)節(jié)點(diǎn)上，第一下拉晶體管和第二下拉晶體管形成串聯(lián)連接。所述第三上拉晶體管的源端接在V。。上、漏端接在第四上拉晶體管的源端；所述第四上拉晶體管的漏端接在存儲(chǔ)節(jié)點(diǎn)上，第三上拉晶體管和第四上拉晶體管形成串聯(lián)連接。所述第四下拉晶體管的源端接在Vss上、漏端接在第三下拉晶體管的源端；所述第三下拉晶體管的漏端接在存儲(chǔ)節(jié)點(diǎn)上，第三下拉晶體管和第四下拉晶體管形成串聯(lián)連接。本發(fā)明實(shí)現(xiàn)方式和基本原理如下。改進(jìn)的靜態(tài)存儲(chǔ)單元，在原存儲(chǔ)單元基礎(chǔ)上，將互鎖反相器中的上拉晶體管和下拉晶體管進(jìn)行了分割。分割方法是用兩個(gè)串聯(lián)的上拉晶體管代替?zhèn)鹘y(tǒng)6管單元中的上拉晶體管，用兩個(gè)串聯(lián)的下拉晶體管代替原下拉晶體管，串聯(lián)上拉晶體管和串聯(lián)下拉晶體管的柵極連接在一起構(gòu)成反相器。另一個(gè)反相器用同樣的方法實(shí)現(xiàn)，與前一個(gè)反相器首尾相接，實(shí)現(xiàn)了互鎖存儲(chǔ)單元。當(dāng)能量足夠高的粒子撞擊在存儲(chǔ)單元的敏感區(qū)，即關(guān)閉的NMOS管或PMOS管的漏區(qū)或體區(qū)，普通的6管單元會(huì)發(fā)生與反偏PN結(jié)和寄生雙極晶體管相關(guān)的電荷收集，引起單元翻轉(zhuǎn)。在本單元中，當(dāng)粒子撞擊在與電源相連接的關(guān)閉晶體管上時(shí)，它只會(huì)影響中間節(jié)點(diǎn)上電壓，不會(huì)對(duì)存儲(chǔ)節(jié)點(diǎn)造成影響。當(dāng)粒子撞擊在與存儲(chǔ)節(jié)點(diǎn)相連接的關(guān)閉晶體管上時(shí)，對(duì)體硅工藝而言，反偏的PN結(jié)會(huì)收集電荷，而寄生雙極晶體管卻只會(huì)收集很少電荷，因?yàn)楸蛔簿w管的源端是浮空的，沒(méi)有接在電源電位上。從而減少了電荷收集量，有效的提高了線性能量傳輸LET (Linear Energy Transfer)閾值。對(duì)SOI工藝而言，主要的電荷收集方式是寄生雙極晶體管效應(yīng)。在本單元中，被撞晶體管的源端浮空，沒(méi)有接在電源電位上， 僅是將中間節(jié)點(diǎn)電容存儲(chǔ)的電荷部分釋放到存儲(chǔ)節(jié)點(diǎn)上，而存儲(chǔ)節(jié)點(diǎn)的電容遠(yuǎn)大于中間節(jié)點(diǎn)電容。所以僅會(huì)使存儲(chǔ)節(jié)點(diǎn)發(fā)生小波動(dòng)，但不會(huì)引起翻轉(zhuǎn)，從而防止了 SOI靜態(tài)存儲(chǔ)單元的翻轉(zhuǎn)。只有當(dāng)兩個(gè)粒子同時(shí)撞擊在兩個(gè)串聯(lián)關(guān)閉的SOI晶體管上，或大角度同時(shí)影響兩個(gè)串聯(lián)關(guān)閉晶體管的粒子入射，才會(huì)引起本單元的翻轉(zhuǎn)。針對(duì)這一弱點(diǎn)，可增加串聯(lián)晶體管間的距離，既可有效減小粒子同時(shí)影響兩個(gè)串聯(lián)關(guān)閉晶體管的可能性。以上分析可見(jiàn)，本發(fā)明尤其適合SOI工藝中的靜態(tài)存儲(chǔ)單元，可完全消除單粒子翻轉(zhuǎn)。


圖1為一傳統(tǒng)單位存儲(chǔ)單元示意圖。圖2為一單位存儲(chǔ)單元原理圖示意圖，圖3為一單位存儲(chǔ)單元版圖示意圖。
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圖4為一單位雙端口存儲(chǔ)單元結(jié)構(gòu)示意圖，用于說(shuō)明本發(fā)明的另一種實(shí)施方式；圖5為本發(fā)明又一實(shí)施例的雙端口 12T-SRAM的原理圖。
具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明做進(jìn)一步詳細(xì)描述參見(jiàn)圖1-4，本較佳實(shí)施例的設(shè)計(jì)將于下做詳細(xì)敘述，且本發(fā)明所提供的許多內(nèi)容可廣泛的用于特定范圍中，包括單端口存儲(chǔ)單元、多端口存儲(chǔ)單元和SRAM存儲(chǔ)器。熟悉此技藝的人士可藉由本發(fā)明的特征來(lái)形成其它形式的單元，此處提供的特定實(shí)施例及尺寸、 版圖的設(shè)計(jì)是用以說(shuō)明本發(fā)明的特征，使用者可根據(jù)實(shí)際需要自行設(shè)計(jì)，并非用以限定本發(fā)明的范圍。首先請(qǐng)參閱圖1，此示意圖為傳統(tǒng)的6T-SRAM單元，并給出了滿足讀寫(xiě)約束晶體管尺寸。一般而言，6管單元包括第一訪問(wèn)晶體管PG-1、第二訪問(wèn)晶體管PG-2、第一上拉晶體管PU-1、第二上拉晶體管PU-2、第一下拉晶體管PD-1、第二下拉晶體管PD-2。在操作時(shí)，存儲(chǔ)單元會(huì)形成兩個(gè)互補(bǔ)式節(jié)點(diǎn)節(jié)點(diǎn)I(Q)和節(jié)點(diǎn)2 (QB)，由于兩個(gè)反相器互鎖，所以存儲(chǔ)在每個(gè)節(jié)點(diǎn)的值會(huì)保持彼此互補(bǔ)，并且任何一方的擾動(dòng)都會(huì)被互補(bǔ)的信號(hào)拉回到正確電平。第一訪問(wèn)晶體管PG-I和第二訪問(wèn)晶體管PG-2的柵極與字線(WL)相連，以控制從存儲(chǔ)單元中讀取或?qū)懭霐?shù)據(jù)。在讀取數(shù)據(jù)時(shí)，位線BL和互補(bǔ)位線BLB被充電到高電平然后斷開(kāi)連接。這時(shí)字線升高到高電平，打開(kāi)訪問(wèn)管PG-I和PG-2。不失一般性， 設(shè)Q點(diǎn)存儲(chǔ)的為0，QB點(diǎn)存儲(chǔ)為1，則BL通過(guò)PG-I和PD-I進(jìn)行放電。放電的過(guò)程中，節(jié)點(diǎn) Q的電平會(huì)升高，為了防止電平過(guò)高引起單元翻轉(zhuǎn)，此時(shí)PD-I的驅(qū)動(dòng)能力要強(qiáng)于PG-I，通常 PD-I的為PG-I驅(qū)動(dòng)能力的2倍，如圖1所示。上述就是讀穩(wěn)定約束條件。在寫(xiě)的情況下， 所有的BL和BLB先充電至高電平，被選中的BL和BLB被寫(xiě)電路驅(qū)動(dòng)到相應(yīng)的電平，然后字線升高到高電平，打開(kāi)訪問(wèn)管PG-I和PG-2。不失一般性，設(shè)Q點(diǎn)存儲(chǔ)的為0，QB點(diǎn)存儲(chǔ)的為1，而B(niǎo)L和BLB分別被寫(xiě)電路驅(qū)動(dòng)為1和0。由于下拉管強(qiáng)于訪問(wèn)管，所以數(shù)據(jù)不能通過(guò)抬高Q點(diǎn)電位而寫(xiě)入數(shù)據(jù)，而要通過(guò)上拉管和訪問(wèn)管，將BLB上的0寫(xiě)入QB，然后再反饋到Q點(diǎn)，使其升高為1。因此訪問(wèn)管的驅(qū)動(dòng)能力要強(qiáng)于上拉管，因?yàn)镹MOS的載流子遷移率是 PMOS的2-3倍，所以通常取相同尺寸的上拉管與訪問(wèn)管。上述就是可寫(xiě)入約束條件。單粒子事件發(fā)生的機(jī)理如下。不失一般性，假設(shè)Q = 1，QB = 0，PD_1、PU_2關(guān)閉， PD-2、PU-1開(kāi)啟。當(dāng)粒子撞擊在關(guān)閉的NMOS或PMOS管的漏區(qū)或體區(qū)上，反偏PN結(jié)會(huì)收集大量的電荷。體區(qū)電位臨時(shí)抬高，寄生雙極晶體管效應(yīng)也會(huì)增加電荷收集量。對(duì)SOI工藝而言，后一項(xiàng)占主導(dǎo)地位。不失一般性，假設(shè)粒子撞擊在單元最敏感區(qū)域，PD-I的漏區(qū)。這些收集的電荷會(huì)改變存儲(chǔ)節(jié)點(diǎn)Q的電位，即由高電平變?yōu)榈碗娖?。此時(shí)存儲(chǔ)單元的狀態(tài)是不穩(wěn)定的。一方面，電源V。。通過(guò)開(kāi)啟的PU-I對(duì)存儲(chǔ)節(jié)點(diǎn)Q充電，使電位上升，恢復(fù)到初始狀態(tài)；另一方面，PD-I漏區(qū)電位降低，耦合到PU-2、PD-2的柵極，使PU-2管導(dǎo)通、PD-2管截止，存儲(chǔ)節(jié)點(diǎn)QB電位升高，反饋到PU-I、PD-1管的柵極，使PU-I管截止、PD-I管導(dǎo)通，這時(shí)， 存儲(chǔ)單元狀態(tài)徹底由1變?yōu)?。因此，在帶電粒子入射，使存儲(chǔ)節(jié)點(diǎn)電位降低到低電平后， 存在兩個(gè)過(guò)程的競(jìng)爭(zhēng)。如果恢復(fù)過(guò)程所需的時(shí)間(恢復(fù)時(shí)間tr)小于反饋過(guò)程所需的時(shí)間 (反饋時(shí)間tf)，當(dāng)帶電粒子產(chǎn)生的瞬態(tài)電流持續(xù)時(shí)間小于(tf-tr)時(shí)，帶電粒子入射不能導(dǎo)致單粒子翻轉(zhuǎn)效應(yīng)；當(dāng)帶電粒子產(chǎn)生的瞬態(tài)電流持續(xù)時(shí)間大于(tf-tr)時(shí)，帶電粒子可以導(dǎo)致單粒子翻轉(zhuǎn)效應(yīng)。如果恢復(fù)時(shí)間tr大于反饋時(shí)間tf，帶電粒子可以導(dǎo)致單粒子翻轉(zhuǎn)效應(yīng)。由以上分析可見(jiàn)，SEU發(fā)生的關(guān)鍵是存儲(chǔ)節(jié)點(diǎn)電容上存儲(chǔ)的電荷發(fā)生改變，引起存儲(chǔ)節(jié)點(diǎn)電壓改變，該電壓傳播并反饋后便發(fā)生了翻轉(zhuǎn)。本發(fā)明針對(duì)目前主要的電荷收集方式，即寄生雙極晶體管電荷收集方式，提出了改進(jìn)方法，具體實(shí)施方式
如下。圖2是本發(fā)明一實(shí)施例的10T-SRAM的原理圖與較佳的晶體管尺寸。此單元包括第一上拉晶體管PU-1、第二上拉晶體管PU-2、第三上拉晶體管PU-3、第四上拉晶體管PU-4、 第一下拉晶體管PD-I、第二下拉晶體管PD-2、第三下拉晶體管PD-3、第四下拉晶體管PD-4、 第一訪問(wèn)晶體管PG-I和第二訪問(wèn)晶體管PG-2。其中第一訪問(wèn)晶體管PG-I和第二訪問(wèn)晶體管PG-2的柵極接在訪問(wèn)控制信號(hào)WL上。本發(fā)明基本操作方式如下。在讀操作時(shí)，位線BL和互補(bǔ)位線BLB被充電到高電平然后斷開(kāi)連接。這時(shí)訪問(wèn)控制信號(hào)WL升高到高電平，打開(kāi)訪問(wèn)管PG-I和PG-2。不失一般性，設(shè)Q點(diǎn)存儲(chǔ)的為0，則BL通過(guò)PG-1、PD-I和PD-2進(jìn)行放電。放電的過(guò)程中，節(jié)點(diǎn)Q的電平會(huì)升高，為了防止電平過(guò)高引起單元翻轉(zhuǎn)，此時(shí)串聯(lián)的PD-I和PD-2的驅(qū)動(dòng)能力要強(qiáng)于 PG-1，通常PD-I和PD-2的串聯(lián)驅(qū)動(dòng)能力為PG-I的2倍，如圖2所示。在寫(xiě)的情況下，所有的BL和BLB先充電至高電平，寫(xiě)電路打開(kāi)并驅(qū)動(dòng)被選中的BL和BLB到相應(yīng)的電平，訪問(wèn)控制信號(hào)升高到高電平，打開(kāi)訪問(wèn)管PG-I和PG-2，開(kāi)始寫(xiě)入。不失一般性，設(shè)Q點(diǎn)存儲(chǔ)為0， QB點(diǎn)存儲(chǔ)為1，而B(niǎo)L和BLB分別被寫(xiě)電路驅(qū)動(dòng)為1和0。這時(shí)，由于PG-I的驅(qū)動(dòng)能力弱于串聯(lián)的下拉管PD-I和PD-2，Q節(jié)點(diǎn)不能拉高到V。。電平附近，不能實(shí)現(xiàn)寫(xiě)入。這是要求PG-2 的驅(qū)動(dòng)能力強(qiáng)于串聯(lián)的上拉管PU-3和PU-4，QB節(jié)點(diǎn)被拉低Vss電平附近，QB被拉低后又把 Q拉高，實(shí)現(xiàn)了數(shù)據(jù)的寫(xiě)入。圖3是本發(fā)明第一實(shí)施例的一種SOI緊湊版圖實(shí)現(xiàn)方式，它適用于普通加固且特征尺寸較大情況。為方便說(shuō)明，內(nèi)含細(xì)小黑點(diǎn)的圖形為有源區(qū)，內(nèi)含虛斜線的圖形為多晶硅，未填充的粗線圖形表示第一層金屬M(fèi)l的互連線，十字交叉的正方形為多晶和有源到第一金屬層的接觸孔，虛線十字交叉的正方形為第一金屬層到第二金屬層的接觸孔，較細(xì)密的虛線為第二金屬層，較稀疏的虛線為單元的外框。由圖可見(jiàn)，這是一種很緊湊的實(shí)現(xiàn)方式，單元面積較小。串聯(lián)的上拉晶體管PU-I和PU-2實(shí)現(xiàn)了不用接觸孔的源漏復(fù)用，串聯(lián)的 PU-3和PU-4實(shí)現(xiàn)了不用接觸孔的源漏復(fù)用，PU-I和PU-3的源端均接在V。。上，也可以復(fù)用。這幾個(gè)上拉晶體管不用體引出，串聯(lián)的晶體管實(shí)現(xiàn)了不用接觸孔的源漏復(fù)用，及電源端的復(fù)用，使單元變小。串聯(lián)的下拉晶體管PD-I和PD-2實(shí)現(xiàn)了不用接觸孔的源漏復(fù)用，串聯(lián)的PD-3和PD-4實(shí)現(xiàn)了不用接觸孔的源漏復(fù)用，PD-I和PD-3的源端均接在Vss上，也可以復(fù)用。這幾個(gè)下拉晶體管不用體引出，串聯(lián)的晶體管實(shí)現(xiàn)了不用接觸孔的源漏復(fù)用，及電源端的復(fù)用，使單元變小。傳輸管PG-I和PG-2采用帶有單端體接觸的H形柵結(jié)構(gòu)。PG-I的柵極通過(guò)接觸孔連接到第一金屬層，形成字線WL的連接。PG-I的源極通過(guò)接觸孔連接到第一金屬層，形成位線BL的連接。PG-I的漏極有源區(qū)與下拉管PD-I的漏極有源區(qū)相連， 通過(guò)接觸孔連接到第一金屬層，形成存儲(chǔ)節(jié)點(diǎn)Q的連接。PG-2的漏極有源區(qū)與下拉管PD-3 的漏極有源區(qū)相連，通過(guò)接觸孔連接到第一金屬層，形成存儲(chǔ)節(jié)點(diǎn)QB的連接。上述版圖實(shí)現(xiàn)方式雖然面積小，但對(duì)特征尺寸小的工藝而言，很容易出現(xiàn)一個(gè)粒子同時(shí)影響兩個(gè)串聯(lián)關(guān)閉晶體管的情況，引起翻轉(zhuǎn)。針對(duì)這種情況，圖4給出了緩解措施，可實(shí)現(xiàn)高抗SEU性能，適用于高可靠性場(chǎng)合。由圖可見(jiàn)，兩個(gè)串聯(lián)的上拉晶體管之間用一個(gè)下拉晶體管隔開(kāi)，兩個(gè)串聯(lián)的下拉晶體管之間用一個(gè)上拉晶體管隔開(kāi)。并且各晶體管之間用場(chǎng)氧隔離開(kāi)，沒(méi)有源漏的共用，有效緩解了一個(gè)粒子同時(shí)影響兩個(gè)晶體管的情況，增加了單元的抗單粒子性能。圖5是本發(fā)明又一實(shí)施例的雙端口 12T-SRAM的原理圖與較佳的晶體管尺寸。此 12T-SRAM單元包括第一上拉晶體管PU-1、第二上拉晶體管PU-2、第三上拉晶體管PU-3、第四上拉晶體管PU-4、第一下拉晶體管PD-1、第二下拉晶體管PD-2、第三下拉晶體管PD-3、第四下拉晶體管PD-4、上端口第一訪問(wèn)晶體管UPG-1、上端口第二訪問(wèn)晶體管UPG-2、下端口第一訪問(wèn)晶體管DPG-I和下端口第二訪問(wèn)晶體管DPG-2。工作的基本原理與雙端口存儲(chǔ)單元相同，同樣版圖也可以采用緊湊方式或高抗SEU方式，這里不再詳細(xì)舉例。根據(jù)上述對(duì)實(shí)施實(shí)例電路的描述，本專業(yè)技術(shù)人員，可根據(jù)具體應(yīng)用情況，容易的調(diào)整各設(shè)計(jì)參數(shù)達(dá)到所需要的性能，在此不再贅述。以上內(nèi)容是結(jié)合具體的優(yōu)選實(shí)施方式對(duì)本發(fā)明所作的進(jìn)一步詳細(xì)說(shuō)明，不能認(rèn)定本發(fā)明的具體實(shí)施方式
僅限于此，對(duì)于本發(fā)明所屬技術(shù)領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干簡(jiǎn)單的推演或替換，都應(yīng)當(dāng)視為屬于本發(fā)明由所提交的權(quán)利要求書(shū)確定專利保護(hù)范圍。
權(quán)利要求
1.一種抗單粒子翻轉(zhuǎn)加固的靜態(tài)存儲(chǔ)單元，包括由第一反相器和第二反相器構(gòu)成的互鎖反相器，其特征在于所述第一反相器由第一串聯(lián)上拉晶體管和第一串聯(lián)下拉晶體管構(gòu)成，第一串聯(lián)上拉晶體管和第一串聯(lián)下拉晶體管的柵極連接在一起構(gòu)成第一反相器；所述第一串聯(lián)上拉晶體管由第一上拉晶體管和第二上拉晶體管串聯(lián)構(gòu)成；所述第一串聯(lián)下拉晶體管由第一下拉晶體管和第二下拉晶體管串聯(lián)構(gòu)成；所述第二反相器由第二串聯(lián)上拉晶體管和第二串聯(lián)下拉晶體管構(gòu)成，第二串聯(lián)上拉晶體管和第二串聯(lián)下拉晶體管的柵極連接在一起構(gòu)成第二反相器；所述第二串聯(lián)上拉晶體管由第三上拉晶體管和第四上拉晶體管串聯(lián)構(gòu)成；所述第二串聯(lián)下拉晶體管由第三下拉晶體管和第四下拉晶體管串聯(lián)構(gòu)成；所述第一反相器和第二反相器首尾相接構(gòu)成互鎖反相器。
2.如權(quán)利要求1所述一種抗單粒子翻轉(zhuǎn)加固的靜態(tài)存儲(chǔ)單元，其特征在于所述第一上拉晶體管的源端接在V。。上、漏端接在第二上拉晶體管的源端；所述第二上拉晶體管的漏端接在存儲(chǔ)節(jié)點(diǎn)上，第一上拉晶體管和第二上拉晶體管形成串聯(lián)連接。
3.如權(quán)利要求1所述一種抗單粒子翻轉(zhuǎn)加固的靜態(tài)存儲(chǔ)單元，其特征在于所述第二下拉晶體管的源端接在Vss上、漏端接在第一下拉晶體管的源端；所述第一下拉晶體管的漏端接在存儲(chǔ)節(jié)點(diǎn)上，第一下拉晶體管和第二下拉晶體管形成串聯(lián)連接。
4.如權(quán)利要求1所述一種抗單粒子翻轉(zhuǎn)加固的靜態(tài)存儲(chǔ)單元，其特征在于所述第三上拉晶體管的源端接在V。。上、漏端接在第四上拉晶體管的源端；所述第四上拉晶體管的漏端接在存儲(chǔ)節(jié)點(diǎn)上，第三上拉晶體管和第四上拉晶體管形成串聯(lián)連接。
5.如權(quán)利要求1所述一種抗單粒子翻轉(zhuǎn)加固的靜態(tài)存儲(chǔ)單元，其特征在于所述第四下拉晶體管的源端接在Vss上、漏端接在第三下拉晶體管的源端；所述第三下拉晶體管的漏端接在存儲(chǔ)節(jié)點(diǎn)上，第三下拉晶體管和第四下拉晶體管形成串聯(lián)連接。
全文摘要
本發(fā)明公開(kāi)了一種抗單粒子翻轉(zhuǎn)加固的靜態(tài)存儲(chǔ)單元，將互鎖反相器中上拉管和下拉管分割，即用兩個(gè)串聯(lián)的上拉管代替6管單元中的上拉管，用兩個(gè)串聯(lián)的下拉管代替下拉管，串聯(lián)上拉管和串聯(lián)下拉管的柵極連接在一起構(gòu)成反相器。另一個(gè)反相器用同樣的方法實(shí)現(xiàn)，與前一個(gè)反相器首尾相接，實(shí)現(xiàn)了互鎖存儲(chǔ)單元。本發(fā)明有效減小寄生雙極晶體管效應(yīng)，提高單元翻轉(zhuǎn)閾值，尤其適用于SOI工藝。
文檔編號(hào)G11C11/412GK102169718SQ20111003185
公開(kāi)日2011年8月31日 申請(qǐng)日期2011年1月28日 優(yōu)先權(quán)日2011年1月28日
發(fā)明者劉佑寶, 吳龍勝, 唐威, 王忠芳, 謝成民 申請(qǐng)人:中國(guó)航天科技集團(tuán)公司第九研究院第七七一研究所